TW201807819A - 包括設置在基板中的包括閘極電極區的電晶體的半導體結構及其形成方法 - Google Patents

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Abstract

本發明係一種半導體結構，包括主體半導體基板、位在該基板上方的電氣絕緣層、位在該電氣絕緣層上方的主動半導體材料層、以及電晶體。該電晶體包括主動區、閘極電極區、以及隔離接面區。該主動區設於主動半導體材料層中，並且包括源極區、通道區與汲極區。該閘極電極區設於該主體半導體基板中，並且具有第一摻雜類型。該隔離接面區形成於該主體半導體基板中，並且具有與該第一摻雜類型相反的第二摻雜類型。該隔離接面區使該閘極電極區、與具有該第一摻雜類型的該閘極電極區除外的該主體半導體基板的一部分分開。

Description

包括設置在基板中的包括閘極電極區的電晶體的半導體結構及其形成方法
大體上，本發明關於積體電路及其形成方法，並且更尤指包括核心裝置電晶體、及/或可比核心裝置電晶體以更高電壓操作的電晶體除外的場效電晶體的積體電路。
積體電路包括大量電路組件，其尤其包括場效電晶體。場效電晶體中提供閘極電極，該閘極電極可通過在閘極電極與通道區之間提供電氣絕緣的閘極絕緣層而與通道區分開。與通道區相鄰處，可形成與該通道區採不同摻雜的源極區和汲極區。
可根據上覆半導體絕緣體(SOI)技術來形成包括場效電晶體的積體電路，其中電晶體的源極、通道與汲極區是在通過電氣絕緣層與支撐基板分開的較薄半導體層中形成，該支撐基板可以是一種半導體基板，例如矽晶 圓或晶粒，該電氣絕緣層可以是二氧化矽層。SOI技術可具有與其相關聯的一些優點，其包括相比於具有相同效能的主體半導體積體電路，SOI積體電路的功率消耗降低。此外，在稱為完全耗盡上覆半導體絕緣體(FDSOI)技術的SOI技術的一些實施例中，可調整半導體層(其中形成電晶體的源極、通道與汲極區)而使得操作電晶體時可使電晶體的通道區出現完全耗盡。因此，可改善電晶體的通道區的靜電控制，可降低隨機摻雜擾動的效應，還可降低電晶體的漏電流。
SOI技術可容許電氣絕緣層下面支撐基板中的經摻雜背閘極區使支撐基板與電晶體的源極、通道和汲極區的半導體材料分開。設於電晶體下面的背閘極區中的摻雜類型及摻質濃度可對電晶體的閾值電壓造成影響，需要對電晶體的閘極電極施加閾值電壓，才能使電晶體斷開狀態(其中電晶體僅具有小導電率)與導通狀態(其中電晶體具有較高導電率)之間進行切換。另外，可通過對背閘極區施加偏壓來影響電晶體的閾值電壓。
場效電晶體的閾值電壓可有關於流經處於斷開狀態的電晶體的漏電流。一般而言，閾值電壓降低與漏電流增加相關聯，反之亦然。降低積體電路中場效電晶體的閾值電壓可有助於提升邏輯閘(其中提供電晶體)的操作速度，而降低漏電流可有助於降低功率消耗。
在舉例如22nm及以下技術節點等先進技術節點中，完全耗盡上覆半導體絕緣體技術可與經摻雜背閘 極區搭配使用。因此，可提供核心裝置電晶體的不同變體，包括超低閾值電壓(SLVT)核心裝置電晶體、低閾值電壓(LVT)核心裝置電晶體、正常閾值電壓(RVT)核心裝置電晶體及高閾值電壓(HVT)核心裝置電晶體。可就P通道電晶體及N通道電晶體提供核心裝置電晶體的這些變體的每一個。再者，可提供輸入/輸出電晶體的不同變體，其可包括超低閾值電壓輸入/輸出電晶體及低閾值電壓輸入/輸出電晶體。
就一些應用而言，可希望在積體電路中提供核心裝置電晶體與輸入/輸出電晶體除外的場效電晶體類型，其中運用完全耗盡上覆半導體絕緣體。此類其它類場效電晶體可包括經調整而以約10V或更大的較高電壓在其閘極電極與其源極/汲極電極之間操作的電晶體。就一些應用而言可能理想的其他場效電晶體類型包括耗盡型電晶體，於其閘極電極施加大規模電位(mass potential)時，耗盡型電晶體處於其導通狀態，與增強型電晶體截然不同，於其閘極電極施加大規模電位時，增強型電晶體處於其斷開狀態。耗盡型電晶體可在汽車應用中、及位於電荷泵的長度調節器中使用。電荷泵可設於完全耗盡上覆半導體絕緣體積體電路中，用以就邏輯電路部分產生背閘極電壓。
鑒於以上考慮，本發明提供可容許形成耗盡型電晶體的技術、以及可在積體電路(其中可運用完全耗盡上覆半導體絕緣體技術)中以較高電壓操作的電晶體。特別的是，在一些具體實施例中，本發明可提供用於形成 此類電晶體的技巧，其中可將亦用於在完全耗盡上覆半導體絕緣體積體電路中形成其它裝置的程序與遮罩層運用於形成耗盡型電晶體及/或更高電壓電晶體。
以下介紹本發明的簡化概要，以便對本發明的一些態樣有基本的瞭解。本概要並非本發明的詳盡概述。用意不在於指認本發明的重要或關鍵要素，或敘述本發明的範疇。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
本文中揭示的一種說明性半導體結構，包括半導體基板、位在該基板上方的電氣絕緣層、位在該電氣絕緣層上方的半導體材料層、以及電晶體。該電晶體包括主動區及閘極電極區。該主動區設於半導體材料層中，並且包括源極區、通道區與汲極區。該閘極電極區設於該基板中，並且具有第一摻雜類型。該閘極電極區的至少一部分直接配置於該通道區下面的該電氣絕緣層的一部分下面。該電晶體不包括該閘極電極區除外的閘極電極。本文中揭示的另一說明性半導體結構包括半導體基板、位在該基板上方的電氣絕緣層、位在該電氣絕緣層上方的半導體材料層、以及電晶體。該電晶體包括主動區、閘極電極區、隔離接面區、以及層間介電質。該主動區設於半導體材料層中，並且包括源極區、通道區與汲極區。該閘極電極區設於該基板中，並且具有第一摻雜類型。該閘極電極區的至少一部分直接配置於該通道區下面的該電氣絕緣層的一 部分下面。該隔離接面區形成於該基板中，並且具有與該第一摻雜類型相反的第二摻雜類型。該隔離接面區使該閘極電極區、與具有該第一摻雜類型的該閘極電極區除外的該基板的一部分分開。層間介電質設於該半導體材料層與該基板對立的一側上的該通道區上方。
本文揭示的描述性方法包括提供半導體結構。該半導體結構包括基板、位在該基板上方的電氣絕緣層、位在該電氣絕緣層上方的半導體材料層。形成第一電晶體。該第一電晶體的形成包括在該基板中形成閘極電極區。該閘極電極區具有第一摻雜類型。該閘極電極區的至少一部分直接配置於該電氣絕緣層下面。該第一電晶體的形成包括在該半導體材料層中形成該第一電晶體的主動區。該第一電晶體的主動區包括該第一電晶體的源極區、通道區與汲極區。該第一電晶體的至少該通道區設於直接配置於該電氣絕緣層下面的閘極電極區的至少一部分上面。該半導體材料層與該基板對立的一側上未形成該第一電晶體的閘極電極。
100‧‧‧半導體結構
101‧‧‧主體半導體基板、基板
102‧‧‧電氣絕緣層
103‧‧‧主動層、主動半導體材料層
104‧‧‧電晶體
105‧‧‧主動區
106‧‧‧源極區
107‧‧‧通道區、通道
108‧‧‧汲極區
109‧‧‧閘極電極區
110‧‧‧隔離接面區
111‧‧‧主體區
112‧‧‧深井區
113‧‧‧側壁井區
114‧‧‧閘極電極接觸區、閘極接觸區
115‧‧‧上部分、部分
116‧‧‧下部分、部分
117‧‧‧隔離接面接觸區、隔離接面區
118‧‧‧上部分、部分
119‧‧‧下部分、部分
120‧‧‧主體接觸區
121‧‧‧上部分、部分
122‧‧‧下部分、部分
123‧‧‧隆起源極區
124‧‧‧隆起汲極區
125‧‧‧層間介電質
126‧‧‧源極接觸部、源極、接觸部
127‧‧‧汲極接觸部、汲極、接觸部
128‧‧‧隔離接面接觸部、閘極接觸部、閘極連接物、閘極電極接觸部、接觸部
129‧‧‧隔離接面接觸部
130‧‧‧隔離接面接觸部
131‧‧‧隔離接面接觸部
132‧‧‧隔離接面接觸部
133‧‧‧主體接觸部、接觸部
134‧‧‧矽化物區、矽化物
135‧‧‧溝槽隔離結構
136‧‧‧層間介電質
137‧‧‧導電線
138‧‧‧導電線
139‧‧‧導電線
140‧‧‧導電線
141‧‧‧導電線
142‧‧‧導電線
143‧‧‧開口
144‧‧‧矽化物阻隔遮罩
201‧‧‧電晶體區
202‧‧‧電晶體區
203‧‧‧電阻器區
204‧‧‧深井布植遮罩
205‧‧‧深井離子布植程序
206‧‧‧主動區
207‧‧‧背閘極接觸區
208‧‧‧主體接觸區
301‧‧‧側壁井布植遮罩
302‧‧‧側壁井離子布植程序
401‧‧‧背閘極布植遮罩
402‧‧‧背閘極離子布植程序
403‧‧‧背閘極區
404‧‧‧電阻器井區
501‧‧‧磊晶阻隔遮罩
502‧‧‧閘極電極
503‧‧‧閘極絕緣層
504‧‧‧側壁間隔物
505‧‧‧隆起源極區
506‧‧‧隆起汲極區
507‧‧‧選擇性磊晶生長程序
508‧‧‧經摻雜半導體材料層、經摻雜層
601‧‧‧矽化物阻隔遮罩
602‧‧‧金屬層
603‧‧‧退火程序
604‧‧‧源極區
605‧‧‧通道區
606‧‧‧汲極區
607‧‧‧部分
608‧‧‧部分
609‧‧‧部分
610‧‧‧部分
611‧‧‧摻質擴散區
612‧‧‧核心裝置電晶體、電晶體
613‧‧‧擴散電阻器、電阻器
本發明可搭配附圖參照以下說明來瞭解，其中相同的元件符號表示相似的組件，並且其中：第1a圖根據一具體實施例，展示半導體結構的一部分的示意性截面圖，其中提供電晶體；第1b圖展示第1a圖所示半導體結構的該部分的示意 性俯視圖；第2a至6c圖根據一具體實施例，展示第1a至1b圖所示半導體結構的部分在半導體結構製造方法的階段中的示意性截面圖；以及第7圖展示該半導體結構的一部分的示意性截面圖，其中提供另一電晶體。儘管本文所揭示的專利標的易受各種修改和替代形式所影響，但其特定具體實施例仍已通過圖式中的實施例予以表示並且在本文中予以詳述。然而，應瞭解的是，本文中特定具體實施例的說明用意不在於將本發明限制於所揭示的特定形式，相反地，如隨附申請專利範圍所界定，用意在於涵蓋落於本發明的精神及範疇內的所有修改、均等例、及替代方案。
下面說明本發明的各項說明性具體實施例。為了澄清，本說明書中並未說明實際實作態樣的所有特徵。當然，將會領會旳是，在開發任何此實際具體實施例時，必須做出許多實作態樣特定決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將瞭解的是，此一開發努力可能複雜且耗時，雖然如此，仍會是受益於本發明的所屬領域技術人員的例行工作。
本發明現將參照附圖來說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因所 屬領域技術人員眾所周知的細節而混淆本發明。雖然如此，仍將附圖包括進來以說明並闡釋本發明的說明性實施例。本文中使用的字組及詞組應瞭解並詮釋為與所屬領域技術人員瞭解的字組及詞組具有一致的意義。與所屬領域技術人員瞭解的通常或慣用意義不同的詞匯或詞組(即定義)的特殊定義，用意不在於通過本文詞匯或詞組的一致性用法提供暗示。就一詞匯或詞組用意在於具有特殊意義的方面來說，即有別於所屬領域技術人員瞭解的意義，此一特殊定義應會按照為此詞匯或詞組直接且不含糊地提供此特殊定義的定義方式，在本說明書中明確提出。
在本文中揭示的具體實施例中，各種核心裝置電晶體(尤其是邏輯電晶體)可設於積體電路中，其根據完全耗盡上覆半導體絕緣體(FDSOI)技術所形成，例如根據22nm技術節點的FDSOI技術。核心裝置電晶體可包括超低閾值電壓(SLVT)、低閾值電壓(LVT)、正常閾值電壓(RVT)及高閾值電壓(HVT)N通道與P通道電晶體。這些電晶體可包括主閘極與背閘極，其可用於對電晶體的通道進行閾值電壓控制。背閘極可用於在零偏、正偏或反偏模式下操作電晶體群組，端視電晶體是否希望高速操作或低漏電流而定。再者，可提供主體接觸部以容許連接至上覆半導體絕緣體結構的支撐基板的材料，其可為P摻雜。
本發明提供附加電晶體類型，其在一些具體實施例中，除了可設於上述核心裝置電晶體中，也可設於積體電路中，而且其可透過形成設於積體電路中的核心裝 置電晶體與擴散電阻器時所運用的程序步驟來形成。有別於核心裝置電晶體，附加電晶體類型不需要包括形成於上覆半導體絕緣體結構的半導體材料層中與電氣絕緣層及支撐基板對立的一側上的主閘極。取而代之的是，附加電晶體類型的通道的導電率可通過設於上覆半導體絕緣體結構的支撐基板中的閘極電極區來控制，而且其可形成於具有主閘極的核心裝置電晶體的背閘極區在形成時所運用的程序步驟中。
在一些具體實施例中，附加電晶體類型可提供耗盡型電晶體，該等耗盡型電晶體在對其閘極電極區施加大規模電位時處於導電性導通狀態。另外及/或替代地，可運用附加電晶體類型來提供可比核心裝置電晶體及/或輸入/輸出電晶體以更高電壓操作的電晶體，舉例而言，以介於其閘極電極區與其源極及/或汲極區之間約10V或更大的電壓差操作。附加電晶體類型的電晶體可包括N通道電晶體及P通道電晶體。
在下文中，主要說明的是包括耗盡型N通道電晶體的具體實施例，然而，其中要理解的是，本發明並不受限於耗盡型電晶體，也不受限於N通道電晶體。在其它具體實施例中，可形成耗盡型P通道電晶體及/或更高電壓增強型電晶體。
如本文中揭示的耗盡型N通道電晶體可包括可在上覆半導體絕緣體結構的P摻雜支撐基板中以P摻雜井區的形式提供的閘極電極區，該P摻雜支撐基板通過隔 離接面區與周圍P摻雜支撐基板實體隔離。隔離接面區可以是可具有盆狀的N摻雜井區。
隔離接面區可在耗盡型N通道電晶體的通道包圍閘極電極區的一部分(其提供耗盡型N通道電晶體的閘極)、以及該閘極電極區的一部分(於此處形成對閘極電極區提供電連接的閘極電極接觸區)。隔離接面區的底端可通過深N型井植入物來形成，並且可連接至像圍籬一樣將閘極電極區包圍的N摻雜側壁井區。側壁井區可通過與深N型井不同的離子布植來形成。隔離接面區可使耗盡型N通道電晶體與其周圍電絕緣。
在核心裝置的完全耗盡上覆半導體絕緣體處理中，閘極堆疊與側壁間隔物可在半導體材料薄層頂端形成，例如矽層。矽層可以是輸入晶圓材料的部分，也可將其薄化至其所欲厚度。在形成N通道場效電晶體時，可通過磊晶生長程序在接觸區上生長N摻雜矽。如此，得以形成隆起的源極與汲極區。在核心裝置電晶體中，隆起源極/汲極區的區域可對應於電晶體的主動區中未遭由磊晶阻隔遮罩包覆的區域，但遭由閘極堆疊與側壁間隔物包覆的區域除外。因此，在核心裝置電晶體的磊晶生長程序期間，以及在後續矽化物處理(例如矽化鎳處理)期間，其中矽化物是在隆起的源極與汲極區形成，電晶體的通道中的矽受閘極堆疊及其間隔物保護。
在耗盡型N通道電晶體的情況下，可將實施N通道核心裝置電晶體時使用的相同矽層用於形成通道。 與核心裝置電晶體不同的是，可能必須保護介於接觸部之間的區域免受磊晶生長(其中沉積N摻雜矽)及矽化程序影響。否則，未遭由側接有側壁間隔物的閘極堆疊所包覆的耗盡型N通道電晶體的通道可能會被高傳導矽化物層所包覆，這可能防礙任何電晶體行為的建立。耗盡型N通道電晶體的通道區在磊晶生長N摻雜矽期間的保護可通過磊晶阻隔遮罩來提供，其可通過圖型化氮化物層來形成。亦可運用磊晶阻隔遮罩在磊晶生長N摻雜矽期間保護P通道核心裝置電晶體。
為了避免耗盡型N通道電晶體的通道出現矽化，可運用矽化物阻隔遮罩，其亦可在形成N摻雜擴散電阻器時使用。遭由矽化物阻隔遮罩所包覆的區域界定半導體結構受保護免於矽化程序影響的區域。
耗盡型N通道電晶體的閾值電壓可取決於其通道區的摻雜，該通道區主要可包括本質矽，其具有從隆起的源極與汲極區接收的側邊摻雜。由於矽層的厚度較低，所以摻雜植入物對於閾值電壓控制可能較為無效。通過摻雜閘極電極區，可對閾值電壓產生更大影響。閘極電極區的摻雜亦可使用預閘極植入物(pre-gate implants)來改質(modified)，亦可運用該預閘極植入物將超低閾值電壓核心裝置電晶體轉換成低閾值電壓核心裝置電晶體。
在耗盡型N通道電晶體中，控制通道的導電率只需使用閘極電極區。有別於核心裝置電晶體，通道的頂端不需要提供附加閘極。取決於對閘極電極區施加的電 壓，可使耗盡型N通道電晶體的通道中呈現電荷載子耗盡。若對閘極電極區施加大規模電位(0V)，則耗盡型N通道電晶體可處於其導電性導通狀態，其中其具有由通道中的負電荷載子密度所界定的較低電阻。通道的電阻可通過將施加至閘極電極區的電壓提升到高於0V來進一步降低。施加至閘極電極區的若是負電壓，則可將負性多數電荷載子移離通道。因此，通道可呈現耗盡，而且通道電阻率可增加。
為了使耗盡型N通道電晶體的通道呈現耗盡，可能需要比包括核心裝置電晶體的周圍電路系統中使用的最低電位顯著更低的閘極電壓。因此，耗盡型N通道電晶體與其周圍的電隔離可通過隔離接面區來提供。為了防止高漏電流流經介於隔離接面區與閘極電極區之間的PN過渡物、及介於隔離接面區與基板在隔離接面區外側的一部分之間的PN過渡物，在隔離接面區施加的電位可總是保持比閘極電極區、及基板的主體處的電位顯著更高，例如高約0.7V或更大的電位。在一些具體實施例中，在隔離接面區施加的電壓可約為+4V。在此類具體實施例中，於耗盡型N通道電晶體的閘極電極區施加的電壓可在自約-3V至約+3V的範圍內改變。源極與汲極操作電壓範圍可通過上覆半導體絕緣體結構的電氣絕緣層的厚度來判定。在一些具體實施例中，電氣絕緣層可具有約20nm的厚度，其可在閘極與源極和汲極區之間容許約10V或更大的最大電壓。然而，在一些實作態樣中，可在源極區與汲 極區之間施加約0.8V的較小電壓。
在其它具體實施例中，可提供P通道電晶體，其可以是對其閘極電極區施加大規模電位時處於導電性導通狀態的耗盡型電晶體、或可比核心裝置電晶體及/或輸入/輸出電晶體以更高電壓操作的電晶體。在一些具體實施例中，可提供不具有如上述盆狀隔離接面區的P通道電晶體。在此類具體實施例中，可提供N摻雜閘極電極區，其中閘極電極區與所具摻雜以基板的底座摻雜為依據的P摻雜主體區之間有PN過渡物。PN過渡物可在對閘極電極區施加正電壓時提供閘極電極區的絕緣。
第1a圖根據本文中揭示的一說明性具體實施例，展示半導體結構100的示意性截面圖。第1b圖中展示半導體結構100的示意性俯視圖。為求清楚繪示，第1a及1b圖中使用某一程度的簡化。舉例而言，在第1a圖中，所示隔離接面接觸區117、隔離接面接觸部128、132、主體接觸區120及主體接觸部133的截面正如可在第1b圖的示意性俯視圖中看出，可在有別於第1a圖所示其它組件的平面中提供，如第1b圖所示。再者，於第1b圖中，已省略矽化物區134、層間介電質125、136及導電線137至142，以免混淆半導體結構100下面的組件。
半導體結構100可包括主體半導體基板101，其可以是由舉例如矽的半導體材料所構成的晶圓或晶粒。主體半導體基板101上方可提供可由舉例如二氧化矽的電氣絕緣材料所構成的電氣絕緣層102、及主動半導體 材料層103，例如：矽層。主體半導體基板101、電氣絕緣層102及主動半導體材料層103可提供上覆半導體絕緣體(SOI)結構，其中電晶體的主動區可在主動半導體材料層103中形成，主體半導體基板101提供SOI結構的支撐基板，並且電氣絕緣層102可在主動半導體材料層103與主體半導體基板101下面部分之間提供電隔離。
在一些具體實施例中，電氣絕緣層102可具有範圍自約10nm至30nm的厚度，例如約20nm的厚度，並且主動半導體材料層103可具有範圍自約5nm至10nm的厚度，以使得操作電晶體時，可使主動半導體材料層103中形成的電晶體的通道區呈現完全耗盡。因此，基板101、電氣絕緣層102及主動半導體材料層103提供完全耗盡上覆半導體絕緣體(FDSOI)結構。
半導體結構100可包括電晶體104。在一些具體實施例中，電晶體104可以是耗盡型N通道電晶體。如下文將會參照第2a至6c圖詳述者，半導體結構100的其它部分中可提供進一步電路組件，其可包括下文參照第2b、3b、4b、5b及6b圖將有更詳細說明的核心裝置電晶體、及下文參照第2c、3c、4c、5c及6c圖將有更詳細說明的擴散電阻器。
電晶體104可包括設於主動半導體材料層103中的主動區105。主動區105可包括源極區106、汲極區108、及介於源極區106與汲極區108之間的通道區107。在一些具體實施例中，電晶體104可以是N通道電晶體， 而源極區106與汲極區108可為N摻雜。通道區107可實質未經摻雜，或可具有可通過使N型摻質從源極區106與汲極區108擴散到通道區107所造成的少量N型摻雜。然而，通道區107中的摻質濃度典型為實質低於源極區106與汲極區108中的摻質濃度。源極區106上方可提供隆起源極區123，而汲極區108上方可提供隆起汲極區124。隆起源極區123與隆起汲極區124可經受摻雜，隆起源極區123與隆起汲極區124的摻雜類型對應於源極區106與汲極區108的摻雜類型。特別的是，在電晶體104為N通道電晶體的具體實施例中，隆起源極區123與隆起汲極區124可為N摻雜。
電晶體104可更包括閘極電極區109。閘極電極區109可設於基板101的半導體材料中。閘極電極區109的一部分可提供電晶體104的閘極電極，並且可配置於主動半導體材料層103中設有電晶體104的主動區105的部分下面，具體而言為通道區。閘極電極區109中提供電晶體104的閘極電極的部分可通過電氣絕緣層102的一部分而與主動區105分開，電氣絕緣層102提供電晶體104的閘極絕緣層。可在閘極電極區109的另一部分提供閘極接觸區114。閘極接觸區114與主動區105可通過溝槽隔離結構135來分開。閘極電極區109的深度可大於溝槽隔離結構135的深度，以使得閘極電極區109有一部分位於溝槽隔離結構135下面，其可在閘極電極接觸區114與閘極電極區109位於主動區105下面的部分之間提供電連接。 閘極電極區109與閘極電極接觸區114可具有第一摻雜類型。在一些具體實施例中，閘極電極區109與閘極電極接觸區114可為P摻雜。閘極電極接觸區114中的摻質濃度可大於閘極電極區109的其它部分中的摻質濃度，尤其是大於閘極電極區109位於通道區107下面的部分的摻質濃度。
電晶體104不需要包括閘極電極區109位於通道區107下面的部分除外的閘極電極。因此，通道區107與閘極電極區109對立的側上的通道區107上方可提供層間介電質125。供視需要地，一或多層電氣絕緣材料(例如由與層間介電質125不同的材料所構成的襯墊層)亦可設於通道區107上方，然而，其中在通道區107上方，並未以離通道區107小到足以容許施加至導電材料的電壓對通道區107中電荷載子密度有實質影響的距離，配置可在操作電晶體104時受施加電壓的導電材料。
電晶體104可更包括隔離接面區110。隔離接面區110可包括深井區112及側壁井區113。深井區112及側壁井區113可具有與閘極電極區109的第一摻雜類型相反的第二摻雜類型。在一些具體實施例中，深井區112及側壁井區113可為N摻雜。如第1A圖所示，側壁井區113與深井區112之間可具有某一重迭程度，以使得側壁井區113與深井區112彼此連續。在本文中，半導體材料(舉例如基板101的半導體材料)若其兩區域具有相同摻雜類型，則將會稱為“彼此連續”，並且有導電路徑，兩 者之間沒有PN過渡物。
隔離接面區110可具有盆狀，其中盆體的底端由深井區112所提供，而盆體的側壁由側壁井區113所提供。深井區112可配置於閘極電極區109下面，並且側壁井區113可環形地包圍閘極電極區109，以使得閘極電極區109與基板101中的主體區111通過隔離接面區110來分開。主體區111可具有第一摻雜類型。主體區111的摻雜類型與閘極電極區109的摻雜類型可以是相同的摻雜類型。舉例而言，根據基板101的底座摻雜，主體區111可為P摻雜。因此，閘極電極區109與隔離接面區110之間可有PN過渡物，而隔離接面區110與主體區111之間也可有PN過渡物。如下面將更詳細說明的是，操作電晶體104時，介於隔離接面區110與閘極電極區109之間的PN過渡物、及介於隔離接面區110與主體區111之間的PN過渡物可反向偏壓，從而可實質防止電流在閘極電極區109與主體區111之間流動。
隔離接面區110可包括隔離接面接觸區117，其可設於側壁井區113的上部。隔離接面接觸區117可具有第二摻雜類型，而且可比深井區112及/或側壁井區113在隔離接面接觸區117下面的部分具有更高的摻質濃度。溝槽隔離結構135的一部分可配置於隔離接面接觸區117與主動區105之間、及隔離接面接觸區117與閘極電極區109之間。
電晶體104可更包括具有第一摻雜類型並且 與主體區111連續的主體接觸區120，其中主體接觸區120的摻質濃度大於主體區111的摻質濃度。
閘極電極接觸區114可包括上部分115及下部分116。如將於下面所述，上部分115可通過磊晶沉積具有第一摻雜類型的半導體材料來形成，而下部分116可通過使摻質從上部分115擴散到上部分115下面的基板101的半導體材料來形成。類似的是，隔離接面接觸區117可包括通過磊晶沉積具有第二摻雜類型的半導體材料來形成，而下部分119可通過使摻質從上部分118擴散到上部分118下面的基板101的半導體材料來形成。主體接觸區120可包括通過磊晶沉積具有第一摻雜類型的半導體材料來形成的上部分121、及可通過使摻質從上部分121擴散到上部分121下面基板101的半導體材料來形成的下部分122。
溝槽隔離結構135可包括使隔離接面接觸區117與主體接觸區120分開的部分、及使電晶體104與半導體結構100的其它電路組件分開的部分。
在一些具體實施例中，矽化物134可設於隆起源極區123、隆起汲極區124、閘極電極接觸區114、隔離接面接觸區117及主體接觸區120的各者中。層間介電質125中可設有對隆起源極區123提供電連接的源極接觸部126、對隆起汲極區124提供電連接的汲極接觸部127、及對閘極接觸區114提供電連接的閘極接觸部128。另外，可設有對隔離接面接觸區117提供電連接的多個隔離接面 接觸部129至132、及對主體接觸區120提供電連接的主體接觸部133。
在一些具體實施例中，側壁井區113與隔離接面接觸區117可大約具有矩形形狀，如第1b圖的俯視圖所示，其中隔離接面接觸部129至132的一者可設於實質矩形形狀的轉角的各者。然而，本發明並不受限於提供四個隔離接面接觸部129至132的具體實施例。在其它具體實施例中，可提供等於或多於一個的更大或更小數目的隔離接面接觸部129至132。
源極接觸部126、汲極接觸部127、閘極接觸部128、隔離接面接觸部129至132及主體接觸部133可采以舉例如鎢的導電材料填充的層間介電質125中形成的接觸孔的形式來提供，並且可電連接至層間介電質125上面層間介電質136中形成的導電線137至142。在一些具體實施例中，導電線137至142可採以舉例如銅或銅合金的導電材料填充的溝槽的形式來提供。
在第1b圖中，元件符號143表示可在形成隆起源極區123、及隆起汲極區124時運用的磊晶阻隔遮罩的開口。元件符號144表示可在矽化程序中使用的矽化物阻隔遮罩的位置，其中形成矽化物134，用於防止電晶體104的通道區107中形成矽化物。下文將會更詳細說明磊晶阻隔遮罩及矽化物阻隔遮罩。
可經由閘極連接物128對閘極接觸區114施加電壓來控制電晶體104的通道107的導電率。除了對閘 極接觸區114施加的電壓，通道107的導電率還可取決於通道區107的摻雜、及閘極電極區109在通道區107下面部分的摻雜。
在電晶體104為耗盡型電晶體的具體實施例中，可調整通道區107及/或閘極電極區109在通道區107下面部分的摻雜，使得對閘極接觸部128施加大規模電位(0V)時，電晶體104處於導電性導通狀態。在電晶體104為N通道耗盡型電晶體的具體實施例中，可經由汲極接觸部127對汲極區108施加例如約+0.8V的正電壓，並且可經由源極接觸部126對源極區106施加0V。主體區111可通過對主體接觸部133施加0V而維持在大規模電位，並且可經由隔離接面接觸部129至132對隔離接面區110施加例如約+4V的正電壓。通過對閘極接觸部128施加例如約+3V的正電壓，可將通道區107的導電率進一步提升到超過通過對閘極接觸部128施加0V所獲得的導電率。通過對閘極接觸部128施加例如-3V的負電壓，可將通道區107切換到斷開狀態，其中僅少量漏電流可流經通道區107。可調整對隔離接面接觸部129至132施加的電位，使得介於隔離接面區110與閘極電極區109之間的PN過渡物、及介於隔離接面區110與主體區111之間的PN過渡物在操作電晶體104期間總是反向偏壓。因此，即使對閘極電極接觸部128及主體接觸部133施加不同電壓，仍可實質防止電流在閘極電極區109與主體區111之間流動。在一些具體實施例中，可調整對隔離接面接觸部129至132 施加的電位，使得其總是比施加至閘極電極接觸部128及主體接觸部133的電位大至少0.7V。
對接觸部126至133施加的電位的上述值本質僅屬 例示性。在其它具體實施例中，可使用不同的電位值。
本發明不受限於電晶體104為N通道耗盡型電晶體的具體實施例。在其它具體實施例中，電晶體104可以是P通道耗盡型電晶體，其中源極區106、汲極區108、隆起源極區123與隆起汲極區124、以及供選擇地還有通道區107為P摻雜。另外，在電晶體104為P通道電晶體的具體實施例中，可施作電晶體104的組態的一些修改，如將於下面所述。
再者，本發明不受限於電晶體104為耗盡型電晶體的具體實施例。在其它具體實施例中，可調整通道區107及/或閘極電極區109的摻雜，使得電晶體104處於斷開狀態，其中對閘極接觸部128施加大規模電位時，僅較小漏電流可流經通道區107。在此類具體實施例中，可通過計算施加至閘極接觸部128的正電壓(在電晶體104為N通道電晶體的具體實施例中)、或通過對閘極接觸部128施加負電壓(在電晶體104為P通道電晶體的具體實施例中)，將電晶體104切換至導通狀態。在此類具體實施例中，電晶體104可當作更高電壓電晶體使用，其中可在源極126和汲極127接觸部其中至少一者與閘極電極區109之間施加約10V或更大的較高電壓差。主動半導體材料層 103、電氣絕緣層102及基板101所提供的上覆半導體絕緣體結構的電氣絕緣層102的較高厚度可提供足以耐受主動區105與閘極電極區109之間較高電壓差的介電強度。
在下文中，將會參照第2a至6c圖說明運用於形成半導體結構100的方法。
第2a圖展示包括電晶體區201的半導體結構100的一部分的示意性截面圖，其中以上參照第1a及1b圖所述的電晶體104將會根據一具體實施例，在半導體結構製造方法的一階段中形成。第2b及2c圖展示半導體結構100在第2a圖所示製造程序的該階段時的其它部分。第2b圖展示內將形成可以是邏輯電晶體的核心裝置電晶體612(請參閱第6b圖)的電晶體區202，而第2c圖展示內將形成擴散電阻器613(請參閱第6c圖)的電阻器區203。為了方便起見，在下文中，將會說明的具體實施例是：形成於電晶體區201的電晶體104是N通道電晶體，形成於電晶體區202的電晶體612也是N通道電晶體，而形成於電阻器區203的擴散電阻器613是N摻雜擴散電阻器。形成於電晶體區201、202的電晶體是P通道電晶體、及/或形成於電阻器區203的擴散電阻器是P摻雜擴散電阻器的具體實施例中可使用類似技巧。在此類具體實施例中，可修改下文中所述程序步驟中的一些，下文將有更詳細的說明。
可提供包括基板101、電氣絕緣層102及主動半導體材料層103的上覆半導體絕緣體結構。上覆半導體 絕緣體結構可取自第三方供應商，或可使用用於形成上覆半導體絕緣體晶圓的已知技術而在廠內製造(in-house)。在一些具體實施例中，可通過化學機械研磨及/或蝕刻來薄化主動半導體材料層103，以供根據完全耗盡上覆半導體絕緣體技巧而獲得厚度小的主動半導體材料層103。
溝槽隔離結構135可使用用於形成溝槽隔離結構的已知技術來形成，包括微影、蝕刻、氧化、沉積及/或化學機械研磨。
除了以上參照第1a及1b圖所述的溝槽隔離結構135的部分以外，溝槽隔離結構135還可包括使形成於電晶體區202的電晶體的主動區206與半導體結構100中將有電晶體的背閘極接觸區207及主體接觸區208會在電晶體區202形成的部分分開的部分。另外，溝槽隔離結構135可包括使形成於電晶體區201、202的各電晶體、及形成於電阻器區203的擴散電阻器、與半導體結構100中的其它電路組件(圖未示)分開的部分。
形成溝槽隔離結構135之後，可移除電氣絕緣層102及主動半導體材料層103在電晶體區201中位於閘極接觸區114、隔離接面區117及主體接觸區120上方的部分、電氣絕緣層102及主動半導體材料層103在電晶體區202中位於背閘極接觸區207及主體接觸區208上方的部分、以及電氣絕緣層102及主動半導體材料層103在電阻器區203上方的部分。這可憑藉微影及蝕刻的技術予以完成。
之後，可在半導體結構100上方形成深井布植遮罩204。深井布植遮罩204可以是光阻遮罩，並且可通過微影技巧來形成。深井布植遮罩204可包覆電晶體區201中的主體接觸區120，並且可包覆電晶體區202及電阻器區203。半導體結構100中待形成深井區112的部分未被深井布植遮罩204包覆。特別的是，深井布植遮罩204不需要包覆主動區105、閘極接觸區114及隔離接面接觸區117。
形成深井布植遮罩204之後，可進行深井離子布植程序205，其中半導體結構100以經調整用於提供深井區112的第二摻雜類型的摻質的離子來照射，例如N型摻質的離子。可調整深井離子布植程序205中使用的離子的能量，使得未遭由深井布植遮罩204吸收的那些離子的大多數都在基板101中待提供深井區112的區域中停住不動。深井布植遮罩204可實質吸收深井布植遮罩204上撞擊的所有離子，以使得半導體結構未遭由深井布植遮罩204包覆的部分中未形成深井區。
第3a、3b及3c圖分別展示電晶體區201、電晶體區202及電阻器區203在製造程序的較晚階段中的情況。深井離子布植程序205之後，可通過阻劑剝除程序將深井布植遮罩204移除。接著，可形成側壁井布植遮罩301。側壁井布植遮罩301可以是光阻遮罩，並且可通過微影程序來形成。側壁井布植遮罩301可包覆半導體結構100中未提供側壁井區113的部分。側壁井布植遮罩301可包 覆電晶體區201中的主動區105、閘極接觸區114及主體接觸區120，並且可將電晶體區202及電阻器區203完全包覆。側壁井布植遮罩301未包覆隔離接面接觸區117。
形成側壁井布植遮罩301之後，可進行側壁井離子布植程序302，其中半導體結構以第二摻雜類型的摻質的離子來照射。可調整側壁井離子布植程序302中使用的離子能量，使得未被側壁井布植遮罩301吸收的那些離子的大多數都在基板101中待形成側壁井區113的深度處停住不動。在一些具體實施例中，可在側壁井離子布植程序302期間改變離子能量，以沿著側壁井區113的深度方向獲得所欲摻質分佈。
側壁井離子布植程序302之後，半導體結構100在電晶體區201中包括界定主體區111的隔離接面區110，該主體區111包括基板101中所具摻雜與基板101未遭由隔離接面區110包圍的底座摻雜對應的部分。
第4a、4b及4c圖分別展示電晶體區201、電晶體區202及電阻器區203在製造程序的較晚階段中的示意性截面圖。
側壁井離子布植程序203之後，側壁井布植遮罩301可通過阻劑剝除程序來移除，而背閘極布植遮罩401可在半導體結構100上方形成。背閘極布植遮罩可包覆電晶體區201中待形成閘極電極區109處除外的部分。特別的是，背閘極布植遮罩401可包覆隔離接面接觸區117及主體接觸區120。
再者，背閘極布植遮罩401可包覆電晶體區202中提供待於電晶體區202中形成電晶體的背閘極區403處除外的部分。特別的是，背閘極布植遮罩401可包覆電晶體區202中的主體接觸區208。
背閘極布植遮罩401未包覆電阻器區203，其中將會提供電阻器井區404。
形成背閘極布植遮罩401之後，可進行背閘極離子布植程序402。在背閘極離子布植程序402中，半導體結構100可用第一摻雜類型的摻質的離子來照射。在背閘極離子布植程序402中，可在電晶體區201中形成閘極電極區109，可在電晶體區202中形成背閘極區403，並且可在電阻器區203中形成電阻器井區404。可調整背閘極離子布植程序402中使用的離子的能量，使得未被背閘極布植遮罩401吸收的那些離子的大多數在基板101中待提供閘極電極區109、背閘極區403及電阻器井區404的部分中停住不動。在一些具體實施例中，可在背閘極離子布植程序402期間改變離子能量，以沿著閘極電極區109、背閘極區403及電阻器井區404的深度方向獲得所欲摻質分佈。
在一些具體實施例中，可進行多個背閘極離子布植程序，其可包括用於將超低閾值電壓核心裝置電晶體轉換成低閾值電壓核心裝置電晶體的預閘極布植程序，且其中亦可將摻質植入閘極電極區109。
此外，在一些具體實施例中，可採不同順序 進行上述離子布植程序及對應布植遮罩的形成。舉例而言，可在背閘極布植遮罩401的形成及背閘極離子布植程序402之後，進行側壁布植遮罩301的形成及側壁井離子布植程序302。
第5a、5b及5c圖分別展示電晶體區201、電晶體區202及電阻器區203在製造程序的較晚階段中的示意性截面圖。
背閘極離子布植程序402之後，可通過阻劑剝除程序將背閘極布植遮罩401移除，並且可在電晶體區202中之主動區206上方形成閘極絕緣層503、閘極電極502及側壁間隔物504。第5b圖中所示的閘極絕緣層503、閘極電極502及側壁間隔物504僅屬示意性質。閘極電極502、閘極絕緣層503及側壁間隔物504的特徵可對應於按照習知根據完全耗盡上覆半導體絕緣體技術所形成的核心裝置電晶體中所運用的閘極電極、閘極絕緣層及側壁間隔物的特徵。閘極電極502、閘極絕緣層503及側壁間隔物504可使用已知技巧來形成，其可包括在半導體結構100上方沉積包括閘極電極502與閘極絕緣層503的材料層的閘極堆疊，以及通過微影與蝕刻的技巧來圖型化該閘極堆疊。側壁間隔物504可通過包括下列的技巧來形成：實質等向性沉積一或多種側壁間隔物材料，以及用以將側壁間隔物材料層在半導體結構100的實質水平部分上方的部分移除的非等向性蝕刻程序。
電晶體區201上方未形成閘極電極、閘極絕 緣層及側壁間隔物。取而代之的是，可在圖型化閘極堆疊時將閘極堆疊沉積於電晶體區201上方的部分移除。再者，可將閘極堆疊沉積於電阻器區503上方的部分移除。
之後，可在半導體結構100上方形成磊晶阻隔遮罩501。磊晶阻隔遮罩501可通過下列來形成：在半導體結構100上方沉積磊晶阻隔遮罩501的材料層，例如氮化矽層，以及憑藉微影及蝕刻技巧來圖型化磊晶阻隔遮罩501的材料層。磊晶阻隔遮罩501可包覆半導體結構100中根據形成於電晶體區201、202的電晶體的類型而具有摻雜的半導體材料不予以沉積處的部分。在待於電晶體區201、202形成的電晶體為N通道場效電晶體的具體實施例中，磊晶阻隔遮罩501可包覆半導體結構100中不沉積N摻雜半導體材料的部分，其包括半導體結構100中待沉積P摻雜半導體材料的部分、及半導體結構100中完全不沉積半導體材料的部分。
在電晶體區201中，可在主動區105中將提供待於電晶體區201中形成的電晶體104的通道區處的一部分、以及閘極電極接觸區114與主體接觸區120上方，提供磊晶阻隔遮罩501的部分。
然而，磊晶阻隔遮罩501未包覆主動區105中將提供設置電晶體104的源極區106與汲極區108的部分，其上方將會形成隆起源極區123與隆起汲極區124。再者，磊晶阻隔遮罩501不需要包覆隔離接面接觸區117，其中將會形成隔離接面接觸區的部分118。在第1b圖中， 將以虛線展示的是主動區105中將形成源極區106與汲極區108處的部分上方的磊晶阻隔遮罩501中的開口143的位置。
在電晶體區202中，磊晶阻隔遮罩501可包覆背閘極接觸區207及主體接觸區208。然而，磊晶阻隔遮罩501不需要包覆電晶體的主動區206上方待形成於電晶體區202的部分，因為閘極電極502與側壁間隔物504會阻止半導體材料在主動區206中將形成通道區的部分上方沉積。
再者，磊晶阻隔遮罩501不需要包覆電阻器區203。
磊晶阻隔遮罩501的進一步部分可設於半導體結構100中與形成於電晶體區201、202的電晶體呈相反類型的電晶體(例如P通道電晶體)的源極與汲極區將會形成處的部分上方。
在形成磊晶阻隔遮罩501之後，可進行選擇性磊晶生長程序507。可調整選擇性磊晶生長程序507，以在半導體結構100中主動半導體材料層103的半導體材料曝露於半導體結構100的表面處的部分上方，選擇性地沉積經摻雜半導體材料，例如N摻雜半導體材料，諸如N摻雜矽。在選擇性磊晶生長程序507中，半導體結構100中主動層103的半導體材料除外的材料(尤其是矽除外的材料)曝露於半導體結構100的表面處的部分上方可實質未沉積經摻雜半導體材料、或僅沉積較少量的經摻雜半導體 材料。
在選擇性磊晶生長程序507中，可形成電晶體104的隆起源極區123與隆起汲極區124。由於主動區105中將形成通道區107處的部分被磊晶阻隔遮罩501包覆，所以隆起源極區123與隆起汲極區124未在電晶體104的通道區上方延展。另外，在選擇性磊晶生長程序507中，可形成隔離接面接觸區117的部分118。
在電晶體區202中，選擇性磊晶生長程序507可在主動區206相鄰於閘極電極502及側壁間隔物504的部分上方形成隆起源極區505及隆起汲極區506。
在電阻器區203中，選擇性磊晶生長程序507可在電阻器井區404上方形成經摻雜半導體材料層508，其中經摻雜半導體材料層508相對電阻器井區404的摻雜予以反摻雜。
第6a、6b及6c圖分別展示半導體結構100的電晶體區201、電晶體區202及電阻器區203在製造程序的較晚階段中的示意性截面圖。
選擇性磊晶生長程序507之後，磊晶阻隔遮罩501可憑藉經調整將磊晶阻隔遮罩501的材料選擇性地移除的蝕刻程序來移除。之後，另一磊晶阻隔遮罩(圖未示)將被沉積，包覆半導體結構100中與通過選擇性磊晶生長程序507沉積的半導體材料具有相反摻雜類型的經摻雜半導體材料的部分。特別的是，電晶體區201中閘極接觸區114與主體接觸區120除外的部分、電晶體區202中 背閘極接觸區207及主體接觸區208除外的部分、以及電阻器區203可受磊晶阻隔遮罩包覆。之後，可進行經調整用於沉積與通過選擇性磊晶生長程序507沉積的半導體材料具有相反摻雜類型的經摻雜半導體材料的選擇性磊晶生長程序。此選擇性磊晶生長程序可分別形成閘極接觸區114的部分115、主體接觸區120的部分121、及背閘極接觸區207與主體接觸區208的部分607、609。
之後，可移除磊晶阻隔遮罩，並且可進行用於將摻質從通過選擇性磊晶生長程序沉積的經摻雜半導體材料擴散到半導體結構100下面部分的退火程序。再者，植入閘極電極區109、隔離接面區110、背閘極區403、及電阻器井區404的摻質可通過退火程序來活化。
在電晶體區201中，摻質擴散可分別建立電晶體104的源極區106與汲極區108、閘極接觸區114的部分116、119、122、隔離接面接觸區117及主體接觸區120。再者，可分別在電晶體區202中形成源極區604與汲極區606、以及背閘極接觸區207與主體接觸區208的部分608、610。主動區206在閘極電極502下面的部分可維持實質未經摻雜，或可僅從隆起源極區505及隆起汲極區506接收較少量的摻質，從而在源極區604與汲極區606之間提供通道區605。因此，電晶體612可設於電晶體區202。
在電阻器區203中，可使摻質從半導體材料的經摻雜層508擴散到基板101下面的部分，並且可形成與電阻器井區404具有相反摻雜類型的摻質擴散區611。
摻質擴散之後，可在半導體結構100上方形成矽化物阻隔遮罩601。矽化物阻隔遮罩601可以是硬遮罩，並且可通過下列來形成：在半導體結構100上方沉積一層硬遮罩材料，例如氮化矽，以及通過微影與蝕刻的技巧來圖型化該層硬遮罩材料。矽化物阻隔遮罩601可包覆半導體結構100中不形成矽化物的部分。特別的是，矽化物阻隔遮罩601可在電晶體區201的電晶體104的通道區107上方具有在第1b圖中以虛線表示位置的部分144。另外，矽化物阻隔遮罩601的一部分可設於電阻器區203。矽化物阻隔遮罩601在電阻器區203的部分可包覆電阻器區203中將會在電阻器區203形成連至擴散電阻器613的接觸部處的部分除外的該電阻器區的部分。
形成矽化物阻隔遮罩601之後，可進行矽化程序。矽化程序可包括在半導體結構100上方沉積例如鎳層的金屬層602、以及經調整用於在金屬層602的金屬(其可以是鎳)與金屬層602下面的半導體材料之間誘發化學反應的一或多個退火程序603。在化學反應中，可形成矽化物區134。金屬層602中未與半導體材料起反應的部分可在製造程序的較晚階段中憑藉蝕刻程序來移除。矽化物阻隔遮罩601可防止電晶體104的通道區107中、及電阻器613中待形成連至電阻器613的接觸部處除外的部分中形成矽化物。
矽化程序及將金屬層602的未反應部分移除之後，可憑藉已知的中段與後段制程，形成層間介電質 125、136、接觸部126至133、導電線137至142、以及對電晶體612及電阻器613提供連接的進一步接觸部與導電線。
本發明不受限於電晶體104為N通道電晶體的具體實施例。在其它具體實施例中，電晶體104可以是P通道電晶體，其中源極區106與汲極區108可為P摻雜。通道區107可為P摻雜，其中通道區107中的摻質濃度可小於源極區106與汲極區108中的摻質濃度，或通道區107可為N摻雜，以使得通道區107的摻雜與源極區和汲極區108的摻雜反相。為了提供源極區106與汲極區108的摻雜，在此類具體實施例中，隆起源極區123與隆起汲極區124可通過磊晶沉積P摻雜半導體材料、並使摻質從隆起源極區123與隆起汲極區124擴散到主動層103在半導體材料下面的部分來形成。
閘極電極區109可為N摻雜，並且可憑藉離子布植來形成。為了提供閘極電極區109的電絕緣，可在N摻雜深井區112與閘極電極區109之間提供所具摻雜與基板101的底座摻雜對應的P摻雜區，以使得N摻雜隔離接面區110的兩側都有PN過渡物。為此，可提供較淺閘極電極區109，並且可在閘極電極區109與閘極電極接觸區114之間形成比溝槽隔離結構135在閘極電極接觸區114與隔離接面接觸區117之間的部分、溝槽隔離結構135在隔離接面接觸區117與主體接觸區120之間的部分更淺的非常淺溝槽隔離結構。
在其它具體實施例中，可形成耗盡型P通道電晶體及/或高電壓P通道電晶體而無隔離接面區110。第7圖展示此一P通道電晶體150的一實施例。為了方便起見，在第7圖中，與第1a至6c圖中所用元件符號對應的元件符號已用於表示相似的組件。除非另有明確指出，以相似元件符號表示的組件可具有對應的特徵，而對應的方法則可用於其形成。
電晶體150可包括含P摻雜源極106與汲極108區域的主動區及通道區107，其可形成於通過電氣絕緣層102而與基板101分開的主動半導體材料層103中。源極區106上方可形成隆起源極區123，而汲極區108上方可形成隆起汲極區124。
在此基板中，可提供N摻雜閘極電極區109，其中閘極電極區109與其相鄰的P摻雜主體區111之間有PN過渡物。主體區109可具有與基板101的底座摻雜對應的摻雜。
電晶體150可另外包括含部分115、116的N摻雜閘極電極接觸區114，其中部分115可通過選擇性磊晶生長N摻雜半導體材料來形成，而部分116可通過使摻質自部分115擴散來形成。
另外，可提供包括部分121、122的P摻雜主體接觸區120，其中部分121可通過選擇性磊晶生長P摻雜半導體材料來形成，而部分122可通過使摻質自部分121擴散來形成。
可提供隆起源極區123、隆起汲極區124、閘極電極接觸區114及主體接觸區120、矽化物134。形成於層間介電質125中的接觸部126、127、128、133可分別在隆起源極區123、隆起汲極區124、閘極電極接觸區114、主體接觸區120與分別形成於層間介電質136中的導電線138、139、140及142之間提供電連接。
為了形成電晶體150，可使用如以上參照第2a至6c圖所述的技巧，其中不需要另外的處理步驟也能形成淺閘極電極區、及介於淺閘極電極區與閘極電極接觸區之間的非常淺溝槽隔離結構，而且不需要提供另外的光罩。
在操作電晶體150時，可對主體接觸部133施加大規模電位，並且可對閘極接觸部128施加與大規模電位大約相等或更大的電壓，以使得介於閘極電極區109與主體區111之間的PN過渡物得以反相偏壓。舉例而言，在電晶體150為耗盡型電晶體的具體實施例中，可對閘極接觸部128施加約0V的電壓而使電晶體150進入導通狀態，並且可對閘極接觸部128施加約+0.8V或更大的電壓而使電晶體150進入斷開狀態。因為對閘極電極區109施加負電壓可能導致較高漏電流通過介於閘極電極區109與主體區111之間的PN過渡物，所以可通過調整通道區107的寬度與長度之間的比率來進行電晶體150的導通電流的調整以獲得更大的導通電流。
以上所揭示的特定具體實施例僅屬描述 性，正如本發明可用所屬領域技術人員所明顯知道的不同但均等方式予以修改並且實踐而具有本文教示的效益。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，如下面申請專利範圍中所述除外，未意圖限制於本文所示構造或設計的細節。因此，證實可改變或修改以上揭示的特定具體實施例，而且所有此類變體全都視為在本發明的範疇及精神內。要注意的是，本說明書及所附申請專利範圍中如“第一”、“第二”、“第三”或“第四”之類用以說明各個程序或結構的術語，僅當作此些步驟/結構節略參考，並且不必然暗喻此些步驟/結構的進行/形成序列。當然，取決於精準的訴求語言，可以或可不需要此類程序的排定順序。因此，本文尋求的保護如以下申請專利範圍中所提。
100‧‧‧半導體結構
101‧‧‧主體半導體基板、基板
102‧‧‧電氣絕緣層
103‧‧‧主動層、主動半導體材料層
104‧‧‧電晶體
105‧‧‧主動區
106‧‧‧源極區
107‧‧‧通道區、通道
108‧‧‧汲極區
109‧‧‧閘極電極區
110‧‧‧隔離接面區
111‧‧‧主體區
112‧‧‧深井區
113‧‧‧側壁井區
114‧‧‧閘極電極接觸區、閘極接觸區
115‧‧‧上部分、部分
116‧‧‧下部分、部分
117‧‧‧隔離接面接觸區、隔離接面區
118‧‧‧上部分、部分
119‧‧‧下部分、部分
120‧‧‧主體接觸區
121‧‧‧上部分、部分
122‧‧‧下部分、部分
123‧‧‧隆起源極區
124‧‧‧隆起汲極區
125‧‧‧層間介電質
126‧‧‧源極接觸部、源極、接觸部
127‧‧‧汲極接觸部、汲極、接觸部
128‧‧‧隔離接面接觸部、閘極接觸部、閘極連接物、閘極電極接觸部、接觸部
129‧‧‧隔離接面接觸部
132‧‧‧隔離接面接觸部
133‧‧‧主體接觸部、接觸部
134‧‧‧矽化物區、矽化物
135‧‧‧溝槽隔離結構
136‧‧‧層間介電質
137‧‧‧導電線
138‧‧‧導電線
139‧‧‧導電線
140‧‧‧導電線
141‧‧‧導電線
142‧‧‧導電線

Claims (22)

  1. 一種半導體結構，包含：主體半導體基板、位在該主體半導體基板上方的電氣絕緣層、及位在該電氣絕緣層上方的主動半導體材料層；以及電晶體，包含：設於該主動半導體材料層中的主動區，該主動區包含源極區、通道區與汲極區；置於該主體半導體基板並具有第一摻雜類型的閘極電極區，該閘極電極區的至少一部分直接配置於該通道區下面的該電氣絕緣層的一部分下面，其中，該電晶體不包含置於該主體半導體基板中的該閘極電極區除外的閘極電極。
  2. 如申請專利範圍第1項所述的半導體結構，還包含形成於該基板中的隔離接面區，該隔離接面區具有與該第一摻雜類型相反的第二摻雜類型，並且使該閘極電極區、與具有該第一摻雜類型的該閘極電極區除外的該基板的一部分分開。
  3. 如申請專利範圍第2項所述的半導體結構，其中，該隔離接面區包含：位於該閘極電極區下面的深井區；以及環形地包圍該閘極電極區的側壁井區，該側壁井區與該深井區連續。
  4. 如申請專利範圍第3項所述的半導體結構，還包含位於 該閘極電極區相鄰該主動區的一部分處的閘極電極接觸區，該閘極電極接觸區比直接位於該通道區下面的該電氣絕緣層的該部分下面的該閘極電極區的該至少一部分具有更高的該第一摻雜類型的摻質濃度。
  5. 如申請專利範圍第4項所述的半導體結構，其中，該電晶體更包含位在該源極區上方的隆起源極區、及位在該汲極區上方的隆起汲極區，其中，該隆起源極區與該隆起汲極區實質未在該通道區上方延展。
  6. 如申請專利範圍第5項所述的半導體結構，還包含：位在該電晶體上方的層間介電質；延伸穿透該層間介電質、並且電連接至該隆起源極區的源極接觸部；延伸穿透該層間介電質、並且電連接至該隆起汲極區的汲極接觸部；以及延伸穿透該層間介電質、並且電連接至該閘極電極接觸區的閘極接觸部。
  7. 如申請專利範圍第6項所述的半導體結構，還包含：位於該側壁井區的隔離接面接觸區，其具有比該側壁井區在該隔離接面接觸區下面的部分更高的該第二摻雜類型的摻質濃度；一或多個隔離接面接觸部，各隔離接面接觸部延伸穿透該層間介電質，並且電連接至該隔離接面接觸區；主體接觸區，其具有該第一摻雜類型、並且與具有該第一摻雜類型的該閘極電極區除外的該基板的該部 分連續，該主體接觸區的摻雜濃度大於具有該第一摻雜類型的該閘極電極區除外的該基板的該部分的摻質濃度；以及主體接觸部，其延伸穿透該層間介電質、並且電連接至該主體接觸區。
  8. 如申請專利範圍第7項所述的半導體結構，其中，該隆起源極區、該隆起汲極區、該閘極電極接觸區、該隔離接面接觸區及該主體接觸區各包含矽化物，其中，該通道區中實質未形成矽化物。
  9. 如申請專利範圍第8項所述的半導體結構，還包含使該主動區、該閘極電極接觸區、該隔離接面接觸區與及該主體接觸區彼此分開的溝槽隔離結構。
  10. 如申請專利範圍第9項所述的半導體結構，其中，該隆起源極區、該源極區、該隆起汲極區及該汲極區具有該第二摻雜類型，並且該電晶體是耗盡型電晶體及高電壓電晶體其中一者。
  11. 如申請專利範圍第10項所述的半導體結構，還包含核心裝置電晶體及擴散電阻器其中至少一者。
  12. 一種方法，包含：提供半導體結構，其包含主體半導體基板、位在該主體半導體基板上方的電氣絕緣層、及位在該電氣絕緣層上方的主動半導體材料層；形成第一電晶體，該第一電晶體的該形成包含：在該主體半導體基板中形成閘極電極區，該 閘極電極區具有第一摻雜類型，該閘極電極區的至少一部分直接配置於該電氣絕緣層下面；以及在該主動半導體材料層中形成該第一電晶體的主動區，該第一電晶體的該主動區包含該第一電晶體的源極區、通道區與汲極區，其中，該第一電晶體的至少該通道區設於直接配置於該電氣絕緣層下面的該閘極電極區的該至少一部分上面；其中，在該主動半導體材料層中與該主體半導體基板對立的一側上未形成該第一電晶體的閘極電極。
  13. 如申請專利範圍第12項所述的方法，還包含形成隔離接面區，該隔離接面區具有與該第一摻雜類型相反的第二摻雜類型，並且使該閘極電極區與該閘極電極區除外的該主體半導體基板的一部分分開。
  14. 如申請專利範圍第13項所述的方法，還包含：形成第二電晶體，該第二電晶體的該形成包含：在該基板中形成背閘極區，該背閘極區具有該第一摻雜類型，該背閘極區的至少一部分直接配置於該電氣絕緣層下面；在該主動半導體材料層及該背閘極區上方形成該第二電晶體的閘極電極，該第二電晶體的該閘極電極配置於該主動半導體材料層中與該主體半導體基板對立的該側上；以及在與該第二電晶體的該閘極電極相鄰的該主 動半導體材料層中形成該第二電晶體的源極區與汲極區，該第二電晶體的該閘極電極下面的該主動半導體材料層的一部分提供該第二電晶體的通道區；其中，該背閘極區及該閘極電極區的該形成包含進行常見的背閘極離子布植程序，其中，該第一摻雜類型的摻質的離子植入該基板。
  15. 如申請專利範圍第14項所述的方法，還包含：在該主動半導體材料層上方形成磊晶阻隔遮罩，該磊晶阻隔遮罩界定該第一電晶體的該通道區；在該磊晶阻隔遮罩的該形成之後，進行沉積經摻雜半導體材料的選擇性磊晶生長程序，其中，形成該第一電晶體的隆起源極區、該第一電晶體的隆起汲極區、該第二電晶體的隆起源極區、及該第二電晶體的隆起汲極區，該磊晶阻隔遮罩實質防止半導體材料在該第一電晶體的該通道區上方沉積；使摻質從該第一電晶體的該隆起源極區擴散到該主動半導體材料層內，其中，形成該第一電晶體的該源極區：使摻質從該第二電晶體的該隆起源極區擴散到該主動半導體材料層內，其中，形成該第二電晶體的該源極區：使摻質從該第一電晶體的該隆起汲極區擴散到該主動半導體材料層內，其中，形成該第一電晶體的該汲 極區：以及使摻質從該第二電晶體的該隆起汲極區擴散到該主動半導體材料層內，其中，形成該第二電晶體的該汲極區。
  16. 如申請專利範圍第15項所述的方法，還包含形成擴散電阻器，該擴散電阻器的該形成包含：在該選擇性磊晶生長程序之前，先從電阻器區移除該主動半導體材料層的一部分、及該電氣絕緣層的一部分，其中，使該主體半導體基板在該電阻器區中的一部分曝露，該選擇性磊晶生長程序在該電阻器區上方沉積該經摻雜半導體材料；以及使摻質從沉積於該電阻器區上方的該經摻雜半導體材料擴散到該基板內。
  17. 如申請專利範圍第16項所述的方法，還包含：在該第一電晶體的該通道區上方、及該電阻器區的第一部分上方形成矽化物阻隔遮罩；在該矽化物阻隔遮罩的該形成之後，進行矽化程序，其中，矽化物形成於該第一電晶體的該隆起源極區、該第一電晶體的該隆起汲極區、該第二電晶體的該隆起源極區、該第二電晶體的該隆起汲極區、及該電阻器區中未被該矽化物阻隔遮罩包覆的一或多個第二部分，該矽化物阻隔遮罩實質防止該第一電晶體的該通道區中形成矽化物。
  18. 如申請專利範圍第17項所述的方法，其中，該隔離接 面區的該形成包含：進行深井離子布植，其中，該主體半導體基板中形成具有該第一摻雜類型的深井區；以及進行側壁井離子布植，其中，該深井區上方形成側壁井區；該深井區及該側壁井區界定該隔離接面區，該隔離接面區具有盆狀，其包含該深井區所提供的底端及該側壁井區所提供的側壁。
  19. 如申請專利範圍第18項所述的方法，還包含在該隔離接面區外側的該主體半導體基板的一部分中提供該第一摻雜類型。
  20. 如申請專利範圍第19項所述的方法，還包含：操作該第一電晶體，該第一電晶體的該操作包含：對該隔離接面區施加隔離接面電位；對該隔離接面區外側的該主體半導體基板的該部分施加主體電位；以及對該閘極電極區施加閘極電位；其中，該隔離接面電位經選擇而使得介於該隔離接面區與該隔離接面區的外側該基板的該部分之間的PN過渡物、及介於該隔離接面區與該閘極電極區之間的PN過渡物在該第一電晶體的該操作期間總是反向偏壓。
  21. 如申請專利範圍第20項所述的方法，其中，該第一電晶體的該操作還包含： 在該第一電晶體的該汲極區與該第一電晶體的該源極區之間施加電壓；以及改變該閘極電位，該閘極電位的變化控制流經該第一電晶體的該通道區的電流。
  22. 一種半導體結構，包含：主體半導體基板、位在該主體半導體基板上方的電氣絕緣層、及位在該電氣絕緣層上方的主動半導體材料層；以及電晶體，其包含：設於該主動半導體材料層中的主動區，該主動區包含源極區、通道區與汲極區；設於該主體半導體基板中並且具有第一摻雜類型的閘極電極區，該閘極電極區的至少一部分直接配置於該通道區下面的該電氣絕緣層的一部分下面；形成於該主體半導體基板中的隔離接面區，該隔離接面區具有與該第一摻雜類型相反的第二摻雜類型，並且使該閘極電極區、與具有該第一摻雜類型的該閘極電極區除外的該主體半導體基板的一部分分開；以及位在該主動半導體材料層中與該基板對立的一側上的該通道區上方的層間介電質。
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