KR100922557B1 - Ｃｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

CMOS 트랜지스터 및 그 제조 방법이 제공된다. 상기 CMOS 트랜지스터의 제조 방법은 제1 매몰층과 제2 매몰층, 및 바디가 형성된 실리콘 기판을 준비하는 단계, 상기 바디 내부에 소자 분리막들을 수직하게 형성하는 단계, 상기 제1 매몰층 상부에 형성된 바디 내부에 제1형 웰을 형성하고 상기 제1 웰 내부에 제1 소스 및 드레인 영역을 수직하게 형성하는 단계, 상기 제2 매몰층 상부에 형성된 바디 내부에 제2형 웰을 형성하고, 상기 제2형 웰 내부에 제2 소스 및 드레인 영역을 수직하게 형성하는 단계, 및 상기 제1형 웰 및 상기 제2형 웰 사이에 리세스드 게이트를 수직하게 형성하는 단계를 포함한다.
CMOS 트랜지스터,

Description

ＣＭＯＳ 트랜지스터 및 그 제조 방법{Method of manufacturing a CMOS transistor and the CMOS transistor}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 SOI를 수직하게 구현한 CMOS 트랜지스터에 관한 것이다.
일반적으로 SOI(Silicon on Insulaor) 기판은 실리콘 웨이퍼 상의 절연막 상부에 형성된 실리콘 층을 사용하므로 절연층이 실리콘층 내에 매몰된 구조를 갖는다. 이에 따라 SOI 기판 상에 MOS 트랜지스터가 형성되는 SOI 소자는 매몰 절연막과 소자 분리막에 의해 상기 MOS 트랜지스터의 바디층(body layer)이 고립되어 속도 및 집적도가 우수하고 전력 소모가 적은 장점이 있다. SOI 기판은 실리콘층의 두께에 따라 크게 완전 공핍형(Fully depleted type, FD)과 부분 공핍형(Partially depleted type, PD)으로 구분된다.
일반적으로 벌크 실리콘(Bulk Silicon)을 사용하는 MOSFET소자의 경우 SOI 소자에 비하여 큰 전력 소모(Power Consumption)와 로우 접근 속도(Low Access Speed)를 가진다. 반도체 소자의 스케일(Scale)이 작아질수록 이 효과는 더 크게 나타난다.
상기 SOI 소자는 작은 전압(Low Voltage)으로 동작(Operation) 되며 이에 따라서 전력 소모가 줄어들게 되는 장점이 있으며, 또한 기판(Substrate)에 대하여 완전히 절연되어 기생 커패시턴스(Parasitic Capacitance)의 형성이 최소화 됨으로 인하여 누설 전류가 최소화되어 고속 트랜지스터(High Speed Transistor)를 구현할 수 있다. 또한 기생 소자에 의한 래치업(latch-up)에 Free하며 숏채널 영향(Short Channel Effect)이 적다.
그러나, 상기 SOI 소자의 경우 원료 물질(Raw Material)의 품질(Quality)에 민감하며 제조 비용 측면에서 상대적으로 매우 비싸기 때문에 경제성에서 문제가 될 수 있다. 또한 플로팅 바디(floating Body)에 의한 영향이 있으며 공정상으로 벌크 실리콘에서의 공정에 비하여 좁은 프로세스 마진(Narrow process margin)을 가질 수 있다.
도 1a는 일반적인 FD SOI 반도체 소자를 나타내고, 도 1b는 일반적인 PD SOI 반도체 소자를 나타낸다. 도 1a를 참조하면, 상기 FD(Fully Depletion) SOI 반도체 소자는 얇은 바디를 가지게 되어 플로팅된 바디 영향(Body Effect)이 적으며, 문턱 전압에서 안정된 특성을 갖게 된다. 그러나, 얇은 실리콘 바디 때문에 콘택(Contact)이나 실리사이드(Silicide) 형성 시 프로세스 마진(Process Margin)이 적으며 기판과 절연층의 SOI두께에 민감하여 문턱전압에 변동(Fluctuation)이 발생될 수 있다.
도 1b를 참조하면, 상기 PD(Partially Depletion) SOI 반도체 소자는 비교적 실리콘 바디가가 충분히 넓어 프로세스 마진이 높고, SOI 두께에 의한 문턱 전압의 영향이 적다. 그러나, 상기 FD SOI 반도체 소자에 비하여 쇼채널 영향과 플로팅 바디 영향에 민감하여 소자의 특성에 기복(Variation)이 생길 수 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘 벌크를 이용한 SOI 반도체 소자를 수직하게 형성함으로써, 적은 면적에 구현 가능하고 적은 전력 소모와 높은 속도의 성능을 가지며, 원료 물질의 비용을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법은 제1 매몰층과 제2 매몰층, 및 바디가 형성된 실리콘 기판을 준비하는 단계, 상기 바디 내부에 소자 분리막들을 수직하게 형성하는 단계, 상기 제1 매몰층 상부에 형성된 바디 내부에 제1형 웰을 형성하고 상기 제1 웰 내부에 제1 소스 및 드레인 영역을 수직하게 형성하는 단계, 상기 제2 매몰층 상부에 형성된 바디 내부에 제2형 웰을 형성하고, 상기 제2형 웰 내부에 제2 소스 및 드레인 영역을 수직하게 형성하는 단계, 및 상기 제1형 웰 및 상기 제2형 웰 사이에 리세스드 게이트를 수직하게 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 CMOS 트랜지스터는 제1 매몰층과 제2 매몰층, 및 바디가 형성된 실리콘 기판, 상기 바디 내부에 수직하게 형성된 소자 분리막들, 상기 제1 매몰층 상부에 형성된 바디 내부에 형성 된 제1형 웰, 상기 제2 매몰층 상부에 형성된 바디 내부에 형성된 제2형 웰, 상기 제1 웰 내부에 수직하게 형성된 제1 소스 및 드레인 영역, 상기 제2 웰 내부에 수직하게 형성된 제2 소스 및 드레인 영역, 및 상기 제1형 웰 및 상기 제2형 웰 사이에 수직하게 형성된 리세스드 게이트를 포함한다.
본 발명의 실시 예에 따른 CMOS 트랜지스터는 소스, 바디, 및 드레인이 수직하게 형성되고, 소자 분리막에 의한 각각의 CMOS 트랜지스터 소자가 격리되어 SOI 구조를 갖게 됨으로써 문턱 전압의 안정성이 좋고, 전력 소모가 적으며, 고속의 동작이 가능한 효과가 있다.
또한 본 발명의 실시 예에 따른 CMOS 트랜지스터는 바디 부분을 매우 얇게 형성함으로서 플로팅 바디에 의한 문턱 전압 변동을 줄이고, 수직형 구조로 인하여 금속 배선과의 접촉을 위한 실리사이드 및 콘택 형성 시 프로세스 마진을 넓힐 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2i는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타내는 공정 단면도이다. 즉 도 2a 내지 도 2i는 수직한 구조의 FD(Fully Depleted) SOI CMOS 트랜지스터를 형성하는 방법을 설명하는 공정 단면도이다.
먼저 도 2a에 도시된 바와 같이, P형 매몰층(P+ Buried Layer, PBL; 212), N형 매몰층(N+ Buried Layer, NBL; 214), 및 바디(Body, 220)가 형성된 실리콘 기판(210)을 준비한다.
즉 상기 실리콘 기판(210) 상에 PMOS 트랜지스터가 형성될 부분에 P형 불순물 이온을 고농도(high dose)로 이온 주입한 후 고온으로 드라이브 인 확산시켜 상기 P형 매몰층(212)을 형성한다.
그리고, 실리콘 기판(210) 상에 NMOS 트랜지스터가 형성될 부분에 N형 불순물 이온을 고농도(high dose)로 이온 주입한 후 고온으로 드라이브 인 확산시켜 상기 N형 매몰층(212)을 형성한다. 상기 P형 매몰층(212) 및 상기 N형 매몰층(214) 형성은 기생트랜지스터에 의한 래치업(latch-up) 방지를 위함이다.
그리고 상기 매몰층들(212, 214)이 형성된 부분에 에피텍셜층(epitexial layer)을 형성하여 상기 바디(body, 220)를 형성한다.
다음으로 도 2b에 도시된 바와 같이 상기 P형 매몰층(212) 및 상기 N형 매몰층(214) 각각까지 확산된 제1 확산 영역(예컨대, P+ 확산 영역(222)) 및 제2 확산 영역(예컨대, N+ 확산 영역(224))을 상기 바디(220) 내부에 형성한다.
예컨대, 상기 P+ 확산 영역(222)은 다음과 같이 형성될 수 있다.
먼저 상기 바디(220) 위에 산화막(미도시)을 증착한 후 상기 산화막(미도시) 위에 제1 포토 레지스트 패턴(미도시)을 형성한다. 상기 제1 포토 레지스트 패턴(미도시)을 식각 마스크로 사용하여 상기 산화막(미도시)을 선택적으로 식각하여 상기 바디(220)를 부분 노출시킨다. 이때 노출되는 바디 부분은 상기 P형 매몰 층(212) 상부 및 상기 N형 매몰층(214) 상부 각각에 형성된다.
상기 P형 매몰층 상부에 노출된 바디 부분에 P+ 불순물 이온을 주입하고, 확산 공정 거쳐 상기 P형 매몰층까지 확산시켜 상기 Deep P+ 확산 영역(222)을 형성한다.
상기 Deep N+ 확산 영역(224)도 같은 방법으로 형성할 수 있다.
그리고 상기 Deep P+ 확산 영역(222) 및 상기 Deep N+ 확산 영역(224)을 형성하기 위하여 상기 바디(220) 위에 형성한 산화막(미도시) 및 포토 레지스트 패턴을 제거한다.
다음으로 도 2c에 도시된 바와 같이 상기 P형 매몰층(212) 및 상기 N형 매몰층(214)까지 상기 바디(220) 내부에 소자 분리막들(232, 234, 236, 238)을 형성한다. 상기 소자 분리막들(232, 234, 236, 238)은 CMOS 트랜지스터를 다른 소자와 전기적으로 격리시키기 위하여 형성된다.
예컨대, 상기 바디(220) 상에 제2 포토 레지스트 패턴(미도시)을 형성한 후 상기 제2 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 바디(220)를 깊게 식각하여 깊은 트랜치를 형성한다. 그리고 상기 제2 포토 레지스트 패턴을 제거한 후 상기 트랜치 내부에 절연물질을 매립한 후 평탄화 공정을 수행하여 상기 소자 분리막을 형성할 수 있다.
CMOS 트랜지스터를 격리시키기 위한 소자 분리막들(232, 238)은 상기 P형 매몰층(212) 및 상기 N형 매몰층(214) 각각의 상부에 하나씩 형성된다. 예컨대, 상기 소자 분리막들 중 제1 소자 분리막(232)은 상기 P형 매몰층 상부에 형성되며, 제2 소자 분리막(238)은 상기 N형 매몰층 상부에 형성된다. 형성된 상기 제1 소자 분리막 및 상기 제2 소자 분리막 사이에 FD SOI CMOS 트랜지스터가 형성된다.
다음으로 도 2d에 도시된 바와 같이 상기 바디(220) 위에 제3 포토 레지스트 패턴(240)을 형성하고, 상기 제3 포토 레지스트 패턴(240)을 마스크로 사용하여 상기 P형 매몰층(212) 상부에 형성된 바디 내부에 저농도의 N형 불순물 이온을 주입하고 어닐(Anneal) 공정을 수행하여 N형 웰(N type Well)을 형성한다. 상기 제3 포토 레지스트 패턴(240)은 상기 P형 매몰층(212) 상부에 형성된 바디에 이온 주입할 수 있도록 패턴화된다.
다음으로 도 2e에 도시된 바와 같이 상기 N형 웰(N-Well)에 P형 불순물을 다음과 같은 순서로 이온 주입한다. 먼저 고농도의 P형 불순물 이온을 주입하여 P+ 도핑된 제1 영역(252)과, 저농도의 P형 불순물 이온을 주입하여 P- 도핑된 제2 영역(254)을 상기 N형 웰(N-Well)의 하부에 형성한다.
그리고 저농도의 P형 불순물 이온을 주입하여 P- 도핑된 제3 영역(256)과 고농도의 P형 불순물 이온을 주입하여 P+ 도핑된 제4 영역을 상기 N형 웰(N-Well)의 상부에 형성한다.
상기 제1 영역(252) 및 상기 제4 영역(258)은 소스 및 드레인 영역이고, 상기 제2 영역(254) 및 상기 제3 영역은 P 드리프트 영역(P Drift region)이 된다. 따라서 그레이드된(graded) 소스 및 드레인이 수직하게 형성된다. 상기 제3 포토 레지스트 패턴(240)은 이온 주입 후 제거된다.
다음으로 도 2f에 도시된 바와 같이 상기 N형 매몰층(214) 위에 형성된 바디 에 이온 주입할 수 있도록 제4 포토 레지스트 패턴(260)을 상기 바디(220) 위에 형성한다.
상기 제4 포토 레지스트 패턴(260)을 마스크로 사용하여 N형 매몰층(214) 상부에 형성된 바디 내부에 저농도의 P형 불순물 이온을 주입하고 어닐(Anneal) 공정을 수행하여 P형 웰(P type Well)을 형성한다.
상기 제4 포토 레지스트 패턴(260)에 따라 고농도의 N형 불순물 이온(N+ 이온)을 상기 P형 웰(P-Well) 내부에 주입하여 N+ 도핑된 제1 영역(252)과, 저농도의 N형 불순물 이온(N- 이온)을 주입하여 N- 도핑된 제2 영역(254)을 상기 P형 웰(P-Well)의 하부에 형성한다.
그리고 저농도의 P형 불순물 이온(P- 이온)을 주입하여 P- 도핑된 제3 영역(256)과 고농도의 P형 불순물 이온(P+ 이온)을 주입하여 P+ 도핑된 제4 영역을 상기 N형 웰(N-Well)의 상부에 형성한다.
상기 제1 영역(252) 및 상기 제4 영역(258)은 소스 및 드레인 영역이고, 상기 제2 영역(254) 및 상기 제3 영역은 P 드리프트 영역(P Drift region)이 된다. 따라서 그레이드된(graded) 소스 및 드레인이 수직하게 형성된다. 상기 제4 포토 레지스트 패턴(260)은 이온 주입 후 제거된다.
도 2e에서 상술한 바와 같은 방법으로 P형 웰(P-well, 262), 소스 및 드레인 영역(264, 267) 및 N 드리프트 영역(265, 266)을 형성한다.
다음으로 도 2g에 도시된 바와 같이 게이트 트랜치(272)를 상기 제1 소자 분리막(232) 및 상기 제2 소자 분리막(238) 중앙의 위치하여 상기 바디(220) 내에 형 성한다.
예컨대, 상기 바디(220) 위에 제5 포토 레지스트 패턴(270)을 형성하고, 상기 제5 포토 레지스트 패턴(270)을 식각마스크로 사용하여 상기 바디를 선택적으로 식각하여 게이트 트랜치(272)를 형성한다. 상기 게이트 트랜치(272)는 상기 P형 매몰층(212) 및 상기 N형 매몰층(214)의 경계 영역 상부에 형성되며, 상기 게이트 트랜치(272)의 바닥이 상기 매몰층들(212,214) 내부에 위치하도록 형성된다.
다음으로 도 2h에 도시된 바와 같이 상기 바디(220) 전면에 게이트 산화막(274) 및 폴리 실리콘(276)을 증착함으로써, 상기 게이트 트랜치(272) 내부에 게이트 산화막(274) 및 폴리 실리콘(276)을 매립한 후 평탄화 공정(예컨대, Etch Back 혹은 CMP 공정)을 수행하여 리세스드 게이트(recessed gate)를 형성한다.
다음으로 도 2i에 도시된 바와 같이 컨택을 위한 실리사이드(미도시)를 형성한 후 상기 바디(220) 전면에 층간 절연막(280)을 증착한다. 그리고 금속 배선 패턴(미도시)을 형성하고, 상기 금속 배선 패턴에 따라 상기 층간 절연막(280)을 식각하여 콘택홀(미도시)을 형성하고, 상기 콘택홀(미도시)에 금속 물질을 매립하여 금속 배선(282)을 형성한다.
도 2i에 도시된 CMOS 트랜지스터는 FD SOI 특성을 갖는다.
상기 P형 매몰층(212)에 PMOS의 그라운드를 형성하고, 상기 N형 매몰층(214)에 NMOS의 그라운드(Source-Ground)를 형성한다.
그리고 상기 리세스드 게이트의 양쪽의 NMOS와 PMOS를 각각의 배선으로 연결하여 VDD(예컨대, Vdn, Vdp))를 뽑는다.
결국 상기 도 2i에 도시된 CMOS 트랜지스터는 제1 매몰층(212)과 제2 매몰층(214), 및 바디(220)가 형성된 실리콘 기판(210), 상기 바디(220) 내부에 수직하게 형성된 소자 분리막들(238, 234), 상기 제1 매몰층(212) 상부에 형성된 바디(220) 내부에 형성된 제1형 웰(N-Well), 상기 제2 매몰층(212) 상부에 형성된 바디 내부에 형성된 제2형 웰(P-well), 상기 제1형 웰(N-Well) 내부에 수직하게 형성된 제1 소스 및 드레인 영역, 상기 제2형 웰(P-Well) 내부에 수직하게 형성된 제2 소스 및 드레인 영역, 및 상기 제1형 웰(N-Well) 및 상기 제2형 웰(P-Well) 사이에 수직하게 형성된 리세스드 게이트(274, 276)를 포함한다.
상기 제1형 웰은 N형 웰이고, 상기 제2형 웰은 P형 웰일 수 있다.
상기 제1 소스 및 드레인 영역은 상기 N형 웰 내의 하부에 형성된 P+ 소스 및 드레인, 상기 P+ 소스 및 드레인 상부에 형성된 P- 드리프트 영역, 상기 N형 웰 내부의 상부에 형성된 P+ 소스 및 드레인 영역, 상기 N형 웰 내부의 상부에 형성된 P+ 소스 및 드레인 영역 아래에 형성된 P- 드리프트 영역을 포함할 수 있다.
또한 상기 제2 소스 및 드레인 영역은 상기 P형 웰 내의 하부에 형성된 N+ 소스 및 드레인, 상기 N+ 소스 및 드레인 상부에 형성된 N- 드리프트 영역, 상기 P형 웰 내부의 상부에 형성된 N+ 소스 및 드레인, 상기 P형 웰 내부의 상부에 형성된 N+ 소스 및 드레인 아래에 형성된 N- 드리프트 영역을 포함한다.
상기 CMOS 트랜지스터는 상기 제1 매몰층까지 수직하게 도핑된 상기 바디 내부의 제1 도핑 영역 및 상기 제2 매몰층까지 수직하게 도핑된 상기 바디 내부의 제2 도핑 영역을 더 포함할 수 있다.
도 2i에 도시된 바와 같이 수직한 CMOS 트랜지스터의 구조와 더불어 하나의 게이트로 양측에 위치한 PMOS와 NMOS의 동작을 제어하므로 CMOS 반도체 소자의 면적이 현격하게 줄어든다.
CMOS 트랜지스터의 소스, 바디, 및 드레인이 수직하게 형성되고, 소자 분리막에 의한 각각의 CMOS 트랜지스터 소자가 격리되므로, SOI 구조를 갖게 되어 문턱 전압의 안정성이 좋고, 전력 소모가 적으며, 고속의 동작이 가능한 CMOS 트랜지스터의 구현이 가능하다.
또한 상기 CMOS 트랜지스의 바디 부분을 매우 얇게 형성함으로서 플로팅 바디에 의한 문턱 전압 변동을 줄이고, 수직형 구조로 인하여 금속 배선과의 접촉을 위한 실리사이드 및 콘택 형성 시 프로세스 마진을 넓힐 수 있다.
결국 본 발명의 실시 예에 따른 CMOS 트랜지스터는 벌크 실리콘 기판 상에 수직한 FD SOI CMOS소자를 구현함으로써, 일반적인 FD SOI소자의 단점을 보완하고 소자의 면적 축소와 함께 적을 비용으로 구현이 가능하다.
또한 P형 매몰층(212)과 Deep P+ 확산 영역(222)이 연결되고, N형 매몰층(214)과 Deep N+ 확산 영역(224)이 연결되므로, 상기 PMOS와 NMOS 각각의 소스 부분은 상기 P형 매몰층(212)과 N형 매몰층(214) 각각과 오옴 접촉을 통하여 저항이 작아지고, 기판과 완벽한 절연되므로 소자의 안정성이 향상된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a는 일반적인 FD SOI 반도체 소자를 나타낸다.
도 1b는 일반적인 PD SOI 반도체 소자를 나타낸다.
도 2a 내지 도 2i는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
210: 실리콘 기판, 212: PBL,
214: NBL, 220: 바디,
222: 제1 확산 영역, 224: 제2 확산 영역,
232,234,236,238: 소자 분리막, 240, 260, 270: 포토 레지ㅅ스트,
252, 258: P+ 소스 및 드레인, 254, 256: P- 드리프트,
264, 267: N+ 소스 및 드레인, 265, 266: N- 드리프트,
272: 게이트 트랜치, 274: 게이트 산화막,
276: 폴리 실리콘, 280: 층간 절연막,
282: 금속 배선.

Claims (10)

  1. 제1 매몰층과 제2 매몰층, 및 바디가 형성된 실리콘 기판을 준비하는 단계;
    상기 바디 내부에 소자 분리막들을 수직하게 형성하는 단계;
    상기 제1 매몰층 상부에 형성된 바디 내부에 제1형 웰을 형성하고, 상기 제1형 웰 내부에 제1 소스 및 드레인 영역을 수직하게 형성하는 단계;
    상기 제2 매몰층 상부에 형성된 바디 내부에 제2형 웰을 형성하고, 상기 제2형 웰 내부에 제2 소스 및 드레인 영역을 수직하게 형성하는 단계; 및
    상기 제1형 웰 및 상기 제2형 웰 사이에 리세스드 게이트를 수직하게 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 실리콘 기판을 준비하는 단계는,
    P형 불순물 이온을 상기 실리콘 기판에 선택적으로 이온 주입하여 상기 제1매몰층을 형성하는 단계;
    N형 불순물 이온을 상기 실리콘 기판에 선택적으로 이온 주입하여 상기 제2 매몰층을 형성하는 단계; 및
    상기 제1 매몰층 및 상기 제2 매몰층의 상부에 에피텍셜층을 형성하여 상기 바디를 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 CMOS 트랜지스터 제조 방법은,
    상기 실리콘 기판 준비 단계 후 상기 바디 내에 제1 도전형 불순물을 선택적으로 주입하고, 상기 제1 매몰층까지 수직하게 확산시켜 제1 확산 영역을 형성하는 단계; 및
    상기 바디 내에 제2 도전형 불순물을 선택적으로 주입하고, 상기 제2 매몰층까지 수직하게 확산시켜 제2 확산 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
  4. 제2항에 있어서, 상기 제1 소스 및 드레인 영역을 수직하게 형성하는 단계는,
    상기 제1 매몰층 상부에 형성된 바디 내부에 N형 불순물 이온을 주입하여 상기 제1형 웰을 형성하는 단계; 및
    상기 제1형 웰 내부에 P형 불순물을 이온 농도 및 이온 주입 에너지를 달리하여 상기 제1 소스 및 드레인 영역을 수직하게 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
  5. 제4항에 있어서, 상기 제2 소스 및 드레인 영역을 수직하게 형성하는 단계는,
    상기 제2 매몰층 상부에 형성된 바디 내부에 P형 불순물 이온을 주입하여 상기 제2형 웰을 형성하는 단계; 및
    상기 제2형 웰 내부에 N형 불순물을 이온 농도 및 이온 주입 에너지를 달리 하여 상기 제1 소스 및 드레인 영역을 수직하게 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
  6. 제4항에 있어서, 상기 제1 소스 및 드레인 영역을 수직하게 형성하는 단계는,
    상기 제1형 웰 내부에 P형 불순물 이온을 이온 농도 및 이온 주입 에너지를 달리하여 주입하여 P+ 소스 및 드레인 영역, P- 드리프트 영역, N형 웰, P- 드리프트 영역, P+ 소스 및 드레인이 순차적으로 수직하게 형성되는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
  7. 제1 매몰층과 제2 매몰층, 및 바디가 형성된 실리콘 기판:
    상기 바디 내부에 수직하게 형성된 소자 분리막들;
    상기 제1 매몰층 상부에 형성된 바디 내부에 형성된 제1형 웰;
    상기 제2 매몰층 상부에 형성된 바디 내부에 형성된 제2형 웰;
    상기 제1 웰 내부에 수직하게 형성된 제1 소스 및 드레인 영역;
    상기 제2 웰 내부에 수직하게 형성된 제2 소스 및 드레인 영역; 및
    상기 제1형 웰 및 상기 제2형 웰 사이에 수직하게 형성된 리세스드 게이트를 포함하는 것을 특징으로 하는 CMOS 트랜지스터.
  8. 제7항에 있어서, 상기 CMOS 트랜지스터는,
    상기 제1 매몰층까지 수직하게 도핑된 상기 바디 내부의 제1 도핑 영역;
    상기 제2 매몰층까지 수직하게 도핑된 상기 바디 내부의 제2 도핑 영역을 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터.
  9. 제7항에 있어서,
    상기 제1형 웰은 N형 웰이고, 상기 제2형 웰은 P형 웰인 것을 특징으로 하는 CMOS 트랜지스터.
  10. 제9항에 있어서,
    상기 제1 소스 및 드레인 영역은,
    상기 N형 웰 내의 하부에 형성된 P+ 소스 및 드레인;
    상기 P+ 소스 및 드레인 상부에 형성된 P- 드리프트 영역;
    상기 N형 웰 내부의 상부에 형성된 P+ 소스 및 드레인 영역;
    상기 N형 웰 내부의 상부에 형성된 P+ 소스 및 드레인 영역 아래에 형성된 P- 드리프트 영역을 포함하며,
    상기 제2 소스 및 드레인 영역은,
    상기 P형 웰 내의 하부에 형성된 N+ 소스 및 드레인;
    상기 N+ 소스 및 드레인 상부에 형성된 N- 드리프트 영역;
    상기 P형 웰 내부의 상부에 형성된 N+ 소스 및 드레인;
    상기 P형 웰 내부의 상부에 형성된 N+ 소스 및 드레인 아래에 형성된 N- 드 리프트 영역을 포함하는 것을 특징으로 하는 CMOS 트랜지스터.
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