KR20000011249A - 이중 측벽의 융기형 실리사이드화 소스/드레인 ｃｍｏｓ 트랜지스터 - Google Patents
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Abstract
실리사이드화 소자를 형성하는 방법은: 소자 영역이 형성된 기판을 마련하는 공정; 상기 기판과 임의의 실리사이드층 사이에 위치하는 구조체를 제공하는 공정; 형성된 구조체상에 제 1 반응성재료의 제 1 층을 형성하는 공정; 상기 구조체의 선택된 부분에 절연영역을 제공하는 공정; 상기 절연영역과 제 1 반응성재료의 제 1 층 위에 제 2 반응성재료의 제 2 층을 형성하는 공정; 상기 제 1 반응성재료 및 제 2 반응성재료를 반응시켜 실리사이드층을 형성하는 공정; 미반응된 반응성재료를 제거하는 공정; 상기 실리사이드층상에 위치하는 구조체를 형성하는 공정; 및 상기 소자를 메탈라이징하는 공정을 포함한다.
Description
본 발명은 얕은 소스 및 드레인영역과 대단히 짧은 채널 길이를 갖는 SIM0X 및 M0S 트랜지스터상에 형성되는 고성능 CM0S에 관한 것이다.
M0S 회로는 일반적으로 배리어, 도전성 매체, 또는 중간층으로서 고융점 금속 또는 고융점 금속의 실리사이드를 이용한다. 고융점 금속 및 그들의 실리사이드는 비교적 낮은 저항율 및 낮은 접촉 저항을 가지며, 도전체막 및 도전체층으로서 바람직하다. 그러나, 공지의 실리사이드 프로세스에서는, 깊은 서브미크론 M0S 트랜지스터상에서 작업할 수 없는데, 그 이유는 이러한 프로세스에서는 대체로 지나치게 과다한 실리콘을 소비하기 때문이다. 또한, 실리사이드층의 균일한 퇴적을 달성할 때의 불순물 및 문제들로 인해 제조상의 문제가 야기된다. 실리콘의 선택적인 에피택시얼 퇴적 또는 폴리실리콘의 선택적인 퇴적시에는 전문적인 제조 기기를 필요로 한다. 또한, 실리사이드 프로세스의 선택성은 어닐링된 막의 표면 상태에 크게 의존한다.
본 발명의 실리사이드화 소자를 형성하는 방법은 : 소자 영역이 형성된 기판을 마련하는 공정; 상기 기판과 임의의 실리사이드층 사이에 위치하는 구조체를 제공하는 공정; 형성된 구조체상에 제 1 반응성재료의 제 1 층을 형성하는 공정; 상기 구조체의 선택된 부분에 절연영역을 제공하는 공정; 상기 절연영역과 제 1 반응성재료의 제 1 층 위에 제 2 반응성재료의 제 2 층을 형성하는 공정; 상기 제 1 반응성재료 및 제 2 반응성재료를 반응시켜 실리사이드층을 형성하는 공정; 미반응된 반응성재료를 제거하는 공정; 상기 실리사이드층상에 위치하는 구조체를 형성하는 공정; 및 상기 소자를 메탈라이징하는 공정을 포함한다.
본 발명의 목적은 초고밀도, 초소형 형상 회로의 제조를 위한 단순하고, 신뢰성이 있고, 경제성이 있는 실리사이드 CM0S 프로세스/구조체를 개발하는 것이다.
도 1은 최초의 웨이퍼 마련 및 LDD 주입후의 구조체의 정면도,
도 2는 N+및 P+영역의 형성후의 구조체의 정면도,
도 3은 고융점 금속층의 퇴적후의 구조체의 정면도,
도 4는 고융점 금속층의 에칭후의 구조체의 정면도,
도 5는 실리사이드화 후의 구조체의 정면도,
도 6은 미반응된 고융점 금속의 선택적 에칭후의 구조체의 정면도,
도 7은 산화물층 및 폴리실리콘층의 선택적 에칭후의 구조체의 정면도, 및
도 8은 완성된 구조체의 정면도이다.
본 발명에 따른 구조체 및 구조체를 제조하는 방법을 SIM0X (Separation by Implantation of 0xygen) 기판을 이용하여 설명한다. 동일한 기술이 벌크 실리콘 소자에도 적용될 수 있다.
출발물질은 대단히 얇은 표층 실리콘막을 갖는 SIM0X 웨이퍼이다. 도 1을 참조하면, SIM0X 웨이퍼의 일부분이 참조부호(10)로 도시되어 있다. 웨이퍼(10)는 본 명세서에서 기판으로도 호칭되는 단결정 실리콘부분(12)을 갖는다. 매립된 산화물층(14)은 100nm과 300nm 사이의 두께를 가지며, 실리콘막층은 1OOnm 미만의 두께를 갖는다. 웨이퍼는 그 위에 소자 영역을 형성하도록 준비된다. 이 구조체는 활성 영역 에칭, 및 임계 전압 조정 이온 주입에 의해 처리된다. 벌크 실리콘이 사용되는 경우, 웰 확산이 이용되고, 이어서 LOCOS 또는 적절한 분리 형성, 임계 전압 조정, 및 이온 주입이 행하여진다. 어느쪽의 경우에서도, 다음 공정은 게이트 산화, 폴리실리콘 퇴적, 게이트전극 에칭, 및 LDD 이온주입이며, 이 공정들에 의해서 기판과 임의의 실리사이드층 사이에 위치하는 구조체를 형성한다.
도 1에 나타낸 구조체는 기판(12), 매립된 산화물층(14), 및 표층 실리콘막의 잔유물인 2개의 실리콘영역(16,18)을 포함한다. 각 실리콘영역(16,18)의 일부분은 도프되어 N+영역(16a,16b) 및 P+영역(18a,18b)을 각각 형성하며, 각 영역의 중심부분은 미처리된 실리콘으로 잔존한다. 상기 영역(16,18)의 도핑 밀도는 각각 보론 1.O×1O16cm-3내지 1.O×1O18cm-3및 보론 5.O×1O15cm-3내지 5.0×1017cm-3이다. N-영역의 도핑밀도는 비소 또는 인 1.O×1018cm-3내지 5.O×1O19cm-3이다. P+영역의 도핑 밀도는 보론 1.O×1O18cm-3내지 5.O×1O19cm-3이다. 실리콘영역(16,18)은 산화물 캡(20,22)에 의해 각각 포위된다. 게이트 폴리실리콘 영역(24,26)은 실리콘영역(16,18)위에 각각 배치된다. 상기 공정은 임의의 종래의 프로세스에 의해 달성될 수 있다.
절연체로서 작용하는 산화실리콘층 또는 질화실리콘층이, 전체 기판위에 걸쳐 퇴적된다. 이 절연층의 두께는 50nm 내지 100nm 사이이다. 본 명세서에 기재된 실시예에서는, 산화실리콘이 사용된다. 도 2를 참조하면, 구조체는 플라즈마 에칭되어, 절연성 산화물층의 상부부분을 제거함으로써, 게이트전극(24,26)의 측벽에 산화물을 남긴다. 이들의 측벽은, 산화물 캡(20,22)의 나머지 부분과 결합하여 산화물 컵(28,30)을 형성하고, 실리콘영역(16,18)의 단부들에 산화물 측벽(32,34,36,38)을 형성한다.
구조체의 일부분은 nMOS 및 pMOS 각각에 대한 N+및 P+소스/드레인 이온 주입을 위해 포토레지스트에 의해 덮혀진다. N+및 P+소스/드레인이온, 즉 N+영역에는 As 이온 및 P+영역에는 BF2이온이 각각 주입된다. N+영역으로의 주입은, 10keV 내지 60keV의 에너지레벨 및 1.O×1O15cm-2내지 5×1O15cm-2의 도즈량으로 행하여지고, P+영역으로의 주입은, 10keV 내지 60keV의 에너지레벨 및 1×1O15cm-2내지 5.O×1O15cm-2의 도즈량으로 행하여져, N+영역(40,42) 및 P+영역(44,46)을 형성한다. 이들 영역은 최종적으로 소자의 소스/드레인영역이 된다. 게이트 폴리실리콘은 그 게이트 폴리실리콘 바로 아래의 영역에 이온이 주입됨을 방지하며, 그 영역은 실리콘영역(16,18)으로서 원래의 상태대로 남겨진다. 실리콘영역(16,18)은 LDD 영역이고, 영역(40,46)은 소스영역이고, 영역(42,44)은 드레인영역이다.
도 3을 참조하면, 제 1 반응성 재료의 제 1 층(48)이 이미 형성된 구조체상에 퇴적된다. 계속해서, 구조체의 선택된 부분에 절연영역(50,52,54,56)이 형성되고, 제 2 반응성 재료의 제 2 층(58)이 퇴적된다. 제 1 실시예에서, 제 1 층(48)은 폴리실리콘 박층이고, 전체 구조체위에 50nm 내지 100nm 사이의 두께로 퇴적된다. 산화실리콘 또는 질화실리콘 층이 50nm 내지 100nm 사이의 두께로 퇴적되어 절연영역을 형성한다. 이와다르게, 산화물층이 열 프로세스에 의해 10nm내지 50nm의 두께로 형성될 수 있다. 산화물 또는 질화물층은 플라즈마 에칭되어 산화 스트립 또는 질화 스트립(50,52,54,56)을 게이트전극들(24,26) 각각의 측벽에 형성한다. 제 2 층(58)은 고융점 금속의 박층으로 형성되고, CVD 또는 스퍼터링에 의해 퇴적된다. 고융점 금속은 Co, Ti, Ni, 및 Pt이고, 5nm 내지 50nm 사이의 두께로 퇴적된다.
상기 구조체는 포토레지스트에 의해 덮혀지고, 도 4에 나타낸 바와 같이, 고융점 금속은 실리사이드를 갖지 않는 영역으로부터 에칭에 의해 제거된다. 500℃ 내지 900℃ 사이의 온도로 10초 내지 50초 동안 고속 열어닐링(RTA)중에 고융점 금속과 실리콘 사이의 반응으로 실리사이드화가 발생되어, 도 5에 나타낸 바와 같이, 실리사이드층(60,62,64,66,68)이 형성된다.
미반응된 고융점 금속은 선택적인 에칭에 의해 제거되어, 도 6에 나타낸 구성이 얻어지며, 이 에칭시에 쓰이는 용액은, Ti에 대해서는 NH4OH+H2O2+H2O, Pt에 대해서는 HNO3+HCl, 및 Ni 또는 Co에 대해서는 HCl+H2O2등이 사용된다.
나머지의 산화물은 희석된 BHF 용액내에서 선택적으로 에칭되고, 또한 폴리실리콘은 HNO3: H2O2: H2O 용액내에서 선택적으로 에칭되어, 도 7에 나타낸 구성이 얻어진다. 게이트 폴리실리콘(24,26)위에 위치하는 실리사이드층(60,62)은 오버행 구조를 갖는 것에 유의해야 한다. 폴리실리콘의 두께는 1OOnm을 초과하지 않기 때문에, 오버행 구조는 1OOnm보다 얇다. 따라서, 제조 프로세스시에 적절한 품질 제어가 되면, 스텝 커버리지의 문제는 발생되지 않는다.
종래의 프로세스에 따라 소자 제조를 완료하여, 실리사이드층상에, 윗쪽에, 또는 실리사이드층의 측면을 따라 배치되어 있거나, 아직 형성되어 있지 않은 임의의 구조체를 형성한다. 상기 구조체는 CVD에 의해 400nm 내지 600nm 사이의 두께로 산화물(70)로 덮혀진다. 산화물층(70)이 산화물 컵(28,30)과 결합한다. 이 구조체는 메탈라이제이션을 위한 보어들을 형성하도록 에칭되고, 금속이 퇴적되어 소스전극(72), 게이트전극(74), 공용 드레인전극(76), 게이트전극(78) 및 소스전극(80)을 형성한다. 완성된 CMOS쌍의 단면도를 도 8에 나타낸다.
본 발명의 다른 형태에서는, 고융점 금속이 제 1 반응성층으로서 퇴적되고, 측벽 절연체가 형성되며, 폴리실리콘 층이 제 2 반응성층으로서 퇴적된다. 이 경우에는 폴리실리콘인 제 2 반응성층의 부분은 도 4에 나타낸 바와 같이 선택적으로 에칭된다. 그후 실리사이드화가 계속되고, 폴리실리콘 및 고융점 금속의 선택적인 에칭이 행하여진다.
고융점 금속이 Ni, Co 또는 Pt인 경우, Ti의 박층이 최초의 금속층상에 퇴적된다. Ti층의 두께는 5nm 내지 20nm의 대단히 얇은 두께이다. 이어서, 웨이퍼가 대기에 노출되어 Ti가 산화티탄으로 변환된다. 필요하다면, 웨이퍼는 40℃ 내지 250℃의 온도로 가열되어 모든 Ti를 산화티탄으로 변환한다. 산화티탄은 플라즈마 에칭되어 게이트전극의 측벽에 산화티탄 측벽을 형성한다. 폴리실리콘이 퇴적되고, 포토레지스트가 도포되며, 실리사이드가 필요하지 않은 영역으로부터 폴리실리콘이 에칭에 의해 제거된다. 그후, 웨이퍼는 실리사이드층을 형성하도록 처리된다.
상기한 바와 같이, 본 발명에 의하면, 초고밀도, 초소형 형상회로의 제조를 위한, 간편하고 신뢰성이 높은 실리사이드 CM0S 처리 및 그 구조체를 경제적으로 제공할 수 있다.
본 발명의 바람직한 실시예 및 그들의 몇개의 변형예가 개시되었지만, 다른 개조 및 변형도 첨부된 특허청구의 범위에 규정된 본 발명의 범위내에 포함되는 것임을 이해하기 바란다.
Claims (11)
- 소자 영역이 형성된 기판을 마련하는 공정;상기 기판과 임의의 실리사이드층 사이에 위치하는 구조체를 제공하는 공정;형성된 구조체상에 제 1 반응성재료의 제 1 층을 형성하는 공정;상기 구조체의 선택된 부분에 절연영역을 제공하는 공정;상기 절연영역과 제 1 반응성재료의 제 1 층 위에 제 2 반응성재료의 제 2 층을 형성하는 공정;상기 제 1 반응성재료 및 제 2 반응성재료를 반응시켜 실리사이드층을 형성하는 공정;미반응된 반응성재료를 제거하는 공정;상기 실리사이드층상에 위치하는 구조체를 형성하는 공정; 및상기 소자를 메탈라이징하는 공정을 포함하는 실리사이드화 소자를 형성하는 방법.
- 제 1 항에 있어서, 상기 반응시키는 공정이 약 500℃ 내지 900℃ 사이의 온도로 약 10초 내지 50초의 기간 동안 상기 구조체를 고속 열어닐링하는 공정을 포함하는 방법.
- 제 1 항에 있어서, 상기 제 1 반응성재료의 제 1 층을 형성하는 공정이 폴리실리콘 층을 퇴적하는 공정을 포함하고, 상기 제 2 반응성재료의 제 2 층을 형성하는 공정이 Ni, Co, Ti, 및 Pt로 이루어지는 고융점 금속의 군으로부터 선택되는 고융점 금속의 층을 퇴적하는 공정을 포함하는 방법.
- 제 1 항에 있어서, 상기 제 1 반응성재료의 제 1 층을 형성하는 공정이 Ni, Co, Ti, 및 Pt로 이루어지는 고융점 금속의 군으로부터 선택되는 고융점 금속의 층을 퇴적하는 공정을 포함하고, 상기 제 2 반응성재료의 제 2 층을 형성하는 공정이 폴리실리콘 층을 퇴적하는 공정을 포함하는 방법.
- 제 1 항에 있어서, 상기 제 1 반응성재료의 상기 제 1 층을 형성하는 공정이 Ni, Co 및 Pt로 이루어지는 고융점 금속의 군으로부터 선택되는 고융점 금속의 층을 퇴적하는 공정, 및 제 1 반응성재료의 제 1 층상에 Ti 층을 퇴적하는 공정을 포함하고, 상기 구조체의 상기 선택된 부분에 상기 절연영역을 제공하는 공정이 Ti 층을 산화하여 TiO2를 형성하는 공정을 포함하며, 상기 제 2 반응성재료의 상기 제 2 층을 형성하는 공정이 폴리실리콘 층을 퇴적하는 공정을 포함하는 방법.
- 소자 영역이 형성된 기판을 마련하는 공정;상기 기판과 임의의 실리사이드층 사이에 위치하는 구조체를 제공하는 공정;형성된 구조체상에 폴리실리콘 층을 퇴적하는 공정;상기 구조체의 선택된 부분에 절연영역을 제공하는 공정;상기 절연영역과 폴리실리콘층상에 Ni, Co, Ti, 및 Pt로 이루어지는 고융점 금속의 군으로부터 선택되는 고융점 금속의 층을 퇴적하는 공정;상기 폴리실리콘과 고융점 금속을 반응시켜서 실리사이드층을 형성하는 공정;미반응된 고융점금속을 제거하는 공정;상기 실리사이드층상에 위치하는 구조체를 형성하는 공정; 및상기 소자를 메탈라이징하는 공정을 포함하는 실리사이드화 소자를 형성하는 방법.
- 제 6 항에 있어서, 상기 반응시키는 공정이 약 500℃ 내지 900℃ 사이의 온도로 약 10초 내지 50초의 기간 동안 상기 구조체를 고속 열어닐링하는 공정을 포함하는 방법.
- 소자 영역이 형성된 기판을 마련하는 공정;상기 기판과 임의의 실리사이드층 사이에 위치하는 구조체를 제공하는 공정;형성된 구조체상에 고융점 금속 층을 퇴적하는 공정;상기 구조체의 선택된 부분에 절연영역을 제공하는 공정;상기 절연영역과 제 1 반응성재료의 제 1 층상에 폴리실리콘 층을 퇴적하는 공정;상기 제 1 및 제 2 반응성재료를 반응시켜서 실리사이드층을 형성하는 공정;미반응된 반응성재료를 제거하는 공정;상기 실리사이드층상에 위치하는 구조체를 형성하는 공정; 및상기 소자를 메탈라이징하는 공정을 포함하는 실리사이드화 소자를 형성하는 방법.
- 제 8 항에 있어서, 상기 반응시키는 공정이 약 500℃ 내지 900℃ 사이의 온도로 약 10초 내지 50초의 기간 동안 상기 구조체를 고속 열어닐링하는 공정을 포함하는 방법.
- 제 8 항에 있어서, 상기 고융점 금속의 층을 퇴적하는 공정이 Co 및 Pt로 이루어지는 고융점 금속의 군으로부터 선택된 고융점 금속의 층을 퇴적하는 공정, 및제 1 반응성재료의 제 1 층상에 Ti 층을 퇴적하는 공정을 포함하고, 상기 구조체의 선택된 부분에 상기 절연영역을 제공하는 공정이 Ti 층을 산화하여 TiO2를 형성하는 공정을 포함하며, 상기 제 2 반응성재료의 상기 제 2 층을 형성하는 공정이 폴리실리콘 층을 퇴적하는 공정을 포함하는 방법.
- 제 8 항에 있어서, 고융점 금속의 층을 퇴적하는 상기 공정이 Ni, Co, Ti, 및 Pt로 이루어지는 고융점 금속의 군으로부터 선택되는 고융점 금속을 퇴적하는 공정을 포함하는 방법.
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