JP2967477B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トラシジスタによる半導体装置の製造方法に関す
る。
効果トラシジスタによる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳＴｒとも記す）の微細化において
は、短チャネル効果が問題となることが知られている。
そして、この単チャネル効果を抑制する方法の一つとし
て、トランジスタのソースおよびドレインの拡散層の深
さを浅くすることが考えられている。
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳＴｒとも記す）の微細化において
は、短チャネル効果が問題となることが知られている。
そして、この単チャネル効果を抑制する方法の一つとし
て、トランジスタのソースおよびドレインの拡散層の深
さを浅くすることが考えられている。
【０００３】しかし、単に拡散層を浅くする方法では、
拡散層のシート抵抗の増大や配線材料と拡散層とのコン
タクト抵抗の増大などの問題がある。そのため、図３
（ａ）および図３（ｂ）に示すＭＯＳ Ｔｒように、ソ
ース１０６、ドレイン１０７の拡散層となる領域および
ゲート酸化膜１０３上のゲート電極１０４上を同時に選
択Ｓｉ膜１０８成長によりせり上げる構造が提案されて
いる。このゲート電極１０４の側壁には、サイドウォー
ル酸化膜１０５が形成されている。
拡散層のシート抵抗の増大や配線材料と拡散層とのコン
タクト抵抗の増大などの問題がある。そのため、図３
（ａ）および図３（ｂ）に示すＭＯＳ Ｔｒように、ソ
ース１０６、ドレイン１０７の拡散層となる領域および
ゲート酸化膜１０３上のゲート電極１０４上を同時に選
択Ｓｉ膜１０８成長によりせり上げる構造が提案されて
いる。このゲート電極１０４の側壁には、サイドウォー
ル酸化膜１０５が形成されている。
【０００４】また、図３（ｃ）に示すように、選択Ｓｉ
成長によりせり上げた後、金属を堆積させて、アニール
によりこの金属をシリサイド膜１１としてシリサイド化
する方法が提案されている。この図３に示す方法によれ
ば、浅い拡散層の形成と低抵抗化を同時に達成すること
ができる。
成長によりせり上げた後、金属を堆積させて、アニール
によりこの金属をシリサイド膜１１としてシリサイド化
する方法が提案されている。この図３に示す方法によれ
ば、浅い拡散層の形成と低抵抗化を同時に達成すること
ができる。
【０００５】さらに、ゲート電極のサイドウォールとし
て、酸化膜表面にエピタキシャル成長の前処理における
耐エッチング性の大きいシリコン窒化膜を被着すること
によって、成長前処理においてサイドウォールの下部が
エッチンクされるのを抑制して、ゲートとソースおよび
ドレイン間のショートを防止する方法も考案されている
（特開昭６３−１６６２７）。
て、酸化膜表面にエピタキシャル成長の前処理における
耐エッチング性の大きいシリコン窒化膜を被着すること
によって、成長前処理においてサイドウォールの下部が
エッチンクされるのを抑制して、ゲートとソースおよび
ドレイン間のショートを防止する方法も考案されている
（特開昭６３−１６６２７）。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来方法は、選択シリコン成長を用い、ソース領域お
よびドレイン領域とゲート電極上とを同時にせり上げて
いる。通常、選択成長を用いるプロセスでは、選択性の
崩れなどにより絶縁膜上へのシリコン堆積の可能性があ
る。たとえば、ＭＯＳ Ｔｒのソース領域、ドレイン領
域およびゲート電極上への選択シリコン成長プロセスに
おいては、選択性の崩れによりゲートサイドウォール絶
色縁膜上にシリコンの結晶粒が成長した場合、ゲート電
極およびソース領域間もしくはゲート電極およびドレイ
ン領域間がシリコン結晶粒により電気的にショートする
可能性がある。
た従来方法は、選択シリコン成長を用い、ソース領域お
よびドレイン領域とゲート電極上とを同時にせり上げて
いる。通常、選択成長を用いるプロセスでは、選択性の
崩れなどにより絶縁膜上へのシリコン堆積の可能性があ
る。たとえば、ＭＯＳ Ｔｒのソース領域、ドレイン領
域およびゲート電極上への選択シリコン成長プロセスに
おいては、選択性の崩れによりゲートサイドウォール絶
色縁膜上にシリコンの結晶粒が成長した場合、ゲート電
極およびソース領域間もしくはゲート電極およびドレイ
ン領域間がシリコン結晶粒により電気的にショートする
可能性がある。
【０００７】特に、厚いせり上り膜を必要とする場合
は、ゲート電極とソース領域およびドレイン領域間の距
離が実質的に短くなるため、より小さいサイズの結晶粒
により電気的なショートが発生することになる。この結
果、ゲート電極とソース領域もしくはドレイン領域間の
ショートに伴うリーク電流の増大が問題となる。
は、ゲート電極とソース領域およびドレイン領域間の距
離が実質的に短くなるため、より小さいサイズの結晶粒
により電気的なショートが発生することになる。この結
果、ゲート電極とソース領域もしくはドレイン領域間の
ショートに伴うリーク電流の増大が問題となる。
【０００８】本発明はこのような背景の下になされたも
ので、せり上げプロセスを用いたＭＯＳ Ｔｒにおい
て、ゲート電極とソース領域もしくはドレイン領域間の
ショートに伴うリーク電流が少なく、ＭＯＳ Ｔｒの製
造歩留まりおよび信頼性を向上させるＭＯＳ Ｔｒの製
造方法を提供する。
ので、せり上げプロセスを用いたＭＯＳ Ｔｒにおい
て、ゲート電極とソース領域もしくはドレイン領域間の
ショートに伴うリーク電流が少なく、ＭＯＳ Ｔｒの製
造歩留まりおよび信頼性を向上させるＭＯＳ Ｔｒの製
造方法を提供する。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
半導体装置の製造方法において、Ｓｉ基板上面の所定領
域にゲート絶縁膜を形成するゲート絶縁膜生成工程と、
前記ゲート絶縁膜上面にゲート電極を形成するゲート電
極形成工程と、前記ゲート電極の側壁に絶縁膜よりなる
サイドウォールを形成するサイドウォール形成工程と、
露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、前記Ｓｉ膜を酸化するＳｉ膜酸化工程
と、酸化領域の一部もしくは全部をエッチング除去する
酸化膜除去工程と、前記Ｓｉ基板上面に金属膜を成長さ
せる金属膜成長工程と、酸化膜雅除去されたＳｉ膜上面
の前記金属膜をシリサイド化するアニール処理工程と、
絶縁膜上の未反応金属膜を除去する未反応金属膜除去工
程とを含むことを特徴とする。
半導体装置の製造方法において、Ｓｉ基板上面の所定領
域にゲート絶縁膜を形成するゲート絶縁膜生成工程と、
前記ゲート絶縁膜上面にゲート電極を形成するゲート電
極形成工程と、前記ゲート電極の側壁に絶縁膜よりなる
サイドウォールを形成するサイドウォール形成工程と、
露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、前記Ｓｉ膜を酸化するＳｉ膜酸化工程
と、酸化領域の一部もしくは全部をエッチング除去する
酸化膜除去工程と、前記Ｓｉ基板上面に金属膜を成長さ
せる金属膜成長工程と、酸化膜雅除去されたＳｉ膜上面
の前記金属膜をシリサイド化するアニール処理工程と、
絶縁膜上の未反応金属膜を除去する未反応金属膜除去工
程とを含むことを特徴とする。
【００１０】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記金属膜としてＴｉ、
Ｗ、ＭｏおよびＣｏのいずれかを使用することを特徴と
する。
導体装置の製造方法において、前記金属膜としてＴｉ、
Ｗ、ＭｏおよびＣｏのいずれかを使用することを特徴と
する。
【００１１】請求項３記載の発明は、半導体装置の製造
方法において、Ｓｉ基板上面の所定領域ににゲート絶縁
膜を形成するゲート絶縁膜生成工程と、前記ゲート絶縁
膜上面にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側壁にシリコン酸化膜よりなる第一の
サイドウォールを形成するサイドウォール形成工程と、
露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、前記Ｓｉ膜を酸化するＳｉ膜酸化工程
と、このＳｉ膜酸化工程において酸化された領域と前記
第一のサイドウォールをエッチングにより除去するエッ
チング工程と、再度、前記ゲート電極側壁に絶縁膜より
なる第二のサイドウォールを形成する工程と、前記Ｓｉ
基板上に金属膜を成長させる金属膜成長工程と、酸化膜
が除去されたＳｉ膜上面の前記金属膜をシリサイド化す
るアニール処理工程と、絶縁膜上の未反応金属膜を除去
する未反応金属膜除去工程とを含むことを特徴とする。
方法において、Ｓｉ基板上面の所定領域ににゲート絶縁
膜を形成するゲート絶縁膜生成工程と、前記ゲート絶縁
膜上面にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側壁にシリコン酸化膜よりなる第一の
サイドウォールを形成するサイドウォール形成工程と、
露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、前記Ｓｉ膜を酸化するＳｉ膜酸化工程
と、このＳｉ膜酸化工程において酸化された領域と前記
第一のサイドウォールをエッチングにより除去するエッ
チング工程と、再度、前記ゲート電極側壁に絶縁膜より
なる第二のサイドウォールを形成する工程と、前記Ｓｉ
基板上に金属膜を成長させる金属膜成長工程と、酸化膜
が除去されたＳｉ膜上面の前記金属膜をシリサイド化す
るアニール処理工程と、絶縁膜上の未反応金属膜を除去
する未反応金属膜除去工程とを含むことを特徴とする。
【００１２】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法において、前記金属膜としてＴｉ、
Ｗ、ＭｏおよびＣｏのいずれかを使用することを特徴と
する。
導体装置の製造方法において、前記金属膜としてＴｉ、
Ｗ、ＭｏおよびＣｏのいずれかを使用することを特徴と
する。
【００１３】請求項５記載の発明は、半導体装置の製造
方法において、Ｓｉ基板上面の所定領域にゲート絶縁膜
を形成するゲート絶縁膜生成工程と、前記ゲート絶縁膜
上面にゲート電極を形成するゲート電極形成工程と、前
記ゲート電極の側壁にシリコン窒化膜よりなるサイドウ
ォールを形成するサイドウォール形成工程と、露出され
ているＳｉ面に選択的にＳｉ膜を成長させるＳｉ膜成長
工程と、前記Ｓｉ膜を酸化するＳｉ膜酸化工程と、酸化
領域の一部もしくは全部をエッチング除去する酸化膜除
去工程と、前記Ｓｉ基板上面に金属膜を成長させる金属
膜成長工程と、酸化膜が除去されたＳｉ膜上面の前記金
属膜をシリサイド化するアニール処理工程と、絶縁膜上
の未反応金属膜を除去する未反応金属膜除去工程とを含
むことを特徴とする。
方法において、Ｓｉ基板上面の所定領域にゲート絶縁膜
を形成するゲート絶縁膜生成工程と、前記ゲート絶縁膜
上面にゲート電極を形成するゲート電極形成工程と、前
記ゲート電極の側壁にシリコン窒化膜よりなるサイドウ
ォールを形成するサイドウォール形成工程と、露出され
ているＳｉ面に選択的にＳｉ膜を成長させるＳｉ膜成長
工程と、前記Ｓｉ膜を酸化するＳｉ膜酸化工程と、酸化
領域の一部もしくは全部をエッチング除去する酸化膜除
去工程と、前記Ｓｉ基板上面に金属膜を成長させる金属
膜成長工程と、酸化膜が除去されたＳｉ膜上面の前記金
属膜をシリサイド化するアニール処理工程と、絶縁膜上
の未反応金属膜を除去する未反応金属膜除去工程とを含
むことを特徴とする。
【００１４】請求項６記載の発明は、請求項５記載の半
導体装置の製造方法において、前記金属膜としてＴｉ、
Ｗ、ＭｏおよびＣｏのいずれかを使用することを特徴と
する。
導体装置の製造方法において、前記金属膜としてＴｉ、
Ｗ、ＭｏおよびＣｏのいずれかを使用することを特徴と
する。
【００１５】
【発明の実施の形態】次に、本発明の一実施形態による
半導体の製造方法を図１を用いて説明する。図１は、Ｍ
ＯＳ Ｔｒの製造方法の製造工程を示すＭＯＳ Ｔｒの断
面図を示している。
半導体の製造方法を図１を用いて説明する。図１は、Ｍ
ＯＳ Ｔｒの製造方法の製造工程を示すＭＯＳ Ｔｒの断
面図を示している。
【００１６】まず、図１（ａ）に示すように、Ｎ型のＳ
ｉ基板１上に素子分離酸化膜（ＬＯＣＯＳ）２を形成し
た後、たとえば、熱酸化法により８ｎｍの厚さのシリコ
ン酸化膜を形成する。そして、このシリコン酸化膜面に
ＣＶＤ（化学気層成長）法により厚さ２００ｎｍのポリ
シリコン（多結晶シリコン）膜を成長させる。
ｉ基板１上に素子分離酸化膜（ＬＯＣＯＳ）２を形成し
た後、たとえば、熱酸化法により８ｎｍの厚さのシリコ
ン酸化膜を形成する。そして、このシリコン酸化膜面に
ＣＶＤ（化学気層成長）法により厚さ２００ｎｍのポリ
シリコン（多結晶シリコン）膜を成長させる。
【００１７】次に、フォトリソグラフィ技術によるパタ
ーニングを行い、上記シリコン酸化膜からゲート酸化膜
３と前記ポリシリコンからゲート電極４とを形成する。
そして、ＣＶＤ法を用い、Ｓｉ酸化膜を８０ｎｍ成長さ
せた後、異方性ドライエッチングによるエッチバックを
行い、サイドウォール酸化膜５ａが形成される。
ーニングを行い、上記シリコン酸化膜からゲート酸化膜
３と前記ポリシリコンからゲート電極４とを形成する。
そして、ＣＶＤ法を用い、Ｓｉ酸化膜を８０ｎｍ成長さ
せた後、異方性ドライエッチングによるエッチバックを
行い、サイドウォール酸化膜５ａが形成される。
【００１８】次に、イオン注入法により、ＢＦ2イオン
を加速電圧３ＯｋｅＶ、面積濃度１×１０15／ｃｍ2の
条件でＳｉ基板１へ注入する。そして、窒素雰囲気中で
１０００℃のア二一ル処理を行い、注入されたＢ原子を
活性化することにより、ソース６およびドレイン７の拡
散層領域を形成する。
を加速電圧３ＯｋｅＶ、面積濃度１×１０15／ｃｍ2の
条件でＳｉ基板１へ注入する。そして、窒素雰囲気中で
１０００℃のア二一ル処理を行い、注入されたＢ原子を
活性化することにより、ソース６およびドレイン７の拡
散層領域を形成する。
【００１９】次に、図１（ｂ）に示すように、Ｓｉ基板
１上およびゲート電極４上に選択的に選択Ｓｉ膜８を成
長させる。一実施形態において、この選択Ｓｉ膜８の選
択成長は、到達真空度１×１０-10Ｔｏｒｒ、成長チャ
ンバーの排気速度５００リットル／秒（Ｎ2換算）の能
力を有するＵＨＶ（超高真空）−ＣＶＤ装置を用いて行
われる。まず、Ｓｉ基板１は、希ＨＦ（希釈されたフッ
化水素溶液）処理、純水リンス（純粋洗浄）処理、およ
び乾燥処理された後、ＵＨＶ一ＣＶＤ装置に導入され
る。
１上およびゲート電極４上に選択的に選択Ｓｉ膜８を成
長させる。一実施形態において、この選択Ｓｉ膜８の選
択成長は、到達真空度１×１０-10Ｔｏｒｒ、成長チャ
ンバーの排気速度５００リットル／秒（Ｎ2換算）の能
力を有するＵＨＶ（超高真空）−ＣＶＤ装置を用いて行
われる。まず、Ｓｉ基板１は、希ＨＦ（希釈されたフッ
化水素溶液）処理、純水リンス（純粋洗浄）処理、およ
び乾燥処理された後、ＵＨＶ一ＣＶＤ装置に導入され
る。
【００２０】そして、Ｓｉ基板１は、ＵＨＶ一ＣＶＤ装
置における成長チャンバー内で８００℃の高真空中アニ
ール処理が行われる。これにより、Ｓｉ基板１表面の自
然酸化膜は、このアニール処理により除去される。そし
て、Ｓｉ基板１は、基板温度を６５０℃とされる。ま
た、ＵＨＶ一ＣＶＤ装置における成長チャンバー内に
は、Ｓｉ2Ｈ6ガスが５ｓｃｃｍ供給される。この結果、
Ｓｉ基板１およびゲート電極４上に選択Ｓｉ膜８が８０
ｎｍの厚さに成長される。
置における成長チャンバー内で８００℃の高真空中アニ
ール処理が行われる。これにより、Ｓｉ基板１表面の自
然酸化膜は、このアニール処理により除去される。そし
て、Ｓｉ基板１は、基板温度を６５０℃とされる。ま
た、ＵＨＶ一ＣＶＤ装置における成長チャンバー内に
は、Ｓｉ2Ｈ6ガスが５ｓｃｃｍ供給される。この結果、
Ｓｉ基板１およびゲート電極４上に選択Ｓｉ膜８が８０
ｎｍの厚さに成長される。
【００２１】次に、図１（ｃ）に示すように、選択Ｓｉ
膜８の表面には、熱酸化法により２０ｎｍの厚さのＳｉ
酸化膜９が形成される。
膜８の表面には、熱酸化法により２０ｎｍの厚さのＳｉ
酸化膜９が形成される。
【００２２】次に、図１（ｄ）に示すように、希ＨＦ液
の酸化膜エッチングにより、選択Ｓｉ膜８の表面の酸化
領域およびゲートサイドウォール酸化膜５ａが除去され
る。そして、ＣＶＤ法により再度Ｓｉ酸化膜が８０ｎｍ
の厚さで成長される。次に、このＳｉ酸化膜に対して異
方性ドライエッチングによるエッチバックが行われ、サ
イドウォール酸化膜５ｂは形成される。そして、スパッ
タ法により全面にＴｉ膜１０が堆積される。
の酸化膜エッチングにより、選択Ｓｉ膜８の表面の酸化
領域およびゲートサイドウォール酸化膜５ａが除去され
る。そして、ＣＶＤ法により再度Ｓｉ酸化膜が８０ｎｍ
の厚さで成長される。次に、このＳｉ酸化膜に対して異
方性ドライエッチングによるエッチバックが行われ、サ
イドウォール酸化膜５ｂは形成される。そして、スパッ
タ法により全面にＴｉ膜１０が堆積される。
【００２３】次に、図１（ｅ）に示すように、所定の温
度においてアニール処理することによりＴｉ膜とＳｉ膜
とが反応し、Ｔｉシリサイド膜１１が形成される。そし
て、絶縁膜上の未反応Ｔｉ膜がエッチングにより除去さ
れる。その後、周知のプロセスを用いて層間絶縁膜の形
成と配線工程とを経て、ＭＯＳ Ｔｒが形成される。
度においてアニール処理することによりＴｉ膜とＳｉ膜
とが反応し、Ｔｉシリサイド膜１１が形成される。そし
て、絶縁膜上の未反応Ｔｉ膜がエッチングにより除去さ
れる。その後、周知のプロセスを用いて層間絶縁膜の形
成と配線工程とを経て、ＭＯＳ Ｔｒが形成される。
【００２４】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の工
程変更等があっても本発明に含まれる。次に、本発明の
第２の実施形態による半導体製造工程を図２を用いて説
明する。図２は、ＭＯＳ Ｔｒの製造方法の製造工程を
示すＭＯＳ Ｔｒの断面図を示している。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の工
程変更等があっても本発明に含まれる。次に、本発明の
第２の実施形態による半導体製造工程を図２を用いて説
明する。図２は、ＭＯＳ Ｔｒの製造方法の製造工程を
示すＭＯＳ Ｔｒの断面図を示している。
【００２５】まず、図２（ａ）に示すように、第１の実
施形態と同様のプロセスを用い、Ｓｉ基板１上に素子分
離酸化膜（ＬＯＣＯＳ）２、ゲート酸化膜３およびゲー
ト電極４を形成する。次に、ＣＶＤ法により、Ｓｉ窒化
膜が８０ｎｍの厚さで堆積される。そして、異方性ドラ
イエッチングによるエッチバックを行い、サイドウォー
ル窒化膜５を形成する。
施形態と同様のプロセスを用い、Ｓｉ基板１上に素子分
離酸化膜（ＬＯＣＯＳ）２、ゲート酸化膜３およびゲー
ト電極４を形成する。次に、ＣＶＤ法により、Ｓｉ窒化
膜が８０ｎｍの厚さで堆積される。そして、異方性ドラ
イエッチングによるエッチバックを行い、サイドウォー
ル窒化膜５を形成する。
【００２６】次に、イオン注入法により、ＢＦ2イオン
が加速電圧３０ｋｅＶ、面積濃度１×１０15／ｃｍ2の
条件でＳｉ基板１へ注入される。そして、窒素雰囲気中
で１０００℃のア二一ル処理を施して、Ｓｉ基板１へ注
入されたＢ原子を活性化させる。これにより、ソース６
およびドレイン７の拡散領域が形成される。
が加速電圧３０ｋｅＶ、面積濃度１×１０15／ｃｍ2の
条件でＳｉ基板１へ注入される。そして、窒素雰囲気中
で１０００℃のア二一ル処理を施して、Ｓｉ基板１へ注
入されたＢ原子を活性化させる。これにより、ソース６
およびドレイン７の拡散領域が形成される。
【００２７】次に、図２（ｂ）に示すように、第１の実
施形態と同一プロセスを用い、Ｓｉ基板１上およびゲー
ト電極４上に選択Ｓｉ膜８を８０ｎｍの厚さで成長させ
る。
施形態と同一プロセスを用い、Ｓｉ基板１上およびゲー
ト電極４上に選択Ｓｉ膜８を８０ｎｍの厚さで成長させ
る。
【００２８】次に、図２（ｃ）に示すように、熱酸化法
によりＳｉ基板１およびゲート電極４上の選択Ｓｉ膜８
にＳｉ酸化膜９が２０ｎｍの厚さで形成される。
によりＳｉ基板１およびゲート電極４上の選択Ｓｉ膜８
にＳｉ酸化膜９が２０ｎｍの厚さで形成される。
【００２９】次に、図２（ｄ）に示すように、希ＨＦ液
により酸化膜エッチングを行い、Ｓｉ基板１およびゲー
ト電極４上の選択Ｓｉ膜８における酸化領域が除去され
る。そして、スパッタ法によりＳｉ基板１全面にＴｉ膜
１０が堆積される。
により酸化膜エッチングを行い、Ｓｉ基板１およびゲー
ト電極４上の選択Ｓｉ膜８における酸化領域が除去され
る。そして、スパッタ法によりＳｉ基板１全面にＴｉ膜
１０が堆積される。
【００３０】本実施の形態では、サイドウォール窒化膜
１２が絶縁膜として窒化膜を用いている。そのため、Ｈ
Ｆ処理時にサイドウォール窒化膜１２は、除去されな
い。これにより、一実施形態における酸化膜サイドウオ
ールの場合のように、ＨＦ処理後にサイドウォール膜を
付け直す必要がない。しかしながら、Ｓｉ膜と窒化膜と
の選択性は、酸化膜の選択性に比較して低いので、厚い
せり上げ膜を成長する場合は注意が必要である。
１２が絶縁膜として窒化膜を用いている。そのため、Ｈ
Ｆ処理時にサイドウォール窒化膜１２は、除去されな
い。これにより、一実施形態における酸化膜サイドウオ
ールの場合のように、ＨＦ処理後にサイドウォール膜を
付け直す必要がない。しかしながら、Ｓｉ膜と窒化膜と
の選択性は、酸化膜の選択性に比較して低いので、厚い
せり上げ膜を成長する場合は注意が必要である。
【００３１】次に、、図２（ｅ）に示すように、アニー
ル処理において、Ｔｉ膜１０と選択Ｓｉ８とが反応する
ことにより、Ｔｉシリサイド膜１１が形成される。次
に、アニール処理後、絶縁膜上の未反応Ｔｉ膜１０がエ
ッチングにより除去される。その後、周知のプロセスを
用いて層間絶縁膜の形成と配線工程とを経て、ＭＯＳ
Ｔｒが形成される。
ル処理において、Ｔｉ膜１０と選択Ｓｉ８とが反応する
ことにより、Ｔｉシリサイド膜１１が形成される。次
に、アニール処理後、絶縁膜上の未反応Ｔｉ膜１０がエ
ッチングにより除去される。その後、周知のプロセスを
用いて層間絶縁膜の形成と配線工程とを経て、ＭＯＳ
Ｔｒが形成される。
【００３２】第１の実施形態および第２の実施形態で
は、ＰＭＯＳ Ｔｒ（ｐチャンネル型ＭＯＳトランジス
タ）に関する実施形態について説明したが、本発明は、
ＮＭＯＳ Ｔｒ（ｎチャンネル型ＭＯＳトランジスタ）
およびＣＭＯＳ Ｔｒ（相補型ＭＯＳトランジスタ）に
おいても実施できることはいうまでもない。また、選択
Ｓｉ膜成長後に形成する金属としてＴｉを用いて説明し
たが、Ｗ、ＣｏおよびＭｏ等を用いることも可能であ
る。また、第１の実施形態および第２の実施形態では、
ＵＨＶ一ＣＶＤによる選択Ｓｉ膜の選択成長について述
べたが、ＬＰＣＶＤ（低圧ＣＶＤ）により成長させる場
合も同様の効果が得られる。
は、ＰＭＯＳ Ｔｒ（ｐチャンネル型ＭＯＳトランジス
タ）に関する実施形態について説明したが、本発明は、
ＮＭＯＳ Ｔｒ（ｎチャンネル型ＭＯＳトランジスタ）
およびＣＭＯＳ Ｔｒ（相補型ＭＯＳトランジスタ）に
おいても実施できることはいうまでもない。また、選択
Ｓｉ膜成長後に形成する金属としてＴｉを用いて説明し
たが、Ｗ、ＣｏおよびＭｏ等を用いることも可能であ
る。また、第１の実施形態および第２の実施形態では、
ＵＨＶ一ＣＶＤによる選択Ｓｉ膜の選択成長について述
べたが、ＬＰＣＶＤ（低圧ＣＶＤ）により成長させる場
合も同様の効果が得られる。
【００３３】以上説明したように、ゲートサイドウォー
ルを形成した後、選択的にＳｉ膜を形成する。この際、
選択性の崩れが発生し、絶縁膜上にＳｉ結晶粒が形成さ
れる可能性がある。しかしながら、本発明では、次工程
で基板を酸化することにより、ゲートサイドウォール絶
縁膜上に形成されたＳｉ結晶粒は酸化され、絶縁物化さ
れる。この結果、ゲート電極とソース領域との間および
ゲート電極とドレイン領域との間ショ一トを防止できる
という効果がある。これにより、ゲート電極とソース領
域との間もしくはゲート電極とドレイン領域との間のリ
ーク電流を低減することができる。
ルを形成した後、選択的にＳｉ膜を形成する。この際、
選択性の崩れが発生し、絶縁膜上にＳｉ結晶粒が形成さ
れる可能性がある。しかしながら、本発明では、次工程
で基板を酸化することにより、ゲートサイドウォール絶
縁膜上に形成されたＳｉ結晶粒は酸化され、絶縁物化さ
れる。この結果、ゲート電極とソース領域との間および
ゲート電極とドレイン領域との間ショ一トを防止できる
という効果がある。これにより、ゲート電極とソース領
域との間もしくはゲート電極とドレイン領域との間のリ
ーク電流を低減することができる。
【００３４】
【発明の効果】本発明によれば、Ｓｉ膜のＳｉ基板に対
する選択成長等のプロセス条件の変動などで選択性が崩
れた場合にサイドウォール上に形成されるポリＳｉ結晶
粒を熱酸化した後に酸化膜エッチングにより除去するた
め、ＭＯＳ Ｔｒのゲート電極とソース領域との間もし
くはゲート電極とドレイン領域との間のリーク電流を減
少させ、ＭＯＳ Ｔｒの製造における歩留まり率および
信頼性を向上させる効果がある。
する選択成長等のプロセス条件の変動などで選択性が崩
れた場合にサイドウォール上に形成されるポリＳｉ結晶
粒を熱酸化した後に酸化膜エッチングにより除去するた
め、ＭＯＳ Ｔｒのゲート電極とソース領域との間もし
くはゲート電極とドレイン領域との間のリーク電流を減
少させ、ＭＯＳ Ｔｒの製造における歩留まり率および
信頼性を向上させる効果がある。
【図１】 本発明の第１の実施形態による半導体装置の
製造工程を示した断面図である。
製造工程を示した断面図である。
【図２】 本発明の第２の実施形態による半導体装置の
製造工程を示した断面図である。
製造工程を示した断面図である。
【図３】 従来例による半導体装置の製造工程を示す断
面図である。
面図である。
【符号の説明】 １ Ｓｉ基板（シリコン基板） ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ａ、５ｂ サイドウォール酸化膜 ６ ソース ７ ドレイン ８ 選択Ｓｉ膜 ９ Ｓｉ酸化膜 １０ Ｔｉ膜 １１ Ｔｉシリサイド膜 １２ サイドウォール窒化膜
Claims (6)
- 【請求項１】 Ｓｉ基板上面の所定領域にゲート絶縁膜
を形成するゲート絶縁膜生成工程と、 前記ゲート絶縁膜上面にゲート電極を形成するゲート電
極形成工程と、 前記ゲート電極の側壁に絶縁膜よりなるサイドウォール
を形成するサイドウォール形成工程と、 露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、 前記Ｓｉ膜を酸化するＳｉ膜酸化工程と、 酸化領域の一部もしくは全部をエッチング除去する酸化
膜除去工程と、 前記Ｓｉ基板上面に金属膜を成長させる金属膜成長工程
と、 酸化膜が除去されたＳｉ膜上面の前記金属膜をシリサイ
ド化するアニール処理工程と、 絶縁膜上の未反応金属膜を除去する未反応金属膜除去工
程、 とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記金属膜としてＴｉ、Ｗ、Ｍｏおよび
Ｃｏのいずれかを使用することを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 Ｓｉ基板上面の所定領域にゲート絶縁膜
を形成するゲート絶縁膜生成工程と、 前記ゲート絶縁膜上面にゲート電極を形成するゲート電
極形成工程と、 前記ゲート電極の側壁にシリコン酸化膜よりなる第一の
サイドウォールを形成するサイドウォール形成工程と、 露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、 前記Ｓｉ膜を酸化するＳｉ膜酸化工程と、 このＳｉ膜酸化工程において酸化された領域と前記第一
のサイドウォールをエッチングにより除去するエッチン
グ工程と、 再度、前記ゲート電極側壁に絶縁膜よりなる第二のサイ
ドウォールを形成する工程と、 前記Ｓｉ基板上面に半導体金属膜を成長させる金属膜成
長工程と、 酸化膜が除去されたＳｉ膜上面の前記金属膜をシリサイ
ド化するアニール処理工程と、 絶縁膜上の未反応金属膜を除去する未反応金属膜除去工
程、 とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記金属膜としてＴｉ、Ｗ、Ｍｏおよび
Ｃｏのいずれかを使用することを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 Ｓｉ基板上面の所定領域にゲート絶縁膜
を形成するゲート絶縁膜生成工程と、 前記ゲート絶縁膜上面にゲート電極を形成するゲート電
極形成工程と、 前記ゲート電極の側壁にシリコン窒化膜よりなるサイド
ウォールを形成するサイドウォール形成工程と、 露出されているＳｉ面に選択的にＳｉ膜を成長させるＳ
ｉ膜成長工程と、 前記Ｓｉ膜を酸化するＳｉ膜酸化工程と、 酸化領域の一部もしくは全部をエッチング除去する酸化
膜除去工程と、 前記Ｓｉ基板の上面に金属膜を成長させる金属膜成長工
程と、 酸化膜が除去されたＳｉ膜上面の前記金属膜をシリサイ
ド化するアニール処理工程と、 絶縁膜上の未反応金属膜を除去する未反応金属膜除去工
程、 とを含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記金属膜としてＴｉ、Ｗ、Ｍｏおよび
Ｃｏのいずれかを使用することを特徴とする請求項５記
載の半導体装置の製造方法。
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| JP9325037A JP2967477B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置の製造方法 |
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| TW087119627A TW445646B (en) | 1997-11-26 | 1998-11-25 | Fabrication method of semiconductor device using selective epitaxial growth |
| KR1019980050945A KR100281307B1 (ko) | 1997-11-26 | 1998-11-26 | 선택에피택셜성장을 사용한 반도체장치의 제조방법 |
| CN98125138A CN1107344C (zh) | 1997-11-26 | 1998-11-26 | 利用有选择的外延生长方法的半导体器件制造方法 |
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|---|---|---|---|
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|---|---|
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| KR100505630B1 (ko) * | 1999-03-08 | 2005-08-04 | 삼성전자주식회사 | 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법 |
| US6297109B1 (en) * | 1999-08-19 | 2001-10-02 | Chartered Semiconductor Manufacturing Ltd. | Method to form shallow junction transistors while eliminating shorts due to junction spiking |
| TW461047B (en) * | 2000-03-09 | 2001-10-21 | Winbond Electronics Corp | Manufacturing method of embedded DRAM |
| JP2002026310A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6998305B2 (en) * | 2003-01-24 | 2006-02-14 | Asm America, Inc. | Enhanced selectivity for epitaxial deposition |
| US7153772B2 (en) * | 2003-06-12 | 2006-12-26 | Asm International N.V. | Methods of forming silicide films in semiconductor devices |
| US7060576B2 (en) * | 2003-10-24 | 2006-06-13 | Intel Corporation | Epitaxially deposited source/drain |
| US7056796B2 (en) * | 2003-12-03 | 2006-06-06 | United Microelectronics Corp. | Method for fabricating silicide by heating an epitaxial layer and a metal layer formed thereon |
| US7202117B2 (en) * | 2005-01-31 | 2007-04-10 | Freescale Semiconductor, Inc. | Method of making a planar double-gated transistor |
| US7329596B2 (en) * | 2005-10-26 | 2008-02-12 | International Business Machines Corporation | Method for tuning epitaxial growth by interfacial doping and structure including same |
| US8278176B2 (en) | 2006-06-07 | 2012-10-02 | Asm America, Inc. | Selective epitaxial formation of semiconductor films |
| US8367548B2 (en) * | 2007-03-16 | 2013-02-05 | Asm America, Inc. | Stable silicide films and methods for making the same |
| US7759199B2 (en) * | 2007-09-19 | 2010-07-20 | Asm America, Inc. | Stressor for engineered strain on channel |
| US8367528B2 (en) * | 2009-11-17 | 2013-02-05 | Asm America, Inc. | Cyclical epitaxial deposition and etch |
| KR101714003B1 (ko) * | 2010-03-19 | 2017-03-09 | 삼성전자 주식회사 | 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자 |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| CN103137480B (zh) * | 2011-11-25 | 2015-07-08 | 中芯国际集成电路制造(上海)有限公司 | Mos器件的形成方法及其形成的mos器件 |
| US9099423B2 (en) | 2013-07-12 | 2015-08-04 | Asm Ip Holding B.V. | Doped semiconductor films and processing |
| CN104681443B (zh) * | 2013-11-29 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN104716041B (zh) * | 2013-12-12 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
| US5250454A (en) * | 1992-12-10 | 1993-10-05 | Allied Signal Inc. | Method for forming thickened source/drain contact regions for field effect transistors |
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1997
- 1997-11-26 JP JP9325037A patent/JP2967477B2/ja not_active Expired - Fee Related
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1998
- 1998-11-24 US US09/198,763 patent/US6190976B1/en not_active Expired - Lifetime
- 1998-11-25 TW TW087119627A patent/TW445646B/zh active
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