JPH11111975A

JPH11111975A - 半導体装置及びその製造方法

Info

Publication number: JPH11111975A
Application number: JP26538097A
Authority: JP
Inventors: Tomoko Yasunaga; 友子安永; Seiichi Shishiguchi; 清一獅子口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-30
Filing date: 1997-09-30
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】素子の微細化に伴うショートチャンネル効果
を抑制するためにゲート、ソース及びドレインの上面に
シリサイド膜を形成しても、ゲートとソース又はドレイ
ンとの間でショートが発生しないようにする。【解決手段】開示される半導体装置は、Ｎ型シリコン
基板１の素子形成領域２２上に形成され、その上面にＴ
ｉシリサイド膜が形成されたゲート電極２５と、素子形
成領域２２のゲート電極２５近傍に形成され、その上面
にＴｉシリサイド膜が形成されたソース２９及びドレイ
ン３０と、ゲート酸化膜２４及びゲート電極２５の側面
に形成され、ゲート電極２５、ソース２９及びドレイン
３０のそれぞれの上面に形成されたＴｉシリサイド膜と
の間に間隙が形成された積層サイドウォール２８とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特に、ＭＯＳ（Metal Oxide Semi
conductor）電界効果トランジスタで構成された半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体装置は、近年、高集積化が進めら
れ、これに従って素子の微細化が行われてきているが、
半導体装置をＭＯＳ電界効果トランジスタで構成した場
合、素子の微細化に伴ってゲート長が縮小され、いわゆ
るショートチャンネル効果による種々の問題が生じてい
る。即ち、ショートチャンネルによりチャンネル領域で
の電界強度が増加し、ドレイン近傍でホットキャリアの
生成を生じ、これがゲート酸化膜中にトラップされたり
表面準位を生成したりする。この結果、しきい値電圧の
変動、あるいは相互コンダクタンスの低下といった特性
劣化を引き起こした。このようなショートチャンネル効
果を抑制する方法の１つとして、ＭＯＳ電界効果トラン
ジスタのソース・ドレイン拡散層の深さを浅くすること
が考えられる。しかし、この方法では、シート抵抗の増
大や配線材料とのコンタクト抵抗の増大などの問題があ
る。

【０００３】そこで、従来から、シリサイド化プロセス
を用いる方法が提案されている。以下、従来の半導体装
置の製造方法について、図５及び図６を参照して説明す
る。まず、図５（ａ）に示すように、Ｎ型シリコン基板
１上に、ＬＯＣＯＳ（Local Oxidation of Silicon）法
などにより素子形成領域２及び素子分離酸化膜３を形成
する。この後、基板全面に所定の膜厚の酸化膜を形成し
た後、その上に化学蒸着(ＣＶＤ； Chemical Vapor Dep
osition）法によりポリシリコン膜を形成する。次に、
フォトリゾグラフィ技術によるパターンニングを行い、
素子形成領域２にゲート酸化膜４及びゲート電極５を形
成した後、ＣＶＤ法により基板全面に所定の膜厚の酸化
シリコン膜６を形成する。次に、異方性ドライエッチン
グ法によりエッチングを行い、ゲート酸化膜４及びゲー
ト電極５の側面にサイドウォール７を形成する（図５
（ｂ）参照）。

【０００４】次に、イオン注入法により、素子形成領域
２のゲート酸化膜４及びゲート電極５近傍に、例えば、
二フッ化ホウ素（ＢＦ₂）イオンを注入した後、窒素雰
囲気中でアニール処理を施して注入したＢＦ₂イオンを
活性化し、ソース８及びドレイン９を形成する（図５
（ｃ）参照）。次に、図６（ａ）に示すように、スパッ
タ法により、基板全面に所定の膜厚のチタン（Ｔｉ）膜
１０を形成した後、その上に窒化チタン（ＴｉＮ）膜１
１を形成する。次に、アルゴン（Ａｒ）雰囲気中でアニ
ール処理を施して、ゲート電極５、ソース８及びドレイ
ン９上のＴｉ膜１０及びＴｉＮ膜１１をシリサイド化し
てＴｉシリサイド膜１２を形成した後、素子分離酸化膜
３及びサイドウォール７上の反応していないＴｉ膜１０
及びＴｉＮ膜１１を除去する（図６（ｂ）参照）。この
後、周知の層間絶縁膜の形成工程と配線工程を経て、Ｍ
ＯＳ電界効果トランジスタを作製する。以上説明した製
造方法によれば、ゲート電極５、ソース８及びドレイン
９の低抵抗化を達成できるので、ショートチャンネル効
果を抑制できる。

【０００５】

【発明が解決しようとする課題】ところで、上記した従
来の半導体装置の製造方法では、Ｔｉシリサイド膜１２
を形成する工程において、ゲートとソース又はドレイン
との間がショートしてしまう、という欠点があった。こ
れは、シリサイド化反応進行中に、ソース又はドレイン
からゲートへ、サイドウォール７に沿ってシリコン（Ｓ
ｉ）やＴｉシリサイドがはい上がる（オーバーグロース
現象）ことによって生じていると考えられている。特
に、近年の半導体装置の高集積化・素子の微細化に伴っ
て、ゲート電極５及びサイドウォール７の膜厚が薄くな
っているので、ゲートとソース又はドレインとの間のシ
ョートの発生が増加する危険性が一層高くなることが考
えられる。このゲートとソース又はドレインとの間のシ
ョートの発生により、ゲートとソース又はドレインと間
でリーク電流が増大し、半導体装置の生産性及び信頼性
が低下してしまう、という問題があった。

【０００６】この発明は、上述の事情に鑑みてなされた
もので、素子の微細化に伴うショートチャンネル効果を
抑制するためにゲート、ソース及びドレインの上面にシ
リサイド膜を形成しても、ゲートとソース又はドレイン
との間でのショートの発生を防止できる半導体装置及び
その製造方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体装置は、シリコン
基板の素子形成領域上に形成され、その上面にシリサイ
ド膜が形成されたゲートと、上記素子形成領域の上記ゲ
ート近傍に形成され、その上面にシリサイド膜が形成さ
れたソース及びドレインと、上記ゲートの側面に形成さ
れ、上記ゲート、上記ソース及び上記ドレインのそれぞ
れの上面に形成されたシリサイド膜との間に間隙が形成
されたサイドウォールとを備えなることを特徴としてい
る。

【０００８】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記サイドウォールは、酸化シ
リコン膜が下層で窒化シリコン膜が上層の２層構造であ
り、上記間隙は、上記酸化シリコン膜の一部が除去され
て形成されていることを特徴としている。

【０００９】また、請求項３記載の発明は、請求項１又
は２記載の半導体装置に係り、上記間隙の幅は、２０ｎ
ｍ〜５０ｎｍであることを特徴としている。

【００１０】また、請求項４記載の発明は、請求項１乃
至３のいずれか１に記載の半導体装置に係り、上記シリ
サイド膜は、チタン、コバルト、タングステン、あるい
はモリブデンのうち、少なくともいずれか１つからなる
シリサイド膜であることを特徴としている。

【００１１】また、請求項５記載の発明に係る半導体装
置の製造方法は、シリコン基板の素子形成領域上に形成
されたゲートの側面にサイドウォールを形成する第１の
工程と、上記素子形成領域の上記ゲート近傍にソース及
びドレインを形成する第２の工程と、上記サイドウォー
ルと、上記ゲート、上記ソース及び上記ドレインのそれ
ぞれの上面との間に間隙を形成する第３の工程と、上記
ゲート、上記ソース及び上記ドレインのそれぞれの上面
にシリサイド膜を形成する第４の工程とからなることを
特徴としている。

【００１２】請求項６記載の発明は、請求項５記載の半
導体装置の製造方法に係り、上記第１の工程では、酸化
シリコン膜が下層で窒化シリコン膜が上層の２層構造の
サイドウォールを形成することを特徴としている。

【００１３】請求項７記載の発明は、請求項６記載の半
導体装置の製造方法に係り、上記第３の工程では、上記
サイドウォールを構成する酸化シリコン膜の一部を希フ
ッ化水素酸によりエッチングして上記間隙を形成するこ
とを特徴としている。

【００１４】また、請求項８記載の発明は、請求項５乃
至７のいずれか１に記載の半導体装置の製造方法に係
り、上記第３の工程では、幅が２０ｎｍ〜５０ｎｍの間
隙を形成することを特徴としている。

【００１５】さらにまた、請求項９記載の発明は、請求
項５乃至８のいずれか１に記載の半導体装置の製造方法
に係り、上記第４の工程では、チタン、コバルト、タン
グステン、あるいはモリブデンのいずれか１つからなる
シリサイド膜を形成することを特徴としている。

【００１６】

【作用】この発明の構成によれば、サイドウォールと、
ゲート、ソース及びドレインのそれぞれの上面との間に
間隙が形成されているので、素子の微細化に伴うショー
トチャンネル効果を抑制するために、ゲート、ソース及
びドレインの上面のシリサイド化反応進行中に、ソース
又はドレインからゲートへ、サイドウォールに沿ってシ
リコンや金属のシリサイドがはい上がることがない。し
たがって、ゲートとソース又はドレインとの間でのショ
ートの発生を防止できる。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。Ａ．第１の実施例図１及び図２はこの発明の第１の実施例である半導体装
置の製造方法を示す工程図である。以下、順を追ってそ
の製造工程を説明する。まず、図１（ａ）に示すよう
に、Ｎ型シリコン基板２１上に、ＬＯＣＯＳ法などによ
り素子形成領域２２及び素子分離酸化膜２３を形成す
る。この後、基板全面に、熱酸化法により膜厚８ｎｍの
酸化膜を形成した後、その上にＣＶＤ法により膜厚２０
０ｎｍのポリシリコン膜を形成する。次に、フォトリゾ
グラフィ技術によるパターンニングを行い、素子形成領
域２２上にゲート酸化膜２４及びゲート電極２５を形成
した後、ＣＶＤ法により基板全面に膜厚６０ｎｍの酸化
シリコン膜２６を形成し、その上に膜厚４０ｎｍの窒化
シリコン膜２７を形成する。次に、異方性ドライエッチ
ング法により、酸化シリコン膜２６及び窒化シリコン膜
２７の２層を同時にエッチングして、ゲート酸化膜２４
及びゲート電極２５の側面に、酸化シリコン膜と窒化シ
リコン膜とからなる積層サイドウォール２８を形成する
（図２（ｂ）参照）。次に、イオン注入法により、素子
形成領域２２のゲート酸化膜２４及びゲート電極２５近
傍に、例えば、加速電圧３０ｋｅＶ、面積濃度１×１０
¹⁵atoms／cm²程度でＢＦ₂イオンを注入した後、窒素雰
囲気中で１，０００゜Ｃでアニール処理を施して注入し
たＢＦ₂イオンを活性化し、ソース２９及びドレイン３
０を形成する（図１（ｃ）参照）。

【００１８】次に、上記工程を経たものをフッ化水素
（ＨＦ）と水（Ｈ₂Ｏ）との割合が１：１００である希
フッ化水素酸（ＤＨＦ；diluted ＨＦ）に９０secだけ
浸し、積層サイドウォール２８を構成する酸化シリコン
膜が、ソース２９及びドレイン３０と接触する下部２８
ａ（図１（ｃ）参照）、並びにゲート電極２５と接触す
る上部２８ｂ（図１（ｃ）参照）をそれぞれ３０ｎｍだ
けエッチングし、積層サイドウォール２８と、ソース２
９及びドレイン３０並びにゲート電極２５との間に、間
隙３１ａ及び３１ｂを形成する（図２（ａ）参照）。次
に、図２（ｂ）に示すように、スパッタ法により、基板
全面に膜厚２０ｎｍのＴｉ膜３２を形成した後、その上
に膜厚２０ｎｍのＴｉＮ膜３３を形成する。次に、Ａｒ
雰囲気中で、Ｔｉ膜３２及びＴｉＮ膜３３と、ゲート電
極２５を構成するポリシリコン膜、ソース２９及びドレ
イン３０を構成するＮ型シリコン基板とを反応させて、
ゲート電極２５、ソース２９及びドレイン３０の上面に
Ｔｉシリサイド膜３４を形成した後、素子分離酸化膜２
３及び積層サイドウォール２８上の反応していないＴｉ
膜３２及びＴｉＮ膜３３を除去する（図２（ｃ）参
照）。この後、周知の層間絶縁膜の形成工程と配線工程
を経て、ＭＯＳ電界効果トランジスタを作製する。

【００１９】このように、この例の構成によれば、積層
サイドウォール２８と、ソース２９及びドレイン３０並
びにゲート電極２５との間に、幅３０ｎｍの間隙３１ａ
及び３１ｂを形成しているので、ソース２９及びドレイ
ン３０並びにゲート電極２５の上面にＴｉシリサイド膜
３４を形成する際に、Ｔｉシリサイド膜３４が間隙３１
ａ及び３１ｂの部分で不連続になり、この結果、Ｓｉや
Ｔｉシリサイドが積層サイドウォール２８をはい上がる
オーバーグロース現象を防止できる。これにより、ゲー
ト電極２５と、ソース２９及びドレイン３０との間での
ショートの発生を防止できる。

【００２０】Ｂ．第２の実施例次に、第２の実施例について説明する。図３及び図４は
この発明の第２の実施例である半導体装置の製造方法を
示す工程図である。以下、順を追ってその製造工程を説
明する。まず、図３（ａ）に示すように、Ｎ型シリコン
基板４１上に、ＬＯＣＯＳ法などにより素子形成領域４
２及び素子分離酸化膜４３を形成する。この後、基板全
面に、熱酸化法により膜厚８ｎｍの酸化膜を形成した
後、その上にＣＶＤ法により膜厚２００ｎｍのポリシリ
コン膜を形成する。次に、フォトリゾグラフィ技術によ
るパターンニングを行い、素子形成領域４２にゲート酸
化膜４４及びゲート電極４５を形成した後、ＣＶＤ法に
より基板全面に膜厚６０ｎｍの酸化シリコン膜４６を形
成し、その上に膜厚４０ｎｍの窒化シリコン膜４７を形
成する。次に、異方性ドライエッチング法により、酸化
シリコン膜４６及び窒化シリコン膜４７の２層を同時に
エッチングして、ゲート酸化膜４４及びゲート電極４５
の側面に、酸化シリコン膜と窒化シリコン膜とからなる
積層サイドウォール４８を形成する（図３（ｂ）参
照）。次に、イオン注入法により、素子形成領域４２の
ゲート酸化膜４４及びゲート電極４５近傍に、例えば、
加速電圧３０ｋｅＶ、面積濃度１×１０¹⁵atoms／cm²程
度でＢＦ₂イオンを注入した後、窒素雰囲気中で１，０
００゜Ｃでアニール処理を施して注入したＢＦ₂イオン
を活性化し、ソース４９及びドレイン５０を形成する
（図３（ｃ）参照）。

【００２１】次に、上記工程を経たものをＨＦとＨ₂Ｏ
との割合が１：１００であるＤＨＦに９０secだけ浸
し、積層サイドウォール４８を構成する酸化シリコン膜
が、ソース４９及びドレイン５０と接触する下部４８
ａ、並びにゲート電極４５と接触する上部４８ｂ（図３
（ｃ）参照）をそれぞれ３０ｎｍだけエッチングし、積
層サイドウォール４８と、ソース４９及びドレイン５０
並びにゲート電極４５との間に、間隙５１ａ及び５１ｂ
を形成する（図４（ａ）参照）。次に、図４（ｂ）に示
すように、スパッタ法により、基板全面に膜厚２０ｎｍ
のコバルト（Ｃｏ）膜５２を形成した後、Ａｒ雰囲気中
で、Ｃｏ膜５２と、ゲート電極４５を構成するポリシリ
コン膜、ソース４９及びドレイン５０を構成するＮ型シ
リコン基板とを反応させて、ゲート電極４５、ソース４
９及びドレイン５０の上面にＣｏシリサイド膜５３を形
成した後、素子分離酸化膜４３及び積層サイドウォール
４８上の反応していないＣｏ膜５２を除去する（図４
（ｃ）参照）。この後、周知の層間絶縁膜の形成工程と
配線工程を経て、ＭＯＳ電界効果トランジスタを作製す
る。

【００２２】このように、この例の構成によれば、積層
サイドウォール４８と、ソース４９及びドレイン５０並
びにゲート電極４５との間に、幅３０ｎｍの間隙５１ａ
及び５１ｂを形成しているので、ソース４９及びドレイ
ン５０並びにゲート電極４５にＣｏシリサイド膜５３を
形成する際に、Ｃｏシリサイド膜５３が間隙５１ａ及び
５１ｂの部分で不連続になり、この結果、ＳｉやＣｏシ
リサイドが積層サイドウォール４８をはい上がるオーバ
ーグロース現象を防止できる。これにより、ゲート電極
４５と、ソース４９及びドレイン５０との間でのショー
トの発生を防止できる。

【００２３】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の第１及び第２の実施例においては、Ｐ型のＭＯＳ電界
効果トランジスタを作製した例を示したが、これに限定
されず、この発明は、Ｎ型のＭＯＳ電界効果トランジス
タやＣＭＯＳ電界効果トランジスタを作製する場合に
も、もちろん適用できる。また、上述の第１及び第２の
実施例においては、シリサイド化する金属膜としてＴｉ
膜３２及びＴｉＮ膜３３並びにＣｏ膜５２を用いる例を
示したが、これに限定されず、Ｔｉ膜、Ｗ膜、あるいは
モリブデン（Ｍｏ）膜を用いても良い。あるいは、Ｔ
ｉ、Ｃｏ、Ｗ、Ｍｏのうち、少なくともいずれか２つ以
上の金属元素の混合膜、または積層膜でも良い。さら
に、上述の第１及び第２の実施例においては、間隙３１
ａ、３１ｂ、５１ａ及び５１ｂの幅を３０ｎｍとした例
を示したが、これに限定されず、この幅は２０ｎｍ〜５
０ｎｍの範囲であれば良い。また、上述の第１及び第２
の実施例においては、シリサイド化する金属膜を基板全
面に形成する例を示したが、これに限定されない。要す
るに、金属膜は、それをシリサイド化すべきゲート電極
並びにソース及びドレインの上面に形成すれば良い。さ
らに、上述の第１及び第２の実施例においては、サイド
ウォールを酸化シリコン膜が下層で窒化シリコン膜が上
層の２層構造とした例を示したが、これに限定されず、
１層でも、３層以上でも良い。また、間隙の形状は、図
２及び図４に示す形状に限定されず、要するに、サイド
ウォールと、ゲート、ソース及びドレインのそれぞれの
上面に形成されたシリサイド膜とが接触しない形状であ
ればどのようなものでも良い。

【００２４】

【発明の効果】以上説明したように、この発明によれ
ば、素子の微細化に伴うショートチャンネル効果を抑制
するためにゲート、ソース及びドレインの上面にシリサ
イド膜を形成しても、ゲートとソース又はドレインとの
間でのショートの発生を防止できる。この結果、半導体
装置の生産性及び信頼性を向上させることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体装置の製
造方法を示す工程図である。

【図２】この発明の第１の実施例である半導体装置の製
造方法を示す工程図である。

【図３】この発明の第２の実施例である半導体装置の製
造方法を示す工程図である。

【図４】この発明の第２の実施例である半導体装置の製
造方法を示す工程図である。

【図５】従来の半導体装置の製造方法を示す工程図であ
る。

【図６】従来の半導体装置の製造方法を示す工程図であ
る。

【符号の説明】

１，２１，４１Ｎ型シリコン基板（シリコン基板）２，２２，４２素子形成領域３，２３，４３素子分離酸化膜４，２４，４４ゲート酸化膜（ゲート）５，２５，４５ゲート電極（ゲート）７サイドウォール８，２９，４９ソース９，３０，５０ドレイン１２，３４Ｔｉシリサイド膜（シリサイド膜）２８，４８積層サイドウォール（サイドウォー
ル）２８ａ，４８ａ下部２８ｂ，４８ｂ上部３１ａ，３１ｂ，５１ａ，５１ｂ間隙５３Ｃｏシリサイド膜

Claims

【特許請求の範囲】

【請求項１】シリコン基板の素子形成領域上に形成さ
れ、その上面にシリサイド膜が形成されたゲートと、前記素子形成領域の前記ゲート近傍に形成され、その上
面にシリサイド膜が形成されたソース及びドレインと、前記ゲートの側面に形成され、前記ゲート、前記ソース
及び前記ドレインのそれぞれの上面に形成されたシリサ
イド膜との間に間隙が形成されたサイドウォールとを備
えなることを特徴とする半導体装置。
【請求項２】前記サイドウォールは、酸化シリコン膜
が下層で窒化シリコン膜が上層の２層構造であり、前記
間隙は、前記酸化シリコン膜の一部が除去されて形成さ
れていることを特徴とする請求項１記載の半導体装置。
【請求項３】前記間隙の幅は、２０ｎｍ〜５０ｎｍで
あることを特徴とする請求項１又は２記載の半導体装
置。
【請求項４】前記シリサイド膜は、チタン、コバル
ト、タングステン、あるいはモリブデンのうち、少なく
ともいずれか１つからなるシリサイド膜であることを特
徴とする請求項１乃至３のいずれか１に記載の半導体装
置。
【請求項５】シリコン基板の素子形成領域上に形成さ
れたゲートの側面にサイドウォールを形成する第１の工
程と、前記素子形成領域の前記ゲート近傍にソース及びドレイ
ンを形成する第２の工程と、前記サイドウォールと、前記ゲート、前記ソース及び前
記ドレインのそれぞれの上面との間に間隙を形成する第
３の工程と、前記ゲート、前記ソース及び前記ドレインのそれぞれの
上面にシリサイド膜を形成する第４の工程とからなるこ
とを特徴とする半導体装置の製造方法。
【請求項６】前記第１の工程では、酸化シリコン膜が
下層で窒化シリコン膜が上層の２層構造のサイドウォー
ルを形成することを特徴とする請求項５記載の半導体装
置の製造方法。
【請求項７】前記第３の工程では、前記サイドウォー
ルを構成する酸化シリコン膜の一部を希フッ化水素酸に
よりエッチングして前記間隙を形成することを特徴とす
る請求項６記載の半導体装置の製造方法。
【請求項８】前記第３の工程では、幅が２０ｎｍ〜５
０ｎｍの間隙を形成することを特徴とする請求項５乃至
７のいずれか１に記載の半導体装置の製造方法。
【請求項９】前記第４の工程では、チタン、コバル
ト、タングステン、あるいはモリブデンのいずれか１つ
のシリサイド膜を形成することを特徴とする請求項５乃
至８のいずれか１に記載の半導体装置の製造方法。