JP2005079290A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ＭＩＳＦＥＴと抵抗素子とを有する半導体装置において、ＭＩＳＦＥＴの劣化を抑制すると共に、抵抗素子における抵抗のばらつきの増大を抑制する。
【解決手段】 本発明の半導体装置の製造方法では、ゲート電極２０２と、抵抗素子用の多結晶シリコン層２０７とを、厚さ５〜２０ｎｍのシリコン窒化膜２１１で覆う。その状態で、不純物領域２０９等に含まれる不純物の活性化熱処理を行う。その後に、シリコン窒化膜２１１の上に、厚さ４０ｎｍのシリコン酸化膜２１２を堆積する。シリコン窒化膜２１１およびシリコン酸化膜２１２の合計の膜厚は厚いので、後の工程でシリサイド層を形成する際には、多結晶シリコン層２０７の上面は露出しない。また、活性化熱処理の際には、多結晶シリコン層２０７の上面は露出していないので抵抗のばらつきは抑制され、かつ、シリコン窒化膜２１１の膜厚は薄いので、応力の発生が抑制され、ＭＩＳＦＥＴの特性も劣化しない。
【選択図】 図５

Description

本発明は、ＭＩＳＦＥＴと抵抗素子とを備える半導体装置とその製造方法に関するものであり、特に、ＭＩＳＦＥＴのゲート電極やソース・ドレイン領域の表面上にシリサイド層が設けられた半導体装置とその製造方法に関するものである。

近年の半導体装置では、ゲート電極およびソース・ドレイン領域を低抵抗化するために、シリサイド形成技術が用いられている。シリサイド形成技術とは、ゲート電極やソース・ドレイン領域におけるシリコンを、チタンやコバルト、ニッケル等の高融点金属材料と反応させることにより、各電極上に金属シリサイド膜を形成する技術である。

ところで、チップ上には、ＭＩＳＦＥＴなどのトランジスタの他に抵抗素子を形成する場合がある。この抵抗素子としては、例えば、トレンチ素子分離などの素子分離用絶縁膜の上に位置する多結晶シリコン層が用いられる。この抵抗素子は、ゲート電極を形成するための多結晶シリコン膜をパターニングする際に、同時に形成することができる。このような抵抗素子としての多結晶シリコン層の上には、金属シリサイド層は形成しない。

以下に、ＭＩＳＦＥＴと抵抗素子とを同時に形成する方法について、図７（ａ）〜（ｄ）および図８（ａ）〜（ｄ）を参照しながら説明する。図７（ａ）〜（ｄ）および図８（ａ）〜（ｄ）は、従来において、ＭＩＳＦＥＴと抵抗素子とを有する半導体装置を形成する工程を示す断面図である。

まず、図７（ａ）に示す構造を得るために以下の工程を行う。まず、ｎ型シリコン基板３００に素子分離用絶縁膜３０５を形成した後、ｎ型シリコン基板３００の上に、ゲート絶縁膜３０１を形成する。次に、基板上に多結晶シリコン膜（図示せず）を堆積してパターニングを行うことにより、ゲート絶縁膜３０１の上にゲート電極３０２を形成する。このパターニング時に、素子分離用絶縁膜３０５の上に、抵抗素子用の多結晶シリコン層３０６を形成しておく。次に、ゲート電極３０２をマスクとしてｎ型シリコン基板３００にイオン注入を行うことにより、ｐ^-不純物領域３０３を形成する。その後、基板上に、ゲート電極３０２および多結晶シリコン層３０６を覆うシリコン酸化膜（図示せず）を形成し、エッチングを行うことにより、ゲート電極３０２および多結晶シリコン層３０６の側面上にサイドウォールスペーサ３０４を形成する。

次に、図７（ｂ）に示す工程で、基板にボロンのイオン注入を行う。これにより、ゲート電極３０２および抵抗素子用の多結晶シリコン層３０６に、高濃度のｐ型不純物のボロンが注入される。そして、ｎ型シリコン基板３００のうちサイドウォールスペーサ３０４の側方下に位置する部分には、ソース・ドレイン領域となるｐ⁺ 不純物領域３０８が形成される。

次に、図７（ｃ）に示す工程で、基板上にシリコン酸化膜３１０を堆積する。

次に、図７（ｄ）に示す工程で、１０５０℃の温度で５秒間の熱処理を行うことにより、ゲート電極３０２、ｐ⁺ 不純物領域３０８および多結晶シリコン層３０６中のボロンを活性化させる。

次に、図８（ａ）に示す工程で、シリコン酸化膜３１０の上にフォトレジスト３１１を形成する。フォトレジスト３１１は、シリコン酸化膜３１０のうち多結晶シリコン層３０６の上に位置する部分を覆うように形成する。

次に、図８（ｂ）に示す工程で、フォトレジスト３１１（図８（ａ）に示す）をマスクとして、シリコン酸化膜３１０に対して、弗酸によるウェットエッチングを行う。その後、フォトレジスト３１１を除去する。これにより、シリコン酸化膜３１０のうち抵抗素子用の多結晶シリコン層３０６の上に位置する部分が残る。なお、シリコン酸化膜３１０のうち多結晶シリコン層３０６の縁部の上に位置する部分は除去されて、縁部は露出している。

次に、図８（ｃ）に示す工程で、シリコン上に形成された自然酸化膜を除去する。この自然酸化膜は、前の工程でウェットエッチングを行うことにより、ｎ型シリコン基板３００やゲート電極３０２などのシリコンが露出するために、自然に形成されたものである。

その後、膜厚８ｎｍのコバルトを全面に堆積し、４５０℃の温度で３０秒間の熱処理を行う。その後、未反応のコバルトを除去する。これにより、ゲート電極３０２およびｐ⁺ 不純物領域３０８の上に、コバルトシリサイド層３１３, ３１４が形成される。同時に、多結晶シリコン層３０６の縁部の上にも、コバルトシリサイド層３１５が形成される。

次に、図８（ｄ）に示す工程で、基板上に、層間絶縁膜３１６、コンタクト３１７および金属配線３１８等を形成する。以上の工程によって、ＭＩＳＦＥＴと抵抗素子とを有する半導体装置が形成される。この半導体装置において、ＭＩＳＦＥＴのゲート電極３０２やソース・ドレイン領域（ｐ⁺ 不純物領域３０８）の上にはコバルトシリサイド層３１３, ３１４が形成される。一方、抵抗素子である多結晶シリコン層３０６においては、コバルトシリサイド層３１５は、コンタクト３１７を接触させるための縁部の上のみに形成され、中央部の上には形成されない。
特開２００１−７２２０号公報

しかしながら、上記従来の方法では以下のような不具合が生じていた。

シリコン酸化膜３１０は、図８（ｃ）に示す工程でシリサイド層を形成する際に、抵抗素子用の多結晶シリコン層３０６の上面を保護するために設けられている。しかし、図７（ｃ）に示す工程でシリコン酸化膜３１０を形成した後に、図７（ｄ）に示す工程で熱処理を行うと、シリコン酸化膜３１０は熱収縮してしまう。また、図８（ａ）に示すリソグラフィ工程においてフォトレジストの重ね合わせずれが生じた場合には、洗浄工程が必要となり、シリコン酸化膜３１０の膜厚が減少してしまう。また、図８（ｃ）に示す工程で、自然酸化膜を除去するためのウェットエッチ工程を行うことによっても、シリコン酸化膜３１０の膜厚が減少してしまう。以上のことから、図８（ｂ）に示す工程を行う時点において、抵抗素子用の多結晶シリコン層３０６の上面が露出しないために、あらかじめシリコン酸化膜３１０を、例えば４０ｎｍ程度に厚く形成していた。

しかしながら、抵抗素子用の多結晶シリコン層３０６の上にシリコン酸化膜３１０が厚く残存している場合には、ＭＩＳＦＥＴにおいて、十分な飽和電流量を得ることができないという不具合が生じていた。この不具合は、図７（ｄ）に示す熱処理工程において、シリコン酸化膜３１０の膜厚が厚くなると、発生する応力の大きさが大きくなるためと考えられる。

このような不具合を解決する方法として、シリコン酸化膜３１０を形成する前に不純物を活性化するための熱処理をしておく方法がある。この方法では、シリコン酸化膜３１０を厚く形成しても、飽和電流量の減少が引き起こされない。

ところが、この場合には、新たに抵抗素子の抵抗のばらつきが大きくなるという不具合が生じてしまう。これは、活性化熱処理を行う時点において抵抗素子用の多結晶シリコン層３０６の上が露出している場合には、多結晶シリコン層３０６内に含まれるボロンが外方に拡散するためと考えられる。

さらに、従来の方法では、シリコン酸化膜３１０に対してウェットエッチングを行う工程や、コバルトを堆積する前に自然酸化膜に対してウェットエッチングを行う工程において、サイドウォールスペーサ３０４が除去されてしまう。このため、サイドウォールスペーサ３０４の下端部付近において、コバルトシリサイド層３１４とシリコン基板３００におけるｎ型の領域との間の距離が短くなる。これにより、接合リーク電流が発生し、ＭＩＳＦＥＴのオフリーク電流が増大するおそれが生じる。

本発明の目的は、上述の問題を解消することにより、十分な電流量を得ることができるＭＩＳＦＥＴと、抵抗値のばらつきの少ない抵抗素子とを有する半導体装置とその製造方法を提供することにある。

本発明の半導体装置は、半導体層上に設けられたＭＩＳＦＥＴと、素子分離用絶縁膜上に設けられた抵抗素子とを有する半導体装置であって、上記ＭＩＳＦＥＴは、上記半導体層上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうちの一部に設けられた不純物拡散層と、少なくとも上記ゲート電極の上に設けられた第１のシリサイド層とを備え、上記抵抗素子は、上記素子分離用絶縁膜上に設けられた導体層と、上記導体層のうちの抵抗形成領域上に設けられた第１の絶縁膜及び第２の絶縁膜と、上記導体層のうちのコンタクト形成領域上に形成された第２のシリサイド層とを備え、上記第１の絶縁膜は、上記第２の絶縁膜よりも膜厚が薄く、上記導体層と上記第２の絶縁膜との間に形成されている。

このように、導体層の上に形成される絶縁膜が少なくとも２層の膜に分かれているので、半導体装置の製造工程において、導体層の上の絶縁膜を２度以上の工程に分けて形成することができる。具体的にいうと、抵抗素子用の導体層やゲート電極の上を第１の絶縁膜で覆った状態で、不純物拡散層の不純物を活性化するための熱処理を行った後に、第１の絶縁膜の上に第２の絶縁膜を形成し、第１のシリサイド層および第２のシリサイド層を形成するためのシリサイド化を行うことが可能になる。

これにより、不純物を活性化するための熱処理を行う時点では、第１の絶縁膜の厚さは薄いので、熱収縮等に起因する応力が低減される。したがって、ＭＩＳＦＥＴの飽和電流量が減少するという不具合は生じない。この熱処理の際には、導体層の上は露出していないので、導体層内の不純物が外方に拡散せず、抵抗素子の抵抗値のばらつきが増大することもない。さらに、シリサイド化を行う時点では、導体層のうち抵抗形成領域の上は厚い絶縁膜で覆われているので、導体層の上部が露出したり、シリサイド化するおそれがない。

上記抵抗素子における上記導体層は、上記ゲート電極と同一の膜からパターニングされた層である。

上記第１の絶縁膜および上記第２の絶縁膜は、シリコン酸化膜であってもよい。

上記第１の絶縁膜は窒素を含む膜であって、上記第２の絶縁膜はシリコン酸化膜であってもよい。この場合は、製造工程において、エッチングの選択比が高くなるので好ましい。

上記第１の絶縁膜の膜厚は５ｎｍ以上２０ｎｍ以下であることが好ましい。

上記ＭＩＳＦＥＴは、上記ゲート電極の側方に設けられたサイドウォールをさらに備え、 上記不純物拡散層は、上記ゲート電極の側方下に設けられた低濃度不純物拡散層と、上記サイドウォールの側方下に設けられた高濃度不純物拡散層とを有していてもよい。

上記サイドウォールの下端部の上には、上記第１の絶縁膜と同一の膜からパターニングされた絶縁膜がさらに設けられていることにより、製造工程において、サイドウォールの下端部の膜減りを防止することができる。

上記高濃度不純物拡散層の上には、第３のシリサイド層がさらに設けられていてもよい。

上記サイドウォールは、上記ゲート電極の側面上から上記半導体層の一部の上に亘って設けられたＬ字状のシリコン酸化膜と、上記Ｌ字状のシリコン酸化膜の上に設けられたシリコン窒化膜とを有していてもよい。

本発明の半導体装置の製造方法は、半導体層と、上記半導体層の側方に位置する素子分離用絶縁膜とを有する基板を備える半導体装置の製造方法であって、上記半導体層の上に、ゲート絶縁膜を形成する工程（ａ）と、上記ゲート絶縁膜の上にゲート電極を形成すると共に、上記素子分離用絶縁膜の上に抵抗素子用導体層を形成する工程（ｂ）と、少なくとも上記ゲート電極をマスクとしてイオン注入を行うことにより、上記半導体層の一部に不純物領域を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記基板上の全面に、第１の絶縁膜を形成する工程（ｄ）と、上記工程（ｄ）の後に、熱処理を行うことにより、上記不純物領域の不純物を活性化する工程（ｅ）と、上記工程（ｅ）の後に、上記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｆ）と、上記第１の絶縁膜および上記第２の絶縁膜を、上記抵抗素子用導体層のうちの抵抗形成領域上に少なくとも残して、除去する工程（ｇ）とを備える。

これにより、工程（ｅ）では、第１の絶縁膜の厚さは薄いので、熱収縮等に起因する応力が低減される。したがって、ＭＩＳＦＥＴの飽和電流量が減少するという不具合は生じない。また、この工程において、抵抗素子用導体層の上は露出していないので、抵抗素子用導体層内に含まれる不純物が外方に拡散せず、抵抗素子の抵抗値のばらつきが増大することもない。

上記工程（ｇ）の後に、上記ゲート電極および上記不純物領域の上に、シリサイド層を形成する工程（ｈ）をさらに備えることにより、この工程において、抵抗素子用導体層の抵抗形成領域の上は厚い絶縁膜で覆われているので、導体層の上部が露出したり、シリサイド化するおそれがない。

上記工程（ｂ）の後で上記工程（ｃ）の前に、上記ゲート電極をマスクとしてイオン注入を行うことにより、上記半導体層の一部に低濃度不純物領域を形成する工程（ｉ）と、上記工程（ｉ）の後で上記工程（ｃ）の前に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｊ）とをさらに備え、上記工程（ｃ）では、上記ゲート電極および上記サイドウォールをマスクとしてイオン注入を行うことにより、上記不純物領域として高濃度不純物領域を形成することができる。

上記工程（ｇ）では、上記第１の絶縁膜のうち上記サイドウォールの下端部の表面上に接する部分も残すことにより、サイドウォールの下端部の膜減りを防止することができる。

上記工程（ｄ）では、上記第１の絶縁膜としてシリコン酸化膜を形成し、上記工程（ｆ）では、上記第２の絶縁膜としてシリコン酸化膜を形成してもよい。

上記工程（ｄ）では、上記第１の絶縁膜として窒素を含む膜を形成し、上記工程（ｆ）では、上記第２の絶縁膜としてシリコン酸化膜を形成してもよい。この場合は、エッチングの選択比が高くなるので好ましい。

また、この場合には、上記工程（ｇ）では、上記シリコン酸化膜のうち上記抵抗素子用導体層の上方に位置する部分の上をフォトレジストで覆った状態でウェットエッチングを行うことにより、上記シリコン酸化膜の一部を除去し、その後に上記フォトレジストを除去し、さらに、上記シリコン酸化膜をマスクとしてドライエッチングを行うことにより、上記窒素を含む膜の一部を除去することができる。

上記工程（ｄ）では、上記第１の絶縁膜の膜厚を、５ｎｍ以上２０ｎｍ以下にすることが好ましい。

本発明では、十分な電流量を得ることができるＭＩＳＦＥＴと、抵抗値のばらつきの少ない抵抗素子とを有する半導体装置を得ることができる。

（第１の実施形態）
図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。

まず、図２（ｄ）を参照しながら、本実施形態の半導体装置の構造について説明する。

図２（ｄ）に示すように、本実施形態の半導体装置では、ｎ型シリコン基板１００の上にＭＩＳＦＥＴ１２２が設けられ、素子分離用絶縁膜１０５の上に抵抗素子１２３が設けられている。

ＭＩＳＦＥＴ１２２は、ｎ型シリコン基板１００の上に設けられたゲート絶縁膜１０１と、ゲート絶縁膜１０１の上に設けられたゲート電極１０２と、ゲート電極１０２の側方に設けられたサイドウォールスペーサ１０４と、ｎ型シリコン基板１００のうちゲート電極１０２の側方下に位置する領域に設けられ、表面濃度１×１０²⁰ｃｍ^-3のｐ型不純物を含むｐ^- 不純物領域１０３と、ｎ型シリコン基板１００のうちサイドウォールスペーサ１０４の側方下に位置する領域に設けられ、表面濃度２×１０²¹ｃｍ^-3のｐ型不純物を含むｐ⁺ 不純物領域１０８と、ゲート電極１０２およびｐ⁺ 不純物領域１０８の上に設けられたコバルトシリサイド層１１５, １１６とを備えている。

抵抗素子１２３は、素子分離用絶縁膜１０５の上に設けられた多結晶シリコン層１０６と、多結晶シリコン層１０６の側方に設けられたサイドウォールスペーサ１０４と、多結晶シリコン層１０６のうち縁部を除く部分の上に設けられた厚さ１０ｎｍのシリコン酸化膜１１０と、シリコン酸化膜１１０の上に設けられた厚さ３０ｎｍのシリコン酸化膜１１１と、多結晶シリコン層１０６のうち縁部の上に設けられたコバルトシリサイド層１１７とを備えている。この多結晶シリコン層１０６のうち、シリコン酸化膜１１０，１１１の形成された領域が抵抗形成領域となり、コバルトシリサイド層１１７が形成された領域がコンタクト形成領域となる。ここで、シリコン酸化膜１１０, １１１が設けられている点が本実施形態の特徴である。

ＭＩＳＦＥＴ１２２および抵抗素子１２３の上は層間絶縁膜１１８で覆われている。そして、ＭＩＳＦＥＴ１２２におけるコバルトシリサイド層１１５, １１６と、抵抗素子１２３におけるコバルトシリサイド層１１７の上には、層間絶縁膜１１８を貫通するコンタクト１１９が接している。層間絶縁膜１１８の上には、コンタクト１１９に接するように、金属配線１２０が設けられている。

次に、本実施形態の半導体装置の製造工程について、図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）を参照しながら説明する。

まず、図１（ａ）に示す工程で、ｎ型シリコン基板１００の上に、周知の方法によって、シリコン酸窒化膜からなる膜厚２ｎｍのゲート絶縁膜１０１を形成する。ゲート絶縁膜１０１の上には、厚さ１５０ｎｍの多結晶シリコン膜からなるゲート電極１０２を形成する。このパターニング時に、素子分離用絶縁膜１０５の上に、抵抗素子用の多結晶シリコン層１０６を形成しておく。

次に、ゲート電極１０２をマスクとしてイオン注入を行うことにより、ｎ型シリコン基板１００の上部に、表面濃度１×１０²⁰ｃｍ^-3のｐ型不純物を含むｐ^- 不純物領域１０３を形成する。その後、基板上に、シリコン酸化膜（図示せず）を形成し、エッチングを行うことにより、ゲート電極１０２および多結晶シリコン層１０６の側方に、サイドウォールスペーサ１０４を形成する。

次に、図１（ｂ）に示す工程で、基板にボロンのイオン注入を行う。これにより、ゲート電極１０２および抵抗素子用の多結晶シリコン層１０６に高濃度のｐ型不純物がドーピングされる。そして、ｎ型シリコン基板１００のうちサイドウォールスペーサ１０４の側方下に位置する部分には、表面濃度２×１０²¹ｃｍ^-3のｐ型不純物を含み、ソース・ドレイン領域となるｐ⁺ 不純物領域１０８が形成される。

次に、図１（ｃ）に示す工程で、基板上に、膜厚１０ｎｍのシリコン酸化膜１１０を堆積する。シリコン酸化膜１１０は、ゲート電極１０２および多結晶シリコン層１０６の上を覆っている。なお、シリコン酸化膜１１０の膜厚は、５ｎｍ以上２０ｎｍ以下であることが好ましい。この状態で、１０５０℃の温度で５秒間の熱処理を行うことにより、ゲート電極１０２、多結晶シリコン層１０６およびｐ⁺ 不純物領域１０８内に含まれるボロンを活性化する。

次に、図１（ｄ）に示す工程で、シリコン酸化膜１１０の上に、膜厚３０ｎｍのシリコン酸化膜１１１を堆積する。ここで、シリコン酸化膜１１１の膜厚は、３０ｎｍ以上７０ｎｍ以下であることが好ましい。

次に、図２（ａ）に示す工程で、シリコン酸化膜１１１の上にフォトレジスト１１２を形成する。フォトレジスト１１２は、シリコン酸化膜１１１のうち多結晶シリコン層１０６のうちの抵抗形成領域上に位置する部分を覆うように形成する。

次に、図２（ｂ）に示す工程で、フォトレジスト１１２をマスクとして、シリコン酸化膜１１０, １１１に対して、弗酸によるウェットエッチングを行う。その後、フォトレジスト１１２を除去する。これにより、抵抗素子用の多結晶シリコン層１０６のうちの抵抗形成領域上に位置する部分にシリコン酸化膜１１０, １１１が残る。なお、多結晶シリコン層１０６のうちのコンタクト形成領域となる縁部の上にはシリコン酸化膜１１０, １１１は残存せず、縁部は露出している。

次に、図２（ｃ）に示す工程で、シリコン上に形成された自然酸化膜（図示せず）を除去する。この自然酸化膜は、前の工程でウェットエッチングを行うことにより、ｎ型シリコン基板１００やゲート電極１０２などのシリコンが露出するために、自然に形成されたものである。

その後、膜厚８ｎｍのコバルトを全面に堆積し、４５０℃の温度で３０秒の熱処理を行う。その後、未反応のコバルトを除去する。これにより、ゲート電極１０２およびｐ⁺ 不純物領域１０８の上に、コバルトシリサイド層１１５, １１６が形成される。同時に、多結晶シリコン層１０６の縁部のコンタクト形成領域上にも、コバルトシリサイド層１１７が形成される。

次に、図２（ｄ）に示す工程で、基板上に、層間絶縁膜１１８、コンタクト１１９および金属配線１２０等を形成する。以上の工程によって、ＭＩＳＦＥＴ１２２と抵抗素子１２３とを有する半導体装置が形成される。この半導体装置において、ＭＩＳＦＥＴ１２２のゲート電極１０２やソース・ドレイン領域（ｐ⁺ 不純物領域３０８）の上にはコバルトシリサイド層１１５, １１６が形成される。一方、抵抗素子１２３の多結晶シリコン層１０６においては、コバルトシリサイド層１１７は、コンタクト１１９を接触させるための縁部のコンタクト形成領域上のみに形成され、中央部の上には形成されない。

以下に、本実施形態の半導体装置で得られる効果について説明する。

本実施形態の半導体装置では、図１（ｃ）に示す工程で、ゲート電極１０２および多結晶シリコン層１０６の上を膜厚５〜２０ｎｍの薄いシリコン酸化膜１１０で覆う。その状態で不純物領域１０８の活性化熱処理を行う。このとき、シリコン酸化膜１１０の膜厚は薄いので、シリコン酸化膜１１０の熱収縮に起因する応力が低減され、ＭＩＳＦＥＴの特性が劣化しない。また、熱処理の際に抵抗素子用の多結晶シリコン層１０６の上面が露出していないので、多結晶シリコン１０６内に含まれるボロンが外方に拡散せず、抵抗素子における抵抗のばらつきが増大することもない。

その後、図１（ｄ）に示す工程で、シリコン酸化膜１１０の上にシリコン酸化膜１１１を堆積する。シリコン酸化膜１１０, １１１の合計の膜厚は十分に厚いので、図２（ｃ）に示す工程でシリサイド化を行う際に、抵抗素子用の多結晶シリコン層１０６の上面が露出したり、シリサイド化するおそれがない。

ここで、図１（ｃ）に示す工程で、シリコン酸化膜１１０の膜厚を５ｎｍ以上２０ｎｍ以下とすることの意義について、発明者らの測定結果を参照しながらより詳細に説明する。

図３は、ｐ型ＭＩＳＦＥＴの飽和電流量と、熱処理の際のシリコン酸化膜の膜厚との関係を示すグラフ図である。なお、この熱処理とは、ソース・ドレイン領域の不純物を活性化するための熱処理をいい、シリコン酸化膜とは、ゲート電極および抵抗素子の上を覆う膜のことをいう。図３に示すように、シリコン酸化膜の膜厚が２０ｎｍより厚くなるあたりから、ＭＩＳＦＥＴの飽和電流量が減少しはじめる。そして、膜厚が増大するにしたがって、減少の度合いが大きくなる。この観測結果から、熱処理の際には、シリコン酸化膜の膜厚は２０ｎｍ以下であることが好ましいといえる。

図４は、抵抗素子用の多結晶シリコン層の抵抗値と、熱処理の際のシリコン酸化膜の膜厚との関係を示すグラフ図である。図３の場合と同様に、この熱処理とは、ソース・ドレイン領域の不純物を活性化するための熱処理をいい、シリコン酸化膜とは、ゲート電極および抵抗素子の上を覆う膜のことをいう。図４に示すように、シリコン酸化膜の膜厚が０ｎｍの場合、つまり、シリコン酸化膜を堆積する前に熱処理を行うと、抵抗のばらつきは３．５（a.u.）である。それに対し、シリコン酸化膜を、たとえ５ｎｍの厚さだけでも堆積した状態で熱処理を行うと、抵抗のばらつきが１．０（a.u.）に減少する。この値は、シリコン酸化膜の膜厚が増大してもほぼ一定の値に保たれる。この観測結果から、抵抗のばらつきは、シリコン酸化膜の有無によって大きく異なる。ところが、シリコン酸化膜が有る状態では、抵抗のばらつきは、シリコン酸化膜の膜厚には依存しないといえる。したがって、抵抗のばらつきを抑制するためには、シリコン酸化膜の膜厚は５ｎｍ程度以上あればよいといえる。以上のような理由により、シリコン酸化膜１１０の膜厚は、５ｎｍ以上２０ｎｍ以下にすることが好ましいといえる。

（第２の実施形態）
図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。

まず、図６（ｄ）を参照しながら、本実施形態の半導体装置の構造について説明する。

図６（ｄ）に示すように、本実施形態の半導体装置では、ｎ型シリコン基板２００の上にＭＩＳＦＥＴ２２４が設けられ、素子分離用絶縁膜２０６の上に抵抗素子２２５が設けられている。

ＭＩＳＦＥＴ２２４は、ｎ型シリコン基板２００の上に設けられたゲート絶縁膜２０１と、ゲート絶縁膜２０１の上に設けられたゲート電極２０２と、ゲート電極２０２の側面上に設けられ、Ｌ字状のシリコン酸化膜２０４とシリコン酸化膜２０４を覆うシリコン窒化膜２０５との積層膜であるサイドウォールスペーサ２３０と、ｎ型シリコン基板２００のうちゲート電極２０２の側方下に位置する領域に設けられ、表面濃度１×１０²⁰ｃｍ^-3のｐ型不純物を含むｐ^- 不純物領域２０３と、ｎ型シリコン基板２００のうちサイドウォールスペーサ２３０の側方下に位置する領域に設けられ、表面濃度２×１０²¹ｃｍ^-3のｐ型不純物を含むｐ⁺ 不純物領域２０９と、ゲート電極２０２およびｐ⁺ 不純物領域２０９の上に設けられたコバルトシリサイド層２１７, ２１８とを備えている。

抵抗素子２２５は、素子分離用絶縁膜２０６の上に設けられた多結晶シリコン層２０７と、多結晶シリコン層２０７の側面上に設けられ、Ｌ字状のシリコン酸化膜２０４とシリコン酸化膜２０４の上を覆うシリコン窒化膜２０５との積層膜であるサイドウォールスペーサ２３０と、多結晶シリコン層２０７のうち縁部を除く部分の上に設けられた厚さ５ｎｍのシリコン窒化膜２１５と、シリコン窒化膜２１５の上に設けられた厚さ４０ｎｍのシリコン酸化膜２１４と、多結晶シリコン層２０７のうち縁部の上に設けられたコバルトシリサイド層２１９とを備えている。この多結晶シリコン層２０７のうち、シリコン酸化膜２１４及びシリコン窒化膜２１５の形成された領域が抵抗形成領域となり、コバルトシリサイド層２１９が形成された領域がコンタクト形成領域となる。ここで、シリコン窒化膜２１５およびシリコン酸化膜２１４が設けられている点が本実施形態の特徴である。

ＭＩＳＦＥＴ２２４と抵抗素子２２５とにおいて、サイドウォールスペーサ２３０の下端部の表面上には、シリコン窒化膜２１６が設けられている。このシリコン窒化膜２１６は、シリコン窒化膜２１５と同時に形成されたものである。

ＭＩＳＦＥＴ２２４および抵抗素子２２５の上は層間絶縁膜２２０で覆われている。そして、ＭＩＳＦＥＴ２２４におけるコバルトシリサイド層２１７, ２１８と、抵抗素子２２５用の多結晶シリコン層２０７におけるコバルトシリサイド層２１９の上には、層間絶縁膜２２０を貫通するコンタクト２２１が接している。層間絶縁膜２２０の上には、コンタクト２２１に接するように、金属配線２２２が設けられている。

次に、本実施形態の半導体装置の製造方法について、図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）を参照しながら説明する。

まず、図５（ａ）に示す工程で、ｎ型シリコン基板２００の上に、周知の方法によって、シリコン酸窒化膜からなる膜厚２ｎｍのゲート絶縁膜２０１を形成する。ゲート絶縁膜２０１の上には、厚さ１５０ｎｍの多結晶シリコン膜からなるゲート電極２０２を形成する。このパターニング時に、素子分離用絶縁膜２０６の上に、抵抗素子用の多結晶シリコン層２０７を形成しておく。次に、ゲート電極２０２をマスクとしてイオン注入を行うことにより、ｎ型シリコン基板２００の上部に、表面濃度１×１０²⁰ｃｍ^-3のｐ型不純物を含むｐ^- 不純物領域２０３を形成する。

その後、基板上に、ゲート電極２０２および多結晶シリコン層２０７を覆う、厚さ１０ｎｍのシリコン酸化膜（図示せず）を堆積する。そのシリコン酸化膜の上に、厚さ４０ｎｍのシリコン窒化膜（図示せず）を堆積する。その後、シリコン酸化膜およびシリコン窒化膜に対し、異方性エッチングを行うことにより、ゲート電極２０２および多結晶シリコン層２０７の側面上に、断面構造がＬ字状のシリコン酸化膜２０４と、シリコン酸化膜２０４を覆うシリコン窒化膜２０５とからなるサイドウォールスペーサ２３０を形成する。

次に、図５（ｂ）に示す工程で、基板にボロンのイオン注入を行う。これにより、ゲート電極２０２および抵抗素子用の多結晶シリコン層２０７に高濃度のｐ型不純物がドーピングされる。そして、ｎ型シリコン基板２００のうちサイドウォールスペーサ２３０の側方下に位置する部分には、表面濃度２×１０²¹ｃｍ^-3のｐ型不純物を含み、ソース・ドレイン領域となるｐ⁺ 不純物領域２０９が形成される。

次に、図５（ｃ）に示す工程で、基板上に、膜厚５ｎｍのシリコン窒化膜２１１を堆積する。シリコン窒化膜２１１は、ゲート電極２０２および多結晶シリコン層２０７の上を覆っている。なお、シリコン窒化膜２１１の膜厚は、５ｎｍ以上２０ｎｍ以下であることが好ましい。この状態で、１０５０℃の温度で５秒間の熱処理を行うことにより、ゲート電極２０２、多結晶シリコン層２０７およびｐ⁺ 不純物領域２０９内に含まれるボロンを活性化する。

次に、図５（ｄ）に示す工程で、シリコン窒化膜２１１の上に、膜厚４０ｎｍのシリコン酸化膜２１２を堆積する。ここで、シリコン酸化膜２１２の膜厚は、３０ｎｍ以上７０ｎｍ以上であることが好ましい。

次に、図５（ｅ）に示す工程で、シリコン酸化膜２１２の上にフォトレジスト２１３を形成する。フォトレジスト２１３は、シリコン酸化膜２１２のうち多結晶シリコン層２０７のうちの抵抗形成領域上に位置する部分を覆うように形成する。

次に、図６（ａ）に示す工程で、フォトレジスト２１３（図５（ｅ）に示す）をマスクとして、弗酸によるウェットエッチングを行う。その後、フォトレジスト２１３を除去する。これにより、抵抗素子用の多結晶シリコン層２０７のうちの抵抗形成領域上に、シリコン窒化膜２１１を挟んでシリコン酸化膜２１４が残る。

なお、多結晶シリコン層２０７のうちのコンタクト形成領域となる縁部の上にシリコン酸化膜２１４は残存せず、縁部は露出している。このウェットエッチングは、シリコン窒化膜２１１に対して選択的に行われるため、サイドウォールスペーサ２３０の膜減りは抑制される。

次に、図６（ｂ）に示す工程で、シリコン酸化膜２１４をマスクとしてドライエッチングを行う。これにより、シリコン抵抗素子用の多結晶シリコン層２０７の上に、シリコン窒化膜２１５を残す。また、サイドウォールスペーサ２３０の下端部の上には、シリコン窒化膜２１６が残存する。

次に、図６（ｃ）に示す工程で、基板上に形成された自然酸化膜を除去する。この自然酸化膜は、前の工程でウェットエッチングを行うことにより、ｎ型シリコン基板２００やゲート電極２０２などのシリコンが露出するために、自然に形成されたものである。 その後、膜厚８ｎｍのコバルトを全面に堆積し、４５０℃の温度で３０秒の熱処理を行う。その後、未反応のコバルトを除去する。これにより、ゲート電極２０２およびｐ⁺ 不純物領域２０９の上に、コバルトシリサイド層２１７, ２１８が形成される。同時に、多結晶シリコン層２０７の縁部のコンタクト形成領域上にも、コバルトシリサイド層２１９が形成される。

次に、図６（ｄ）に示す工程で、基板上に、層間絶縁膜２２０、コンタクト２２１および金属配線２２２等を形成する。以上の工程によって、ＭＩＳＦＥＴと抵抗素子とを有する半導体装置が形成される。この半導体装置において、ＭＩＳＦＥＴのゲート電極２０２やソース・ドレイン領域（ｐ⁺ 不純物領域２０９）の上にはコバルトシリサイド層２１７, ２１８が形成される。一方、抵抗素子である多結晶シリコン層２０７においては、コバルトシリサイド層２１９は、コンタクト２２１を接触させるための縁部のコンタクト形成領域上のみに形成され、中央部の上には形成されない。

以下に、本実施形態の半導体装置で得られる効果について説明する。

本実施形態の半導体装置では、図５（ｃ）に示す工程で、ゲート電極２０２および多結晶シリコン層２０７の上を膜厚５〜２０ｎｍの薄いシリコン窒化膜２１１で覆う。その状態で不純物領域２０９の活性化熱処理を行う。

このとき、シリコン窒化膜２１１の膜厚は薄いので、シリコン窒化膜２１１の熱収縮に起因する応力は発生しにくい。したがって、ＭＩＳＦＥＴの特性が劣化しない。また、熱処理の際に抵抗素子用の多結晶シリコン層２０７の上面が露出していないので、抵抗素子における抵抗のばらつきが増大することもない。

その後、図５（ｄ）に示す工程で、シリコン窒化膜２１１の上にシリコン酸化膜２１２を堆積する。シリコン窒化膜２１１およびシリコン酸化膜２１２の膜厚の合計は十分に厚い。したがって、図６（ｃ）に示す工程でシリサイド化を行う際に、抵抗素子用の多結晶シリコン層２０７の上面が露出したり、シリサイド化するおそれがない。

さらに、シリコン窒化膜２１１が設けられていることにより、以下の効果を得ることができる。まず、図６（ａ）に示す工程では、シリコン酸化膜２１４のウェットエッチングを、シリコン窒化膜２１１に対して選択的に行うことができる。そのため、この工程において、サイドウォールスペーサ２３０を構成するシリコン酸化膜２０４が膜減りすることはない。

また、図６（ｃ）に示す工程では、コバルトを堆積する前に、自然酸化膜を除去するためのウェットエッチングを行う。この工程においても、サイドウォールスペーサ２３０における下端部がシリコン窒化膜２１６によって覆われているため、シリコン酸化膜２０４のうちシリコン基板２００と接する部分では、膜減りが生じない。したがって、コバルトシリサイド２１８のうちサイドウォールスペーサ２３０の下端部と接する部分と、シリコン基板２００におけるｎ型領域との間の距離が短くならず、保たれる。以上のことから、ＭＩＳＦＥＴ２２４のオフリーク電流は生じない。

なお、本実施形態では、多結晶シリコン層２０７の上に、シリコン窒化膜２１５とシリコン酸化膜２１４との積層体を形成した。しかし、本発明では、シリコン窒化膜２１５のかわりにシリコン酸窒化膜、ハフニウムオキサイド（ＨｆＯ₂）、ハフニウムシリケート（ＨｆＳｉＯ）、アルミナ（Ａｌ₂Ｏ₃）のうちのいずれかを形成してもよい。この場合にも、同様の効果を得ることができる。

以上説明したように、本発明は、電流量の大きいＭＩＳＦＥＴと抵抗値のばらつきの小さい抵抗素子とを同時に形成できる点で、産業上の利用可能性が高い。

（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 ｐ型ＭＩＳＦＥＴの飽和電流量と、熱処理の際のシリコン酸化膜の膜厚との関係を示すグラフ図である。 ｐ型多結晶シリコン層の抵抗値と、熱処理の際のシリコン酸化膜の膜厚との関係を示すグラフ図である。 （ａ）〜（ｅ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、従来において、ＭＩＳＦＥＴと抵抗素子とを有する半導体装置を形成する工程を示す断面図である。 （ａ）〜（ｄ）は、従来において、ＭＩＳＦＥＴと抵抗素子とを有する半導体装置を形成する工程を示す断面図である。

符号の説明

１００ ｎ型シリコン基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ 不純物領域
１０４ サイドウォールスペーサ
１０５ 素子分離用絶縁膜
１０６ 多結晶シリコン層
１０８ 不純物領域
１１０ シリコン酸化膜
１１１ シリコン酸化膜
１１２ フォトレジスト
１１３ シリコン酸化膜
１１４ シリコン酸化膜
１１５, １１６, １１７ コバルトシリサイド層
１１８ 層間絶縁膜
１１９ コンタクト
１２０ 金属配線
１２２ ＭＩＳＦＥＴ
１２３ 抵抗素子
２００ ｎ型シリコン基板
２０１ ゲート絶縁膜
２０２ ゲート電極
２０３ 不純物領域
２０４ シリコン酸化膜
２０５ シリコン窒化膜
２０６ 素子分離用絶縁膜
２０７ 多結晶シリコン層
２０９ 不純物領域
２１１ シリコン窒化膜
２１２ シリコン酸化膜
２１３ フォトレジスト
２１４ シリコン酸化膜
２１５ シリコン窒化膜
２１６ シリコン窒化膜
２１７, ２１８, ２１９ コバルトシリサイド層
２２０ 層間絶縁膜
２２１ コンタクト
２２２ 金属配線
２２４ ＭＩＳＦＥＴ
２２５ 抵抗素子
２３０ サイドウォールスペーサ

Claims (17)

1. 半導体層上に設けられたＭＩＳＦＥＴと、素子分離用絶縁膜上に設けられた抵抗素子とを有する半導体装置であって、
   上記ＭＩＳＦＥＴは、上記半導体層上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうちの一部に設けられた不純物拡散層と、少なくとも上記ゲート電極の上に設けられた第１のシリサイド層とを備え、
   上記抵抗素子は、上記素子分離用絶縁膜上に設けられた導体層と、上記導体層のうちの抵抗形成領域上に設けられた第１の絶縁膜及び第２の絶縁膜と、上記導体層のうちのコンタクト形成領域上に形成された第２のシリサイド層とを備え、
   上記第１の絶縁膜は、上記第２の絶縁膜よりも膜厚が薄く、上記導体層と上記第２の絶縁膜との間に形成されている、半導体装置。
2. 請求項１に記載の半導体装置であって、
   上記抵抗素子における上記導体層は、上記ゲート電極と同一の膜からパターニングされた、半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   上記第１の絶縁膜および上記第２の絶縁膜は、シリコン酸化膜である、半導体装置。
4. 請求項１又は２に記載の半導体装置であって、
   上記第１の絶縁膜は窒素を含む膜であって、上記第２の絶縁膜はシリコン酸化膜である、半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置であって、
   上記第１の絶縁膜の膜厚は５ｎｍ以上２０ｎｍ以下である、半導体装置。
6. 請求項１〜５のうちいずれか１項に記載の半導体装置であって、
   上記ＭＩＳＦＥＴは、上記ゲート電極の側方に設けられたサイドウォールをさらに備え、
   上記不純物拡散層は、上記ゲート電極の側方下に設けられた低濃度不純物拡散層と、上記サイドウォールの側方下に設けられた高濃度不純物拡散層とを有する、半導体装置。
7. 請求項６に記載の半導体装置であって、
   上記サイドウォールの下端部の上には、上記第１の絶縁膜と同一の膜からパターニングされた絶縁膜がさらに設けられている、半導体装置。
8. 請求項６又は７に記載の半導体装置であって、
   上記高濃度不純物拡散層の上には、第３のシリサイド層がさらに設けられている、半導体装置。
9. 請求項６〜８のうちいずれか１項に記載の半導体装置であって、
   上記サイドウォールは、上記ゲート電極の側面上から上記半導体層の一部の上に亘って設けられたＬ字状のシリコン酸化膜と、上記Ｌ字状のシリコン酸化膜の上に設けられたシリコン窒化膜とを有する、半導体装置。
10. 半導体層と、上記半導体層の側方に位置する素子分離用絶縁膜とを有する基板を備える半導体装置の製造方法であって、
    上記半導体層の上に、ゲート絶縁膜を形成する工程（ａ）と、
    上記ゲート絶縁膜の上にゲート電極を形成すると共に、上記素子分離用絶縁膜の上に抵抗素子用導体層を形成する工程（ｂ）と、
    少なくとも上記ゲート電極をマスクとしてイオン注入を行うことにより、上記半導体層の一部に不純物領域を形成する工程（ｃ）と、
    上記工程（ｃ）の後に、上記基板上の全面に、第１の絶縁膜を形成する工程（ｄ）と、
    上記工程（ｄ）の後に、熱処理を行うことにより、上記不純物領域の不純物を活性化する工程（ｅ）と、
    上記工程（ｅ）の後に、上記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｆ）と、
    上記第１の絶縁膜および上記第２の絶縁膜を、上記抵抗素子用導体層のうちの抵抗形成領域上に少なくとも残して、除去する工程（ｇ）と
    を備える半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法であって、
    上記工程（ｇ）の後に、上記ゲート電極、上記不純物領域及び上記抵抗素子用導体層のうちのコンタクト形成領域の上に、シリサイド層を形成する工程（ｈ）をさらに備える、半導体装置の製造方法。
12. 請求項１０または１１に記載の半導体装置の製造方法であって、
    上記工程（ｂ）の後で上記工程（ｃ）の前に、上記ゲート電極をマスクとしてイオン注入を行うことにより、上記半導体層の一部に低濃度不純物領域を形成する工程（ｉ）と、
    上記工程（ｉ）の後で上記工程（ｃ）の前に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｊ）とをさらに備え、
    上記工程（ｃ）では、上記ゲート電極および上記サイドウォールをマスクとしてイオン注入を行うことにより、上記不純物領域として高濃度不純物領域を形成する、半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法であって、
    上記工程（ｇ）では、上記第１の絶縁膜のうち上記サイドウォールの下端部の表面上に接する部分も残す、半導体装置の製造方法。
14. 請求項１０〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
    上記工程（ｄ）では、上記第１の絶縁膜としてシリコン酸化膜を形成し、
    上記工程（ｆ）では、上記第２の絶縁膜としてシリコン酸化膜を形成する、半導体装置の製造方法。
15. 請求項１０〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
    上記工程（ｄ）では、上記第１の絶縁膜として窒素を含む膜を形成し、
    上記工程（ｆ）では、上記第２の絶縁膜としてシリコン酸化膜を形成する、半導体装置の製造方法。
16. 請求項１５に記載の半導体装置の製造方法であって、
    上記工程（ｇ）では、上記シリコン酸化膜のうち上記抵抗素子用導体層の上方に位置する部分の上をフォトレジストで覆った状態でウェットエッチングを行うことにより、上記シリコン酸化膜の一部を除去し、その後に上記フォトレジストを除去し、さらに、上記シリコン酸化膜をマスクとしてドライエッチングを行うことにより、上記窒素を含む膜の一部を除去する、半導体装置の製造方法。
17. 請求項１０〜１６のうちいずれか１項に記載の半導体装置の製造方法であって、
    上記工程（ｄ）では、上記第１の絶縁膜の膜厚を、５ｎｍ以上２０ｎｍ以下にする、半導体装置の製造方法。

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