JP2002176109A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗体のコンタクト抵抗の安定性及びトラン
ジスタ特性を維持しつつＭＯＳトランジスタ及び抵抗体
を同一基板上に同時に形成する。 【解決手段】 シリコン基板１にフィールド酸化膜３を
形成し、酸化膜３上に抵抗体パターン７を形成した後、
熱酸化処理により抵抗体パターン７の表面に熱酸化膜を
形成し、同時にゲート酸化膜９を形成する。ゲート電極
パターン１３ａを形成し、ＣＶＤ酸化膜を堆積した後、
エッチングにより、抵抗体パターン７上に熱酸化膜パタ
ーン１１ａ及びＣＶＤ酸化膜パターン１７ｃを形成し、
同時にスペーサ１７ａを形成する。シリコン基板１にソ
ース及びドレイン２３を形成した後（Ｋ）、チタン２５
を堆積し（Ｌ）、窒素アニールによりチタンシリサイド
層２７を形成し、未反応のチタン２５を除去する
（Ｍ）。層間絶縁膜２９を堆積した後、コンタクトホー
ル３１を形成する（Ｎ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にポリシリコン膜を用いた抵抗体を含む
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】集積度の高いＳＲＡＭや、アナログ回路
を搭載した集積回路（ＬＳＩ）ではポリシリコン膜から
なる比較的抵抗値の高い抵抗体が用いられるのが主流で
ある。式（１）に抵抗体の抵抗値を表す式を示す。 Ｒ ＝（ρ／ｔ）×（Ｌ／Ｗ） ・・・（１） （Ｒ：抵抗値、ρ：抵抗率、ｔ：膜厚、Ｌ：抵抗体の長
さ、Ｗ：抵抗体の幅）

【０００３】式（１）からわかるように、抵抗値Ｒを高
くするためには、抵抗率ρもしくは長さＬを大きくする
か、又は膜厚ｔもしくは幅Ｗを小さくする必要がある。
このうち、膜厚ｔを薄くする方法は抵抗値Ｒを安定して
高くする方法として有用であるが、膜厚ｔを薄くするこ
とによる以下のような不具合が発生する。

【０００４】図１２は、膜厚が薄いポリシリコン膜を使
用した薄膜抵抗体と、その抵抗体と金属配線とを接続す
るコンタクトホールを断面で示す模式図である。シリコ
ン基板上に形成されたフィールド酸化膜３上に、Ｎ型不
純物又はＰ型不純物を含有したポリシリコン膜からなる
抵抗体パターン７が形成されており、抵抗体パターン７
を覆うようにして層間絶縁膜２９が形成されている。抵
抗体パターン７にコンタクトを形成する場合、通常、電
気的接続を良好にするために抵抗体パターン７の両端に
低抵抗領域（高濃度に不純物を含有している領域）７ａ
が形成されている。低抵抗領域７ａ上の層間絶縁膜２９
にはコンタクトホール３１が形成されている。層間絶縁
膜２９上には金属配線層３９が形成されている。コンタ
クトホール３１内には、低抵抗領域７ａと金属配線層３
９を電気的に接続するための導電材料４１が充填されて
いる。

【０００５】抵抗体パターン７の抵抗値を高くするため
に抵抗体パターン７及び低抵抗領域７ａを構成するポリ
シリコン膜の膜厚を薄くすると、コンタクトホール３１
を形成するためのドライエッチングによって、図１３に
示すように、低抵抗領域７ａもエッチングされて、コン
タクトホール３１の底部が低抵抗領域７ａを貫通して下
地としてのフィールド酸化膜３に達してしまうことがあ
る。この場合、コンタクトホール３１に充填された導電
材料４１と低抵抗領域７ａとの接触面積がコンタクトホ
ール３１の側面部分３１ａのみとなって、コンタクト抵
抗が上昇してしまう。そのため、所望の抵抗値を得るた
めに抵抗体パターン７の長さを設計しても、コンタクト
抵抗の上昇やバラツキなどが大きく影響し、所望の抵抗
値が正確に得られないという不具合があった。

【０００６】この不具合を解決するために、従来では以
下のような方法が提案されている。 抵抗体を構成するポリシリコン膜のコンタクトホー
ルを形成する領域のポリシリコン膜を厚膜化する方法
（特開平０５−２３５２７６号公報、特開平０５−０５
５５２０号公報、特開平１０−０３２２４６号公報、特
開平１０−１６３４３０号公報参照）。

【０００７】例えば特開平０５−０５５５２０号公報で
開示されている方法（従来技術１）では、図１４に示す
ように、配線領域で金属配線層３９と電極用コンタクト
部３１を介して接続しうる低抵抗用の、不純物が高濃度
に添加された膜厚の厚いポリシリコン膜２を第１の絶縁
膜３上に成長させた後、高抵抗部領域の厚いポリシリコ
ン膜２をエッチングして絶縁膜３に至る高抵抗部用開口
１０を形成し、開口１０を含む絶縁膜３及び厚いポリシ
リコン膜２上の全面に新たに高抵抗用の、不純物が添加
されないか、不純物が低濃度に添加された薄いポリシリ
コン膜７を成長させ、薄いポリシリコン膜７上の全面に
第２の絶縁膜２９を形成し、絶縁膜２９に電極用コンタ
クト部３１を形成している。従来技術１では、抵抗体を
構成する薄いポリシリコン膜７がコンタクト開口箇所３
１ａで貫通しても、その下部にポリシリコン膜２が存在
するのでコンタクト抵抗値に大きな変動はない。

【０００８】従来技術１では抵抗体パターン形成に関す
る製造方法が開示されているが、例えばこの製造方法を
実際にＳＲＡＭやアナログ回路などを集積したＬＳＩ製
造に用いる場合、抵抗体パターン７とは別に、ポリシリ
コンからなるＭＯＳトランジスタのゲート電極を形成す
る必要がある。ＭＯＳトランジスタのゲート電極を、図
１４の厚いポリシリコン膜２を用いて形成することを想
定すると、ポリシリコン電極の側面に、薄いポリシリコ
ン膜７により形成される側面残渣膜が形成されてしま
う。ＭＯＳトランジスタのゲート電極の側面に、電気伝
導性膜であるポリシリコン膜による残渣膜が形成される
と、そのトランジスタ特性は大いに影響を受けることと
なる。仮に、この薄いポリシリコン膜７により形成され
る側面残渣膜が形成されないようにすることを考える
と、その製造方法は複雑になることが予想される。

【０００９】また、特開平１０−１６３４３０号公報で
開示されている方法（従来技術２）では、図１５に示す
ように、フィールド酸化膜３上に不純物濃度の低い１層
目のポリシリコン膜７を形成し、ポリシリコン膜７と、
不純物濃度の高い２層目のポリシリコン膜１２との間
に、高抵抗素子の形成領域のみにＳｉＮエッチング停止
膜パターン１４を介在させ、さらにＷＳｉｘ膜１６を積
層してＷＳｉｘ膜１６及びポリシリコン膜１２，７をレ
ジストパターンを介してエッチングする。これにより、
薄い１層目のポリシリコン膜７を主体とする高抵抗素子
と、ＷＳｉｘ膜１６及びポリシリコン膜７，１２用いた
低抵抗素子とを、フィールド酸化膜３上に形成する。

【００１０】従来技術２では、抵抗体をポリシリコン膜
７，１２の２層構造としている。図１５に示すポリシリ
コン膜７，１２をＭＯＳトランジスタのゲート電極に使
用する場合、ゲート電極へのコンタクトは良好に接続す
ることができるが、微細な寸法が要求される場合、ゲー
ト電極を構成するポリシリコン膜が２層構造であるため
ポリシリコン膜７，１２をエッチングする時のエッチン
グ形状が不連続な形状となり、トランジスタ特性の変
動、バラツキに影響することが予想される。

【００１１】 薄いポリシリコン膜上面のコンタクト
ホールを形成する領域のみに金属シリサイド層を形成し
て、コンタクトホール形成時のエッチング掘れを防ぐ方
法（特開平０５−０２９３４６号公報、特開平０７−１
８３５２６号公報参照）。この方法は金属シリサイド層
のエッチングレートがシリコン酸化膜及び層間絶縁膜よ
りも小さいことを利用して、コンタクトホール形成用の
エッチング処理時に金属シリサイド層でエッチングが終
了するようにしたものである。

【００１２】例えば特開平０７−１８３５２６公報で
は、薄膜トランジスタへのコンタクト形成方法について
開示されており、その方法を薄膜ポリシリコンからなる
抵抗体の形成に適用することができる。しかし、薄膜ポ
リシリコンからなる抵抗体とＭＯＳトランジスタを同一
基板上に形成する方法は示されておらず、特開平０７−
１８３５２６公報に記載の方法を抵抗体及びＭＯＳトラ
ンジスタの同一基板上への形成に適用した場合、上記従
来技術１と同様に、ポリシリコン電極の側面に抵抗体用
の薄いポリシリコン膜の側面残渣膜が形成されることが
予想され、従来技術１で述べたのと同様の不具合が起こ
ると考えられる。

【００１３】

【発明が解決しようとする課題】そこで本発明は、ＭＯ
Ｓトランジスタ及び薄いポリシリコン膜を用いた抵抗体
を同一基板上にともに形成する場合であっても、抵抗体
のコンタクト抵抗の安定性、及びＭＯＳトランジスタの
トランジスタ特性を維持できる半導体装置の製造方法を
提供することを目的とするものである。

【００１４】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、以下の工程（Ａ）から（Ｇ）を含む。 （Ａ）半導体基板表面に素子分離のためのフィールド絶
縁膜を形成し、フィールド絶縁膜に囲まれた活性領域を
形成する素子分離工程、（Ｂ）第１のポリシリコン膜か
らなる抵抗体パターン、及びその抵抗体パターンを覆う
保護用絶縁膜をフィールド絶縁膜上に形成する抵抗体パ
ターン形成工程、（Ｃ）活性領域上にゲート酸化膜を介
して第１のポリシリコン膜より厚い膜厚の第２のポリシ
リコン膜からなるゲート電極パターンを形成するゲート
電極形成工程、（Ｄ）半導体基板上全面にＣＶＤ酸化膜
を形成した後、フォトリソグラフィー技術及びエッチン
グ技術を用いて抵抗体パターン上の層をパターニングし
て抵抗体パターン上に所定の長さのＣＶＤ酸化膜パター
ンを含むパターンを形成し、抵抗体パターンの両端側上
面を露出させるとともに、ゲート電極パターン上面を露
出させ、ゲート電極パターン側面にＣＶＤ酸化膜の残渣
膜を形成し、活性領域表面を露出させるエッチング工
程、（Ｅ）活性領域の露出した表面を介して半導体基板
にソース及びドレイン用のイオン注入を施すイオン注入
工程、（Ｆ）半導体基板上全面に高融点金属を堆積した
後、加熱処理を施して、抵抗体パターンの露出した両端
側上面、ゲート電極パターン上面、及び活性領域の露出
した表面に高融点金属シリサイド層を形成するサリサイ
ド工程、（Ｇ）半導体基板上全面に層間絶縁膜を形成し
た後、抵抗体パターンの両端側上面に形成された高融点
金属シリサイド層上を含む必要な位置に層間絶縁膜に開
口部を形成するコンタクトホール形成工程。本明細書に
おいて、ＣＶＤ酸化膜の語はＣＶＤ（Chemical Vapor D
eposition：気相成長法）によって形成されたシリコン
酸化膜を意味する。

【００１５】本発明の半導体装置の製造方法では、抵抗
体パターン及び保護用絶縁膜をフィールド絶縁膜上に形
成した後、ゲート電極パターンを形成することにより、
抵抗体パターン用のポリシリコン膜がゲート電極パター
ン側面に残存するのを防止し、ＭＯＳトランジスタのト
ランジスタ特性を維持できる。さらに、抵抗体パターン
上面の両端側に、エッチングレートが層間絶縁膜に比べ
て遅い高融点金属シリサイド層を形成し、融点金属シリ
サイド層上にコンタクトホールを形成することにより、
コンタクトホール形成時に抵抗体パターンがエッチング
されるのを防止し、抵抗体のコンタクト抵抗の安定性を
維持できる。さらに、エッチング工程（Ｄ）において、
半導体基板上全面に形成したＣＶＤ酸化膜をエッチング
して、抵抗体を構成するＣＶＤ酸化膜パターンを形成す
るのと同時に、ゲート電極パターン側面にサイドウォー
ルスペーサとなるＣＶＤ酸化膜の残渣膜を形成すること
により、複雑な工程を経ずに、ＭＯＳトランジスタ形成
工程に適用可能である。

【００１６】

【発明の実施の形態】本発明にかかる製造方法の第１の
態様は、抵抗体パターン形成工程（Ｂ）において、フィ
ールド酸化膜上に抵抗体パターンを形成した後、熱酸化
処理を施して、抵抗体パターン上面及び側面に熱酸化膜
からなる保護用絶縁膜を形成するとともに、活性領域表
面にゲート酸化膜を形成することが好ましい。その結
果、半導体装置の製造工程数を低減することができる。

【００１７】本発明にかかる製造方法の第２の態様は、
抵抗体パターン形成工程（Ｂ）において、フィールド酸
化膜上に抵抗体パターン及び抵抗体パターン上層にＣＶ
Ｄ絶縁膜パターンを形成した後、熱酸化処理を施して、
抵抗体パターン側面に熱酸化膜からなる保護用絶縁膜を
形成してＣＶＤ絶縁膜パターン及び熱酸化膜からなる保
護絶縁膜を形成するとともに、活性領域表面にゲート酸
化膜を形成することが好ましい。本明細書において、Ｃ
ＶＤ絶縁膜の語は、ＣＶＤによって形成された絶縁膜を
意味する。上記第２の態様におけるＣＶＤ絶縁膜パター
ンの材料の一例はシリコン酸化膜である。上記第２の態
様におけるＣＶＤ絶縁膜パターンの材料の一例はシリコ
ン窒化膜である。

【００１８】上記第２の態様によれば、保護用絶縁膜と
ゲート酸化膜を同時に形成することにより半導体装置の
製造工程数を低減することができる。さらに、熱酸化処
理前に予め抵抗体パターン上層にＣＶＤ絶縁膜パターン
を形成しておくことにより、熱酸化処理時に抵抗体パタ
ーンの上面が酸化されるのを抑制できるので、抵抗体の
抵抗値の制御性を向上させることができる。特に、ＣＶ
Ｄ絶縁膜パターンとしてシリコン窒化膜を用いた場合
は、抵抗体パターンの上面が酸化されるのを完全に防止
できるので、抵抗値の制御性が増す。さらに、ＣＶＤ絶
縁膜パターンとしてシリコン窒化膜を用いた場合、抵抗
体上層の絶縁膜に、レーザー照射によって抵抗体パター
ンを切断するトリミング処理用の開口部が形成されて
も、抵抗体パターン上層にシリコン窒化膜が存在してい
るので、抵抗体パターンへの水分や水素イオンの浸入を
防止でき、抵抗体パターンの抵抗値変化を防止すること
ができる。

【００１９】ＣＶＤ絶縁膜パターンの材料としてシリコ
ン窒化膜を用いた上記第２の態様において、エッチング
工程（Ｄ）で、保護用絶縁膜として抵抗体パターン上層
に形成されたシリコン窒化膜を選択的に除去した後、半
導体基板上全面にＣＶＤ酸化膜を形成し、フォトリソグ
ラフィー技術及びエッチング技術を用いてＣＶＤ酸化膜
をパターニングして抵抗体パターン上に所定の長さのＣ
ＶＤ酸化膜パターンを形成することが好ましい。その結
果、抵抗体パターン上にシリコン窒化膜が存在せず、シ
リコン窒化膜による抵抗体パターンへの機械的ストレス
をなくすことができるので、抵抗体パターンの抵抗値の
変化を抑制することができる。

【００２０】

【実施例】図１から図３は、本発明の第１の実施例を示
す工程断面図である。図１から図３を用いて第１の実施
例を説明する。 （Ａ）シリコン基板１に、公知技術により素子分離のた
めのフィールド酸化膜３を膜厚４００〜１０００ｎｍ程
度に形成し、ＭＯＳトランジスタが形成される領域（活
性領域）にバッファ酸化膜５を膜厚２０〜１００ｎｍ程
度形成する。

【００２１】（Ｂ）抵抗体用のポリシリコン膜（第１の
ポリシリコン）を膜厚１０〜３００ｎｍ程度、例えば５
０ｎｍの膜厚で形成し、イオン注入によりリンを例えば
注入エネルギー１０ｋｅＶ、注入量を１×１０¹⁴ｃｍ^-2
で注入する。フォトリソグラフィー技術及びエッチング
技術を用いて、上記ポリシリコン膜をパターニングし、
フィールド酸化膜３上にポリシリコン膜からなる所望の
抵抗体パターン７を形成する。 （Ｃ）ふっ酸溶液にてバッファ酸化膜５をエッチング除
去し、活性領域のシリコン基板１を露出させる。

【００２２】（Ｄ）活性領域のシリコン基板１の表面に
ＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化
により形成する。このとき、抵抗体パターン７の上面及
び側面に保護用絶縁膜としての熱酸化膜１１が同時に形
成される。 （Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコ
ン膜（第２のポリシリコン膜）１３を膜厚１００〜５０
０ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシ
リコン膜１３を低抵抗化するために、不純物としてのリ
ンを例えばイオン注入法により注入エネルギー２０ｋｅ
Ｖ、注入量を５×１０¹⁵ｃｍ^-2の条件で導入する。

【００２３】（Ｆ）ＭＯＳトランジスタのゲート電極パ
ターン形成のために、活性領域の所定位置のポリシリコ
ン膜１３上にフォトレジストパターン１５を形成する。 （Ｇ）フォトレジストパターン１５をマスクにして、ポ
リシリコン膜１３を異方性エッチングし、活性領域のゲ
ート酸化膜９上にポリシリコンからなるゲート電極パタ
ーン１３ａを形成する。このとき、抵抗体パターン７を
覆う熱酸化膜１１の側面にはポリシリコン膜１３から側
面残渣膜１３ｂが形成される。 （Ｈ）ＬＰＣＶＤ（減圧ＣＶＤ）にてＣＶＤ酸化膜１７
を堆積する。 （Ｉ）抵抗体の所望の抵抗値が得られるように、抵抗体
パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジ
ストパターン１９を形成する。

【００２４】（Ｊ）フォトレジストパターン１９をマス
クにしてＣＶＤ酸化膜１７及び熱酸化膜１１を異方性エ
ッチングして、抵抗体パターン７上にＣＶＤ酸化膜パタ
ーン１７ｃ及び熱酸化膜パターン１１ａを形成する。こ
れにより、抵抗体パターン７の熱酸化膜１１ａが存在し
ない領域の表面が露出する。同時に、ゲート電極パター
ン１３ａ上面が露出され、ゲート電極パターン１３ａの
側面にＣＶＤ酸化膜１７からなるサイドウォールスペー
サ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ
酸化膜１７が残存して側面残渣膜１７ｂが形成される。
さらに、ＭＯＳトランジスタのソース及びドレインが形
成されるシリコン基板１上のゲート酸化膜９も同時に除
去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、熱酸化膜パターン１１ａ及びＣＶＤ
酸化膜パターン１７ｃは抵抗体２１を構成する。

【００２５】（Ｋ）ＭＯＳトランジスタのソース及びド
レインを形成するためのシリコン基板１に対する不純物
注入をイオン注入法によって行ない、活性化のための熱
処理を経て、ＭＯＳトランジスタの高濃度不純物領域
（ソース及びドレイン）２３を形成する。 （Ｌ）高融点金属であるチタン２５を３〜２０ｎｍ程度
の膜厚でスパッタ法にて堆積する。

【００２６】（Ｍ）ＲＴＡ（Rapid Thermal Anneal）法
により約４００℃、３０秒の条件で窒素アニール（窒素
雰囲気でのアニール）を施すことにより、シリコンとチ
タンが結合してチタンシリサイド層２７を形成する。す
なわち、露出した抵抗体パターン７上面、ソース及びド
レイン２３の表面（シリコン基板１が露出したとこ
ろ）、及びゲート電極パターン１３ａ上面にチタンシリ
サイド層２７が形成される。窒素アニール終了後、硫酸
と過酸化水素水の混合液によりシリサイド化されていな
いチタンを除去する。

【００２７】（Ｎ）層間絶縁膜２９を堆積した後、抵抗
体パターン７上のチタンシリサイド層２７上ならびにソ
ース及びドレイン２３上の層間絶縁膜２９にコンタクト
ホール３１を形成する。チタンシリサイド層２７のエッ
チングレートは層間絶縁膜２９に比べて遅い（選択比で
最大２０程度）ので、コンタクトホール３１がチタンシ
リサイド層２７を貫通するのを防止することができ、抵
抗体２１のコンタクト抵抗の安定を図ることができる。

【００２８】第１の実施例ではＣＶＤ酸化膜１７及び熱
酸化膜１１をパターニングして、抵抗体パターン７上に
ＣＶＤ酸化膜パターン１７ｃ及び熱酸化膜１１ａを形成
することにより抵抗体２１を形成している。ＣＶＤ酸化
膜１７ｃ及び熱酸化膜１１ａの形状により、抵抗体２１
の抵抗値を決定することができる。またＣＶＤ酸化膜１
７は、ゲート電極パターン１３ａのサイドウォールスペ
ーサ１７ａの形成も兼ねており、簡単な工程で抵抗体２
１とＭＯＳトランジスタを同時に形成することができ
る。

【００２９】図４から図６は、本発明の第２の実施例を
示す工程断面図である。図４から図６を用いて第２の実
施例を説明する。 （Ａ）シリコン基板１に、公知技術により素子分離のた
めのフィールド酸化膜３を膜厚４００〜１０００ｎｍ程
度に形成し、ＭＯＳトランジスタが形成される領域（活
性領域）にバッファ酸化膜５を膜厚２０〜１００ｎｍ程
度形成する。

【００３０】（Ｂ）抵抗体パターン用のポリシリコン膜
を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で
形成し、イオン注入によりリンを例えば注入エネルギー
１０ｋｅＶ、注入量を１×１０¹⁴ｃｍ^-2で注入する。さ
らにその上にシリコン窒化膜を膜厚１０〜１００ｎｍ程
度、例えば５０ｎｍの膜厚で形成する。フォトリソグラ
フィー技術及びエッチング技術を用いて、上記ポリシリ
コン膜及びシリコン窒化膜をパターニングして、フィー
ルド酸化膜３上に所望の抵抗体パターン７及びシリコン
窒化膜パターン３３を形成する。 （Ｃ）ふっ酸溶液にてバッファ酸化膜５をエッチング除
去し、活性領域のシリコン基板１を露出させる。

【００３１】（Ｄ）活性領域のシリコン基板１の表面に
ＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化
により形成する。このとき、抵抗体パターン７の側面に
熱酸化膜１１が同時に形成される。抵抗体パターン７の
上面はシリコン窒化膜パターン３３で覆われているの
で、抵抗体パターン７の上面には酸化膜は形成されな
い。熱酸化膜１１及びシリコン窒化膜パターン３３は保
護用絶縁膜を構成する。 （Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコ
ン膜１３を膜厚１００〜５００ｎｍ程度、例えば２００
ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化す
るために、不純物としてのリンを例えばイオン注入法に
より注入エネルギー２０ｋｅＶ、注入量を５×１０¹⁵ｃ
ｍ^-2の条件で導入する。

【００３２】（Ｆ）ＭＯＳトランジスタのゲート電極パ
ターン形成のために、フォトリソグラフィー及びエッチ
ング工程を経て、活性領域のゲート酸化膜９上にポリシ
リコンからなるゲート電極パターン１３ａを形成する。
このとき、シリコン窒化膜パターン３３及び熱酸化膜１
１の側面にはポリシリコン膜１３から側面残渣膜１３ｂ
が形成される。 （Ｇ）シリコン窒化膜パターン３３を熱リン酸溶液にて
除去する。 （Ｈ）ＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。 （Ｉ）抵抗体パターンの所望の抵抗値が得られるよう
に、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上に
フォトレジストパターン１９を形成する。

【００３３】（Ｊ）フォトレジストパターン１９をマス
クにしてＣＶＤ酸化膜１７を異方性エッチングして、抵
抗体パターン７上にＣＶＤ酸化膜パターン１７ｃを形成
する。これにより、抵抗体パターン７のＣＶＤ酸化膜パ
ターン１７ｃが存在しない領域の表面が露出する。同時
に、ゲート電極パターン１３ａ上面が露出され、ゲート
電極パターン１３ａの側面にＣＶＤ酸化膜１７からなる
サイドウォールスペーサ１７ａが形成され、側面残渣膜
１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜
１７ｂが形成される。さらに、ＭＯＳトランジスタのソ
ース及びドレインが形成されるシリコン基板１上のゲー
ト酸化膜９も同時に除去され、その領域のシリコン基板
１の表面が露出する。抵抗体パターン７及びＣＶＤ酸化
膜パターン１７ｃは抵抗体２１を構成する。その後、Ｍ
ＯＳトランジスタのソース及びドレインを形成するため
のシリコン基板１に対する不純物注入をイオン注入法に
よって行ない、活性化のための熱処理を経て、ＭＯＳト
ランジスタのソース及びドレイン２３を形成する。

【００３４】（Ｋ）全面にチタン２５を３〜２０ｎｍ程
度の膜厚でスパッタ法にて堆積する。 （Ｌ）ＲＴＡ法により約４００℃、３０秒の条件で窒素
アニールを施すことにより、シリコンとチタンが結合し
てチタンシリサイド層２７を形成する。すなわち、露出
した抵抗体パターン７上面、ソース及びドレイン２３の
表面、及びゲート電極パターン１３ａ上面にチタンシリ
サイド層２７が形成される。窒素アニール終了後、硫酸
と過酸化水素水の混合液によりシリサイド化されていな
いチタンを除去する。 （Ｍ）層間絶縁膜２９を堆積した後、抵抗体パターン７
上のチタンシリサイド層２７上ならびにソース及びドレ
イン２３上の層間絶縁膜２９にコンタクトホール３１を
形成する。チタンシリサイド層２７のエッチングレート
は層間絶縁膜２９に比べて遅いので、コンタクトホール
３１がチタンシリサイド層２７を貫通するのを防止する
ことができ、抵抗体２１のコンタクト抵抗の安定を図る
ことができる。

【００３５】第２の実施例では、ＭＯＳトランジスタ形
成のためのゲート酸化膜９を熱酸化により形成する時、
抵抗体パターン７の側面に熱酸化膜１１が形成される
が、抵抗体パターン７の上面にはシリコン窒化膜パター
ン３３が存在するので酸化膜は形成されない。これによ
り、酸化により抵抗体パターン７の膜厚が減少すること
がなく、膜厚減少のバラツキがないので、抵抗体２１の
抵抗値のバラツキを低減することができる。

【００３６】第２の実施例ではシリコン窒化膜パターン
３３を堆積したが、代わりに例えばＬＰＣＶＤによるシ
リコン酸化膜を用いてもよい。そのとき、第２の実施例
では図５に示す工程（Ｇ）でシリコン窒化膜パターン３
３を除去しているが、抵抗体パターン７上に形成したＣ
ＶＤ酸化膜であれば除去する必要はない。そのような製
造工程を図７から図９を用いて第３の実施例として説明
する。図７から図９は、本発明の第３の実施例を示す工
程断面図である。

【００３７】（Ａ）第１及び第２の実施例の工程（Ａ）
と同様にして、シリコン基板１にフィールド酸化膜３及
びバッファ酸化膜５を形成する。 （Ｂ）抵抗体パターン用のポリシリコン膜を膜厚１０〜
３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオ
ン注入によりリンを例えば注入エネルギー１０ｋｅＶ、
注入量を１×１０¹⁴ｃｍ^-2で注入する。さらにその上
に、ＬＰＣＶＤによってＣＶＤ酸化膜を膜厚１０〜５０
ｎｍ程度、例えば２０ｎｍの膜厚で形成する。フィール
ド酸化膜３上に所望の抵抗体パターン７及びＣＶＤ酸化
膜パターン３５を形成すべく、フォトリソグラフィー技
術により、ＣＶＤ酸化膜上にフォトレジストパターン３
７を形成した後、エッチング技術により、フォトレジス
トパターン３７をマスクにして上記ポリシリコン膜及び
ＣＶＤ酸化膜をパターニングして、抵抗体パターン７及
びＣＶＤ酸化膜パターン３５を形成する。 （Ｃ）フォトレジストパターン３７を残した状態で、ふ
っ酸溶液にてバッファ酸化膜５をエッチング除去し、活
性領域のシリコン基板１を露出させる。

【００３８】（Ｄ）フォトレジストパターン３７を除去
した後、活性領域のシリコン基板１の表面にＭＯＳトラ
ンジスタを構成するゲート酸化膜９を熱酸化により形成
する。同時に、抵抗体パターン７の側面に熱酸化膜１１
が形成され、抵抗体パターン７の上部のポリシリコンが
酸化される。ここで抵抗体パターン７の上部に形成され
たシリコン酸化膜はＣＶＤ酸化膜パターン３５と一体化
して示す。熱酸化膜１１及びＣＶＤ酸化膜パターン３５
は保護用絶縁膜を構成する。 （Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコ
ン膜１３を膜厚１００〜５００ｎｍ程度、例えば２００
ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化す
るために、不純物としてのリンを例えばイオン注入法に
より注入エネルギー２０ｋｅＶ、注入量を５×１０¹⁵ｃ
ｍ^-2の条件で導入する。

【００３９】（Ｆ）ＭＯＳトランジスタのゲート電極パ
ターン形成のために、フォトリソグラフィー及びエッチ
ング工程を経て、活性領域のゲート酸化膜９上にポリシ
リコンからなるゲート電極パターン１３ａを形成する。
このとき、ＣＶＤ酸化膜パターン３５及び熱酸化膜１１
の側面にはポリシリコン膜１３から側面残渣膜１３ｂが
形成される。 （Ｇ）ＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。 （Ｈ）抵抗体パターンの所望の抵抗値が得られるよう
に、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上に
フォトレジストパターン１９を形成する。

【００４０】（Ｉ）フォトレジストパターン１９をマス
クにしてＣＶＤ酸化膜１７及びＣＶＤ酸化膜３５を異方
性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜
パターン１７ｃ及び３５ａを形成する。これにより、抵
抗体パターン７のＣＶＤ酸化膜パターン３５ａが存在し
ない領域の表面が露出する。同時に、ゲート電極パター
ン１３ａ上面が露出され、ゲート電極パターン１３ａの
側面にＣＶＤ酸化膜１７からなるサイドウォールスペー
サ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ
酸化膜１７が残存して側面残渣膜１７ｂが形成される。
さらに、ＭＯＳトランジスタのソース及びドレインが形
成されるシリコン基板１上のゲート酸化膜９も同時に除
去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、及びＣＶＤ酸化膜パターン１７ｃ，
３５ａは抵抗体２１を構成する。その後、ＭＯＳトラン
ジスタのソース及びドレインを形成するためのシリコン
基板１に対する不純物注入をイオン注入法によって行な
い、活性化のための熱処理を経て、ＭＯＳトランジスタ
のソース及びドレイン２３を形成する。

【００４１】（Ｊ）全面にチタン２５を３〜２０ｎｍ程
度の膜厚でスパッタ法にて堆積する。 （Ｋ）ＲＴＡ法により約４００℃、３０秒の条件で窒素
アニールを施すことにより、シリコンとチタンが結合し
てチタンシリサイド層２７を形成する。すなわち、露出
した抵抗体パターン７上面、ソース及びドレイン２３の
表面、及びゲート電極パターン１３ａ上面にチタンシリ
サイド層２７が形成される。窒素アニール終了後、硫酸
と過酸化水素水の混合液によりシリサイド化されていな
いチタンを除去する。 （Ｌ）層間絶縁膜２９を堆積した後、抵抗体パターン７
上のチタンシリサイド層２７上ならびにソース及びドレ
イン２３上の層間絶縁膜２９にコンタクトホール３１を
形成する。チタンシリサイド層２７のエッチングレート
は層間絶縁膜２９に比べて遅いので、コンタクトホール
３１がチタンシリサイド層２７を貫通するのを防止する
ことができ、抵抗体２１のコンタクト抵抗の安定を図る
ことができる。

【００４２】第３の実施例では、ＭＯＳトランジスタ形
成のためのゲート酸化膜９を熱酸化により形成する時、
抵抗体パターン７の上面にＣＶＤ酸化膜パターン３５を
存在させることにより抵抗体パターン７上面の酸化膜形
成を低減できるので、膜厚減少のバラツキを減少させ、
抵抗体２１の抵抗値のバラツキを低減することができ
る。さらに、第２の実施例の工程（Ｇ）でのシリコン窒
化膜パターン３３除去と同様の、ＣＶＤ酸化膜パターン
３５を除去する工程を設ける必要が無いので、工程数を
低減することができる。

【００４３】第１から第３の実施例に示したような抵抗
体パターンは、抵抗体パターン上層の絶縁膜に開口部を
形成して、その開口部を介してレーザー照射によって抵
抗体パターンを切断することにより抵抗値を調整するト
リミング処理にも用いられる。その場合、トリミング処
理用の開口部を介して水分や水素イオンが浸入し、抵抗
体パターンの抵抗値が変化してしまうことがある。

【００４４】図１０及び図１１は、本発明の第４の実施
例を示す工程断面図である。第４の実施例は、抵抗体パ
ターンへの水分や水素イオンの浸入を防止すべく、抵抗
体パターン上にシリコン窒化膜パターンを形成し、残存
させるものである。第４の実施例において、シリコン基
板１上にフィールド酸化膜３、バッファ酸化膜５、抵抗
体パターン７、シリコン窒化膜パターン３３、ポリシリ
コン膜１３及びゲート電極パターン１３ａを形成する工
程は、図４に示した第２の実施例の工程（Ａ）から工程
（Ｅ）及び図５に示した第２の実施例の工程（Ｆ）と同
じなので、その説明は省略する。その続きの工程を図１
０及び図１１を用いて説明する。

【００４５】（Ｇ）第２の実施例の工程（Ａ）から工程
（Ｆ）と同様にして、シリコン基板１上に、フィールド
酸化膜３、抵抗体パターン７、ゲート酸化膜９、熱酸化
膜１１、ゲート電極パターン１３ａ、側面残渣膜１３ｂ
及びシリコン窒化膜パターン３３を形成した後、シリコ
ン基板１上全面にＬＰＣＶＤにてＣＶＤ酸化膜１７を堆
積する。 （Ｈ）抵抗体パターンの所望の抵抗値が得られるよう
に、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上に
フォトレジストパターン１９を形成する。

【００４６】（Ｉ）フォトレジストパターン１９をマス
クにしてＣＶＤ酸化膜１７及びシリコン窒化膜パターン
３３を異方性エッチングして、抵抗体パターン７上にＣ
ＶＤ酸化膜パターン１７ｃ及びシリコン窒化膜パターン
３３ａを形成する。これにより、抵抗体パターン７のシ
リコン窒化膜パターン３３ａが存在しない領域の表面が
露出する。同時に、ゲート電極パターン１３ａ上面が露
出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化
膜１７からなるサイドウォールスペーサ１７ａが形成さ
れ、側面残渣膜１３ｂの抵抗体パターン７側の側面にシ
リコン窒化膜パターン３３が残存して側面残渣膜３３ｂ
が形成され、側面残渣膜１３ｂの抵抗体パターン７側と
は反対側の側面にＣＶＤ酸化膜１７が残存して側面残渣
膜１７ｂが形成される。さらに、ＭＯＳトランジスタの
ソース及びドレインが形成されるシリコン基板１上のゲ
ート酸化膜９も同時に除去され、その領域のシリコン基
板１の表面が露出する。抵抗体パターン７、ＣＶＤ酸化
膜パターン１７ｃ及びシリコン窒化膜パターン３３ａは
抵抗体２１を構成する。その後、ＭＯＳトランジスタの
ソース及びドレインを形成するためのシリコン基板１に
対する不純物注入をイオン注入法によって行ない、活性
化のための熱処理を経て、ＭＯＳトランジスタのソース
及びドレイン２３を形成する。

【００４７】（Ｊ）全面にチタン２５を３〜２０ｎｍ程
度の膜厚でスパッタ法にて堆積する。 （Ｋ）ＲＴＡ法により約４００℃、３０秒の条件で窒素
アニールを施すことにより、シリコンとチタンが結合し
てチタンシリサイド層２７を形成する。すなわち、露出
した抵抗体パターン７上面、ソース及びドレイン２３の
表面、及びゲート電極パターン１３ａ上面にチタンシリ
サイド層２７が形成される。窒素アニール終了後、硫酸
と過酸化水素水の混合液によりシリサイド化されていな
いチタンを除去する。 （Ｌ）層間絶縁膜２９を堆積した後、抵抗体パターン７
上のチタンシリサイド層２７上ならびにソース及びドレ
イン２３上の層間絶縁膜２９にコンタクトホール３１を
形成する。チタンシリサイド層２７のエッチングレート
は層間絶縁膜２９に比べて遅いので、コンタクトホール
３１がチタンシリサイド層２７を貫通するのを防止する
ことができ、抵抗体２１のコンタクト抵抗の安定を図る
ことができる。

【００４８】第４の実施例は、抵抗体パターン７上にシ
リコン窒化膜パターン３３ａを残存させているので、後
工程で、層間絶縁膜２９にトリミング用の開口部が形成
されても、抵抗体パターンへの水分や水素イオンの浸入
を防止でき、抵抗パターン７の抵抗値変化を防止するこ
とができる。さらに、ＭＯＳトランジスタ形成のための
ゲート酸化膜９を熱酸化により形成する時、抵抗体パタ
ーン７の側面に熱酸化膜１１が形成されるが、抵抗体パ
ターン７の上面にはシリコン窒化膜パターン３３が存在
するため酸化膜は形成されないので、抵抗体パターン７
の膜厚が減少することがなく、膜厚減少のバラツキがな
いので、抵抗体２１の抵抗値のバラツキを低減すること
ができる。

【００４９】上記第１から第４の実施例では、抵抗体パ
ターン７用のポリシリコン膜及びゲート電極パターン１
３ａ用のポリシリコン膜１３に不純物を導入する方法と
してイオン注入を用いているが、本発明はこれに限定さ
れるものではなく、固相拡散法や、不純物をドープしな
がらＬＰＣＶＤでポリシリコンを堆積する方法など、他
の方法を用いてもよい。また、ゲート電極パターン１３
ａ用のポリシリコン膜１３にイオン注入によって不純物
を導入する場合、イオン注入する工程の順番には特に制
約はなく、ポリシリコン膜１３をエッチングしてゲート
電極パターン１３ａを形成した後にゲート電極パターン
１３ａにイオン注入を行なってもよい。

【００５０】上記第１から第４の実施例では、サイドウ
ォールスペーサ１７ａをソース及びドレイン２３上のチ
タンシリサイド層２７とゲート電極パターン１３ａ上の
チタンシリサイド層２７が短絡するのを防ぐための絶縁
物として使用しているが、本発明はこれに限定されるも
のではなく、ＭＯＳトランジスタのＬＤＤ（LightlyDop
ed Drain）構造形成のためのスペーサとして用いてもよ
い。上記第１から第４の実施例では高融点金属としてチ
タン２５を用いているが、本発明はこれに限定されるも
のではなく、ニッケル、タングステン、コバルト、モリ
ブデンなど、他の高融点金属を使用してもよい。

【００５１】

【発明の効果】請求項１の製造方法では、抵抗体パター
ン形成工程（Ｂ）で第１のポリシリコン膜からなる抵抗
体パターン及び抵抗体パターンを覆う保護用絶縁膜をフ
ィールド絶縁膜上に形成した後、ゲート電極形成工程
（Ｃ）において第１のポリシリコン膜より厚い膜厚の第
２のポリシリコン膜からなるゲート電極パターンを形成
するようにしたので、抵抗体パターン用のポリシリコン
膜がゲート電極パターン側面に残存するのを防止し、Ｍ
ＯＳトランジスタのトランジスタ特性を維持することが
できる。さらに、サリサイド工程（Ｆ）で抵抗体パター
ン上面の両端側に高融点金属シリサイド層を形成し、コ
ンタクトホール形成工程（Ｇ）で融点金属シリサイド層
上を含む必要な位置にコンタクトホールを形成するよう
にしたので、コンタクトホール形成時に抵抗体パターン
がエッチングされるのを防止でき、抵抗体のコンタクト
抵抗の安定性を維持することができる。さらに、エッチ
ング工程（Ｄ）で、抵抗体を構成するＣＶＤ酸化膜パタ
ーンを抵抗体パターン上に形成するのと同時に、ゲート
電極パターン側面にサイドウォールスペーサとなるＣＶ
Ｄ酸化膜の残渣膜を形成するようにしたので、複雑な工
程を経ずに、ＭＯＳトランジスタ形成工程に適用可能で
ある。

【００５２】請求項２の製造方法では、請求項１に記載
の製造方法の抵抗体パターン形成工程（Ｂ）において、
フィールド酸化膜上に抵抗体パターンを形成した後、熱
酸化処理を施して、抵抗体パターン上面及び側面に熱酸
化膜からなる保護用絶縁膜を形成するとともに、活性領
域表面にゲート酸化膜を形成するようにしたので、半導
体装置の製造工程数を低減することができる。

【００５３】請求項３の製造方法では、請求項２に記載
の製造方法の抵抗体パターン形成工程（Ｂ）において、
フィールド酸化膜上に抵抗体パターン及び抵抗体パター
ン上層にＣＶＤ絶縁膜パターンを形成した後、熱酸化処
理を施して、抵抗体パターン側面に熱酸化膜からなる保
護用絶縁膜を形成してＣＶＤ絶縁膜パターン及び熱酸化
膜からなる保護絶縁膜を形成するとともに、活性領域表
面にゲート酸化膜を形成するようにしたので、保護用絶
縁膜とゲート酸化膜を同時に形成することにより半導体
装置の製造工程数を低減することができ、さらに、熱酸
化処理時に抵抗体パターンの上面が酸化されるのを抑制
でき、抵抗体の抵抗値の制御性を向上させることができ
る。

【００５４】請求項４の製造方法では、請求項３に記載
の製造方法において、ＣＶＤ絶縁膜パターンの材料のと
してシリコン酸化膜を用いるようにしたので、保護用絶
縁膜とゲート酸化膜を同時に形成することにより半導体
装置の製造工程数を低減することができ、さらに、熱酸
化処理時に抵抗体パターンの上面が酸化されるのを抑制
でき、抵抗体の抵抗値の制御性を向上させることができ
る。

【００５５】請求項５の製造方法では、請求項３に記載
の製造方法において、ＣＶＤ絶縁膜パターンの材料のと
してシリコン窒化膜を用いるようにしたので、抵抗体パ
ターンの上面が酸化されるのを完全に防止でき、抵抗値
の制御性が増し、さらに、抵抗体上層の絶縁膜に、レー
ザー照射によって抵抗体パターンを切断するトリミング
処理用の開口部が形成されても、抵抗体パターン上層に
シリコン窒化膜が存在しているので、抵抗体パターンへ
の水分や水素イオンの浸入を防止でき、抵抗体パターン
の抵抗値変化を防止することができる。

【００５６】請求項６の製造方法では、本発明にかかる
製造方法の第２の態様において、ＣＶＤ絶縁膜パターン
の材料としてシリコン窒化膜を用い、エッチング工程
（Ｄ）で、保護用絶縁膜として抵抗体パターン上層に形
成されたシリコン窒化膜を選択的に除去した後、半導体
基板上全面にＣＶＤ酸化膜を形成し、フォトリソグラフ
ィー技術及びエッチング技術を用いてＣＶＤ酸化膜をパ
ターニングして抵抗体パターン上に所定の長さのＣＶＤ
酸化膜パターンを形成するようにしたので、抵抗体パタ
ーン上にシリコン窒化膜が存在せず、シリコン窒化膜に
よる抵抗体パターンへの機械的ストレスをなくすことが
できるので、抵抗体パターンの抵抗値の変化を抑制する
ことができる。

【図面の簡単な説明】

【図１】第１の実施例の前半を示す工程断面図である。

【図２】第１の実施例の中盤を示し、図１の続きを示す
工程断面図である。

【図３】第１の実施例の後半を示し、図２の続きを示す
工程断面図である。

【図４】第２の実施例の前半を示す工程断面図である。

【図５】第２の実施例の中盤を示し、図４の続きを示す
工程断面図である。

【図６】第２の実施例の後半を示し、図５の続きを示す
工程断面図である。

【図７】第３の実施例の前半を示す工程断面図である。

【図８】第３の実施例の中盤を示し、図７の続きを示す
工程断面図である。

【図９】第３の実施例の後半を示し、図８の続きを示す
工程断面図である。

【図１０】第４の実施例の中盤を示し、図５（Ｆ）の続
きを示す工程断面図である。

【図１１】第４の実施例の後半を示し、図１０の続きを
示す工程断面図である。

【図１２】従来の製造方法によって形成した膜厚が薄い
ポリシリコン膜を使用した薄膜抵抗体と、その抵抗体と
金属配線とを接続するコンタクトホールを断面で示す模
式図である。

【図１３】従来の製造方法における不具合を示す断面図
である。

【図１４】従来技術１によって形成した抵抗体を示す断
面図である。

【図１５】従来技術２によって形成した抵抗体を示す断
面図である。

【符号の説明】

１ シリコン基板 ３ フィールド酸化膜 ５ バッファ酸化膜 ７ 抵抗体パターン ９ ゲート酸化膜 １１ 熱酸化膜 １１ａ 熱酸化膜パターン １３ ポリシリコン膜 １３ａ ゲート電極パターン １３ｂ 側面残渣膜 １５，１９，３７ フォトレジストパターン １７ ＣＶＤ酸化膜 １７ａ サイドウォールスペーサ １７ｂ 側面残渣膜 １７ｃ ＣＶＤ酸化膜パターン ２１ 抵抗体 ２３ ソース及びドレイン ２５ チタン ２７ チタンシリサイド層 ２９ 層間絶縁膜 ３１ コンタクトホール ３３ シリコン窒化膜パターン ３５，３５ａ ＣＶＤ酸化膜パターン

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 29/43 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 BB26 BB28 CC01 CC05 DD02 DD04 DD08 DD16 DD17 DD26 DD37 DD55 DD64 DD65 DD78 DD84 DD86 DD88 DD95 EE09 EE14 FF13 FF14 GG16 GG20 HH16 HH20 5F033 HH04 HH25 HH27 HH28 HH29 KK04 KK25 KK27 KK28 KK29 LL04 MM07 PP15 QQ08 QQ09 QQ10 QQ16 QQ19 QQ37 QQ53 QQ58 QQ59 QQ65 QQ70 QQ73 QQ76 QQ82 RR04 RR06 SS11 SS13 SS25 SS27 TT08 VV00 VV06 VV09 VV16 XX00 XX09 XX10 XX33 5F038 AR09 AR12 AR15 AV02 CD19 EZ13 EZ14 EZ15 EZ16 EZ17 EZ20 5F048 AC10 BA01 BB06 BB08 BC06 BF06 BG01 BG12 DA25

Claims (6)

【特許請求の範囲】
1. 【請求項１】 以下の工程（Ａ）から（Ｇ）を含むこと
   を特徴とする半導体装置の製造方法。 （Ａ）半導体基板表面に素子分離のためのフィールド絶
   縁膜を形成し、フィールド絶縁膜に囲まれた活性領域を
   形成する素子分離工程、（Ｂ）第１のポリシリコン膜か
   らなる抵抗体パターン、及びその抵抗体パターンを覆う
   保護用絶縁膜を前記フィールド絶縁膜上に形成する抵抗
   体パターン形成工程、（Ｃ）前記活性領域上にゲート酸
   化膜を介して前記第１のポリシリコン膜より厚い膜厚の
   第２のポリシリコン膜からなるゲート電極パターンを形
   成するゲート電極形成工程、（Ｄ）半導体基板上全面に
   ＣＶＤ酸化膜を形成した後、フォトリソグラフィー技術
   及びエッチング技術を用いて前記抵抗体パターン上の層
   をパターニングして前記抵抗体パターン上に所定の長さ
   のＣＶＤ酸化膜パターンを含むパターンを形成し、前記
   抵抗体パターンの両端側上面を露出させるとともに、前
   記ゲート電極パターン上面を露出させ、前記ゲート電極
   パターン側面に前記ＣＶＤ酸化膜の残渣膜を形成し、前
   記活性領域表面を露出させるエッチング工程、（Ｅ）前
   記活性領域の露出した表面を介して前記半導体基板にソ
   ース及びドレイン用のイオン注入を施すイオン注入工
   程、（Ｆ）半導体基板上全面に高融点金属を堆積した
   後、加熱処理を施して、前記抵抗体パターンの露出した
   両端側上面、前記ゲート電極パターン上面、及び前記活
   性領域の露出した表面に高融点金属シリサイド層を形成
   するサリサイド工程、（Ｇ）半導体基板上全面に層間絶
   縁膜を形成した後、前記抵抗体パターンの両端側上面に
   形成された前記高融点金属シリサイド層上を含む必要な
   位置に前記層間絶縁膜に開口部を形成するコンタクトホ
   ール形成工程。
2. 【請求項２】 抵抗体パターン形成工程（Ｂ）は、前記
   フィールド酸化膜上に前記抵抗体パターンを形成した
   後、熱酸化処理を施して、前記抵抗体パターン上面及び
   側面に熱酸化膜からなる前記保護用絶縁膜を形成すると
   ともに、前記活性領域表面にゲート酸化膜を形成する請
   求項１に記載の製造方法。
3. 【請求項３】 抵抗体パターン形成工程（Ｂ）は、前記
   フィールド酸化膜上に前記抵抗体パターン及び抵抗体パ
   ターン上層にＣＶＤ絶縁膜パターンを形成した後、熱酸
   化処理を施して、前記抵抗体パターン側面に熱酸化膜か
   らなる前記保護用絶縁膜を形成して前記ＣＶＤ絶縁膜パ
   ターン及び前記熱酸化膜からなる前記保護絶縁膜を形成
   するとともに、前記活性領域表面にゲート酸化膜を形成
   する請求項１に記載の製造方法。
4. 【請求項４】 前記ＣＶＤ絶縁膜パターンはシリコン酸
   化膜からなる請求項３に記載の製造方法。
5. 【請求項５】 前記ＣＶＤ絶縁膜パターンはシリコン窒
   化膜からなる請求項３に記載の製造方法。
6. 【請求項６】 エッチング工程（Ｄ）において、前記保
   護用絶縁膜として前記抵抗体パターン上層に形成された
   シリコン窒化膜を選択的に除去した後、半導体基板上全
   面にＣＶＤ酸化膜を形成し、フォトリソグラフィー技術
   及びエッチング技術を用いて前記ＣＶＤ酸化膜をパター
   ニングして前記抵抗体パターン上に所定の長さのＣＶＤ
   酸化膜パターンを形成する請求項５に記載の製造方法。