JPS5892265A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 （２）従来技術と間組点 ＦＥＴの特性を改善し、ＦＰＪＴを含む半導体集積回路
装置の集積密度を増大するために、ゲート電極をマスク
としてイオン注入を行い熱処理を施して活性化するセル
ファライン（ｓｅｌｆ　ａＨｇｎ）法が一般に行われて
いる。

シリコン（Ｓｉ）ＦＥＴのゲート電極は、従来この熱処
理温度に耐える多結晶８１で形成されていた。しかしな
がら多結晶８ｉは抵抗率が高いためにＦＢＴの高速度化
が制限され、ＳＮよりも抵抗率が低いモリブテン（ＭＯ
）等の高融点金属、或いはこれよりも化学的に安定であ
るモリブデン・シリサイド（ＭｏＳｉ、）等の高融点金
属珪化物が現在試みられているなど、ゲート電極の抵抗
値の低下が求められている。

又、ＧａＡｓシ曹ットキットキーグーＴについて、セル
７アライン法によるイオン注入を行った後の熱処理は８
５０Ｃ程度の温度を必賛とするが、Ｍｏ。

タングステン（Ｗ）等をゲート電極材料とする場合には
、この熱処理においてこれらの金属がＧｓ＋Ａｓと金属
学的な反応が起きシ宵ットキー障壁が破壊されてＦＢＴ
が実現されない。この金属学的な反応を起さない材料と
してはＴｉ／Ｗシリサイドがあるが、この材料は抵抗率
が高く高速度を志向するＧｍＡｓ　　ＦＥＴとしては大
きい問題である。

（３）発明の目的 本発明はＦＥＴについて、ゲート電極とイオン注入領域
との整合をセルファライン法と同等に保ちつつ、ゲート
電極を低抵抗軍の材料等により形成することにより、そ
の特性等を改善することを目標とする。

（４）　　発明の構成 本発明の前記目的は、ゲートパターンを第一の材料層を
もって形成して、該パターンをマスクの少くとも一部と
してイオン注入を行い、ウニ八面上に絶縁膜を被着形成
した後に第一の材料よりなる該パターンをその上の絶縁
膜と共に選択的に除去することにより、該絶縁膜にゲー
トパターンを形成すべき開口を設け、かつ、前記注入イ
オンを活性化する熱処理を適宜の時点において施した後
、館二の材料をもって前記開口を覆うゲート電極を形成
することによって達成される。

（５）発明の実施例 本発明を実施例により図面を参照して具体的に説明する
。

第１図乃至第１０図はＧａＡｓシ冒ットキットキーＦＥ
Ｔて本発明の実施例を示す断面図である。

半絶縁性ＧａＡｓ基板１上に、レジストによりマスク２
を設け、例えば８１を１４５ＫｅＶにて２．４×１０”
　ｃｍ−”程度注入して注入層３を形成する。（第１図
） 前記マスク２を除去した後、スパッタ法等によりＧａＡ
ｓ基板１保護のための窒化アルミニウム（ＡｚＮ）膜４
を厚さ５Ｑｎｍ程薇に形成し、次いで気相成長法（以下
ＯＶＤ法という）等によって、Ｓｉｎ、膜５を厚さ１μ
愼稚度に形成する。（第２図）この８１０．膜５より本
発明の４！黴とする第一の材料層によるゲートパターン
６を形成する。このパターン６はゲート電極の整流性接
触部のバター／を定めるもので、そのパターン形成はリ
ングラフィ法によるが、Ｓｉｎ、のエツチングはパター
ン側端面の裾の広がりを抑制するようにガス正方等を調
整したりアクティブイオンエツチング法による。

（第３図） 次いでソース高濃度領域７及びドレイン高濃度領域８形
成のためのイオン注入を咎う。すなわちレジストにより
マスク９を設けた彼、ＳｔＯ，によるゲートパターン６
及びレジストによるマスク９をマスクとして、Ｓｉを３
５０　ＫｅＶ程度にてＩ×１０　　ｃｎｔ　　程度に注
入する。（第４図）前記マスク９を除去して絶縁膜１０
を形成する。

本実施例においては、絶縁膜１０は蒸着法により一酸化
シリコン（８ｉ０）を厚さ約２００ｎｍに付着させた。

（第５図） 次いで８４０．によるゲートパターン６を選択的に除去
する。これは例えば弗化水素（ＨＦ　）と弗化アンモニ
ウム（ＮＨ４Ｆ）との１：１０程度の混合溶液を用いて
１分間程度のエツチングによるが、この結果、パターン
６上の絶縁膜１０はリフトオフされ、絶縁膜ｌＯにゲー
トパターンσ１開口が設けられた形状となる。（第６図
） なお！ｇ４図を参照して説明した高ＩＩＩＦｊＩＬ領域
形成のためのイオン注入後の、該イオン活性化のための
熱処理は、イオン注入後より前記第６図の絶縁Ｊｌｆ（
１０にゲートパターンの開口を形成後ゲート電極形成用
の導体層被着形成直前までの適宜の時点に実施する。こ
の熱処理条件は例えば温Ｆ１８ｓＯｃｓ時間２０分間程
匿であって、先に述べた如く、従来技術においてはゲー
ト電極が問題となるが、本実施例においてはゲートパタ
ーン６はＡｚＮＮｌｋＪＩ４を介してＳｉｎ、により構
成されてあり、更にパターン６を除去後に熱処理を実施
することも可能であって、熱処理の際のゲート電極の問
題が解決されている。

シ１ットキーグー）ＦＥＴにおいては、次に絶［８１０
の前記ゲートパターンの開口部分のＡｔＮ膜４を除去す
る。このエツチングは熱燐酸によるウェットエツチング
でもよいが、ドライエツチングが好ましい。（第７図） 次にゲート′ＩＩＬｔｉｋを形成する導体層１１を設け
る。

この導体層１１は抵抗率の低い金（Ａｕ）、アルミニウ
ム＜Ａｔ）Ｑ＃を選択することも可能であり、才た多層
構造とするなどの方法−こよってＦＥＴの特性改善を図
ることも可能であって、その形成方法は原着、スパッタ
リング等による。（第８図）前記導体層１１をリングラ
フィ法によりバターニングして、ゲート電極１２を有る
。（第９図）続いて、ソース、ドレイン電極及び配線パ
ターン１３を形成する。（第１０図） 以上説明した如く、本発明においてはゲートパターンを
まず第一の材料によって形成し、これをマスクとするイ
オン注入、絶縁膜形成後これを除去するが、この第一の
材料として前記実施例においてはＳｉｎ、を用いたが、
これはＳｉｎ、に限られるものではなく、エツチングに
８いて保曖膜４、絶縁ＭＩＯとの選択性が優れ、イオン
注入の際にノックオン（ｋｎｏｃｋ　ｏｎ）による悪影
響がないことを考慮して、絶縁材料、金属材料或いはレ
ジスト尋から、作業性、コスト等の点で有利な材料を選
択することが１５１能である。

又、上記実施例はシ曹ットキーグートＧａＡｓＦＢＴで
あるが、絶縁ゲート形ＦＢＴ、あるいは５ｉＦＥＴにつ
いても同様に本発明を実施することが可能である。

（６）発明の効果 本発明は以上説明した如く、ＦＥＴにおいてゲートパタ
ーンを第一の材料をもって形成してイオン注入を行ない
絶縁膜を形成した後に該パターンを選択的に除去するこ
とにより該絶縁膜にゲートパターンを形成すべき開口を
設け、熱処理伊に第二の材料として低抵抗率の材料をも
って、もしくは材料の組合せによる多層構造の、ゲート
電極を形成することによって、特性及び信頼度が改善さ
れたＦＢＴを得る製造方法を提供するものである。

【図面の簡単な説明】

第１図乃至第１０図は本発明の実施例を示す断面図であ
る。 図において、１は半絶縁性ＧａＡｓ基板、２はマスク、
３はｎ注入層、４はＡｔＮ膜、５は８１０ｍ膜、６はゲ
ートパターン、７はソース高濃ｌ領域、８はドレイン高
濃度領域、９はマスク、１ｏは絶縁膜、１１は導体層、
１２はゲート電極、１３は電極及び配線パターンを示す
。 第１図 ３ 薯２１２Ｊ 更３図 χ 第４図 便７図 更δ図 案ｑＩ２Ｊ ノ２

Claims (1)

【特許請求の範囲】
1. ゲートパターンを第一の材料層をもって形成して、該パ
   ターンをマスクの少くとも一部としてイオン注入を行い
   、ウェハ面上に絶縁膜を被着形成した後に前記第一材料
   のパターンをその上の前記絶縁膜と共に選択的に除去す
   ることにより、該絶縁属にゲートパターンの開口を設け
   、かつ前記注入イオンを活性化する熱処理を適宜の時点
   において施した後、第二の材料をもって前記開口を覆う
   ゲート電極を形成することを特徴とする電界効果トラン
   ジスタを含む半導体装置の製造方法。