JP2567845B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電界効果トランジスタの製造方法に関
し、特にGaAs半導体基板に形成されるショットキーバリ
ヤ接合形の電界効果トランジスタの製造方法に関するも
のである。
し、特にGaAs半導体基板に形成されるショットキーバリ
ヤ接合形の電界効果トランジスタの製造方法に関するも
のである。
（従来の技術） ショットキーバリヤゲート電界効果トランジスタ（以
下SBFETと略記する）のうち、基板がGaAsで構成されて
いるMSFETは特に高周波性に優れているため、マイクロ
波用素子として広く用いられているが、近年では、更に
GaAs ICの構成素子としても、更に改良された製造方法
が求められている。
下SBFETと略記する）のうち、基板がGaAsで構成されて
いるMSFETは特に高周波性に優れているため、マイクロ
波用素子として広く用いられているが、近年では、更に
GaAs ICの構成素子としても、更に改良された製造方法
が求められている。
GaAs MESFETの製造方法としては種々のものが知られ
ているが、現在主流となっている方法は、ゲート電極を
ショットキーバリヤとなる１種もしくは２種以上の金属
を積層して構成する一方、活性層並びにソース電極及び
ドレイン電極下のN+導電層をイオン注入法を利用して形
成する方法である。また、この方法において、イオン注
入の方法とゲート電極の形成方法には次のような方法が
行われていた。
ているが、現在主流となっている方法は、ゲート電極を
ショットキーバリヤとなる１種もしくは２種以上の金属
を積層して構成する一方、活性層並びにソース電極及び
ドレイン電極下のN+導電層をイオン注入法を利用して形
成する方法である。また、この方法において、イオン注
入の方法とゲート電極の形成方法には次のような方法が
行われていた。
すなわち、イオン注入方法としては、金属膜を透過し
て半導体基板内に不純物イオンを注入する方法と、活性
化アニールの時に用いる絶縁性保護膜を透過して半導体
基板内に不純物イオンを注入する方法とがあり、一方、
多層金属のゲート電極形成方法としては、異種金属を多
層に蒸着させて形成する方法と、添加元素の濃度が互い
に異なる同種金属層を多層に積層させて形成する方法と
が行われている。
て半導体基板内に不純物イオンを注入する方法と、活性
化アニールの時に用いる絶縁性保護膜を透過して半導体
基板内に不純物イオンを注入する方法とがあり、一方、
多層金属のゲート電極形成方法としては、異種金属を多
層に蒸着させて形成する方法と、添加元素の濃度が互い
に異なる同種金属層を多層に積層させて形成する方法と
が行われている。
前記のごとき従来方法では、活性層上のショットキー
メタルとN+導電層上の絶縁性保護膜とをキャップとして
活性化アニールが行われるので、基板に対して不均一な
熱処理応力を生じ、その結果不純物原子の異常拡散など
が生ずるという問題点があった。
メタルとN+導電層上の絶縁性保護膜とをキャップとして
活性化アニールが行われるので、基板に対して不均一な
熱処理応力を生じ、その結果不純物原子の異常拡散など
が生ずるという問題点があった。
また、前記のごとき従来方法には、次のような問題点
もあった。
もあった。
（ｉ） 活性化アニールに用いる絶縁性保護膜を透して
イオン注入を行う方法では、この膜を形成せずに直接イ
オン注入を行った場合に比べて基板表面のキャリア濃度
が高くなるとともにイオン注入による基板の損傷が小さ
いという効果があるが、イオン注入後の工程では該保護
膜を除去してからゲート電極を蒸着することになるた
め、該保護膜除去後に露出した半導体基板表面がその後
の工程で種々の物理的及び化学的処理によって汚染さ
れ、その結果、ショットキー特性が不安定であったり、
活性層の特性が不均一な素子が生じやすかった。
イオン注入を行う方法では、この膜を形成せずに直接イ
オン注入を行った場合に比べて基板表面のキャリア濃度
が高くなるとともにイオン注入による基板の損傷が小さ
いという効果があるが、イオン注入後の工程では該保護
膜を除去してからゲート電極を蒸着することになるた
め、該保護膜除去後に露出した半導体基板表面がその後
の工程で種々の物理的及び化学的処理によって汚染さ
れ、その結果、ショットキー特性が不安定であったり、
活性層の特性が不均一な素子が生じやすかった。
（ii） 金属膜を透して半導体基板内にイオン注入する
方法においても、イオン注入後に該金属膜は除去されて
それがゲート電極として使用されることはなかった。な
ぜなら一般に金属膜のイオン透過性は絶縁性保護膜に比
べて小さいため、前記（ｉ）の方法よりイオン注入量が
小さくなる。それ故、この方法の場合、該金属膜の厚さ
は最大５〜700Åの範囲に制限されることになるが、そ
のためゲート電極として使用するとゲートのシート抵抗
が高くなり、FETの高速動作が妨げられることとなり、
より高い周波数で動作し得る素子を形成することが不可
能となるからである。
方法においても、イオン注入後に該金属膜は除去されて
それがゲート電極として使用されることはなかった。な
ぜなら一般に金属膜のイオン透過性は絶縁性保護膜に比
べて小さいため、前記（ｉ）の方法よりイオン注入量が
小さくなる。それ故、この方法の場合、該金属膜の厚さ
は最大５〜700Åの範囲に制限されることになるが、そ
のためゲート電極として使用するとゲートのシート抵抗
が高くなり、FETの高速動作が妨げられることとなり、
より高い周波数で動作し得る素子を形成することが不可
能となるからである。
（iii） ゲート電極が多層金属から成る従来の方法で
は、構成金属が同種金属、異種金属いずれの場合にあっ
ても、ゲート電極下部を形成する下層金属膜が活性層及
びN+の導電層のイオン注入透過膜として利用されること
がなかった。その結果、前記（ｉ）、（ii）の方法と同
様、半導体基板表面はイオン注入時の損傷が生じたり、
また、その後の工程における酸化やエッチングの影響を
受け、活性層や表面特性は劣化されていた。
は、構成金属が同種金属、異種金属いずれの場合にあっ
ても、ゲート電極下部を形成する下層金属膜が活性層及
びN+の導電層のイオン注入透過膜として利用されること
がなかった。その結果、前記（ｉ）、（ii）の方法と同
様、半導体基板表面はイオン注入時の損傷が生じたり、
また、その後の工程における酸化やエッチングの影響を
受け、活性層や表面特性は劣化されていた。
（発明が解決しようとする問題点） この発明の目的は、前記のごとき従来方法における問
題点を解決し、活性化アニールに際し基板に対して不均
一な熱処理応力を生ずることがなく、また均一な特性の
高周波FETを製造することができるSBFETの製造方法を提
供することである。
題点を解決し、活性化アニールに際し基板に対して不均
一な熱処理応力を生ずることがなく、また均一な特性の
高周波FETを製造することができるSBFETの製造方法を提
供することである。
［発明の構成］ （問題点を解決するための手段と作用） この発明による電界効果トランジスタの製造方法は、
半導体基板の上にタングステンナイトライド又はタング
ステンシリサイドの第一の金属膜を形成する工程と、該
第一の金属膜の上に高融点金属又はその化合物から成る
第二の金属膜を形成する工程と、該第二の金属膜を選択
的にエッチングしたゲート電極上部をストッパーとする
とともに該第一の金属膜を透して該第一の半導体基板内
にソース電極及びドレイン電極下の導電層形成用の不純
物をイオン注入する工程と、該第一の金属膜が導電層を
被覆した状態で導電層の活性化アニールをする工程を含
むことを特徴とする。
半導体基板の上にタングステンナイトライド又はタング
ステンシリサイドの第一の金属膜を形成する工程と、該
第一の金属膜の上に高融点金属又はその化合物から成る
第二の金属膜を形成する工程と、該第二の金属膜を選択
的にエッチングしたゲート電極上部をストッパーとする
とともに該第一の金属膜を透して該第一の半導体基板内
にソース電極及びドレイン電極下の導電層形成用の不純
物をイオン注入する工程と、該第一の金属膜が導電層を
被覆した状態で導電層の活性化アニールをする工程を含
むことを特徴とする。
本発明方法における導電層形成のためのイオン注入
は、タングステンナイトライド又はタングステンシリサ
イドの第一の金属膜を透して行なわれるので、導電層表
面近傍に高濃度に形成され、ソース及びドレインの接触
抵抗を低減する。またタングステンナイトライド又はタ
ングステンシリサイドの第一の金属膜が基板全面を被覆
する均質なキャップとして活性化アニールがなされ、基
板に加わる熱処理不均一応力のクッションとなるので、
熱処理されたときドープされた不純物原子の異常再拡散
が防止される。そして、第一金属膜としてタングステン
ナイトライド又はタングステンシリサイドを使用すると
GaAs基板に対して特に熱応力を生じないことから好まし
い。
は、タングステンナイトライド又はタングステンシリサ
イドの第一の金属膜を透して行なわれるので、導電層表
面近傍に高濃度に形成され、ソース及びドレインの接触
抵抗を低減する。またタングステンナイトライド又はタ
ングステンシリサイドの第一の金属膜が基板全面を被覆
する均質なキャップとして活性化アニールがなされ、基
板に加わる熱処理不均一応力のクッションとなるので、
熱処理されたときドープされた不純物原子の異常再拡散
が防止される。そして、第一金属膜としてタングステン
ナイトライド又はタングステンシリサイドを使用すると
GaAs基板に対して特に熱応力を生じないことから好まし
い。
（実施例） 以下に図面を参照して本発明方法の主要工程について
説明する。
説明する。
第一実施例では、第２図（ａ）に示すように、まず、
GaAs製の半絶縁性基板１の上に例えばWN（タングステン
ナイトライド）から成る第一の金属膜２を700Å以下の
膜厚で全面蒸着する。この上に活性層形成のためのイオ
ン注入用開口3aを有するレジストパターン３を第２図
（ｂ）に示すように形成し、この開口3a内に露出した第
一の金属膜２を透過して不純物を基板１内にイオン注入
し、活性層となるべきイオン注入領域４を形成する。次
にレジストパターン３を剥離した後、第２図（ｃ）に示
すように第一の金属膜２の上にMoから成る第二の金属膜
５を厚さ500〜2000Åで蒸着する。そして、この上にゲ
ート電極とほぼ同形のレジストパターン６（もしくはSi
O2など絶縁物からなる、あるいはレジストと絶縁物の複
合層からなるパターン）を第２図（ｄ）の如く形成した
後、該レジストパターン６をマスクとして第二の金属膜
５をエッチングして第２図（ｅ）のようにゲート電極上
部７を形成する。
GaAs製の半絶縁性基板１の上に例えばWN（タングステン
ナイトライド）から成る第一の金属膜２を700Å以下の
膜厚で全面蒸着する。この上に活性層形成のためのイオ
ン注入用開口3aを有するレジストパターン３を第２図
（ｂ）に示すように形成し、この開口3a内に露出した第
一の金属膜２を透過して不純物を基板１内にイオン注入
し、活性層となるべきイオン注入領域４を形成する。次
にレジストパターン３を剥離した後、第２図（ｃ）に示
すように第一の金属膜２の上にMoから成る第二の金属膜
５を厚さ500〜2000Åで蒸着する。そして、この上にゲ
ート電極とほぼ同形のレジストパターン６（もしくはSi
O2など絶縁物からなる、あるいはレジストと絶縁物の複
合層からなるパターン）を第２図（ｄ）の如く形成した
後、該レジストパターン６をマスクとして第二の金属膜
５をエッチングして第２図（ｅ）のようにゲート電極上
部７を形成する。
次に該レジストパターン６を剥離した後、新たにレジ
スト膜を全面に被着させ該レジスト膜をパターニングし
て第２図（ｆ）のごときレジストパターン８を形成する
ことによりゲート電極上部７の両側にソース及びドレイ
ン形成用のイオン注入のための開口を形成する。そし
て、ゲート電極上部７とレジストパターン８をストッパ
ーとしてゲート電極上部７の両側に露出している第一の
金属膜２を透過して基板１内に第２図（ｇ）のように不
純物をイオン注入し、前記イオン注入領域４を挾んでソ
ース及びドレインの導電層となるべき二つのN+イオン注
入領域９を形成する。しかる後、レジストパターン８を
剥離し、第２図（ｈ）の如く絶縁膜10を全面に被着させ
て該絶縁膜10を第一金属膜２及びゲート電極上部７とと
もに活性化アニール時の保護膜とした後、800℃前後で
５〜40分間、活性化アニールを行って前記各イオン注入
領域の活性化と結晶回復を行うことにより、前記イオン
注入領域をそれぞれ活性層11並びにソースN+導電層12及
びドレインN+導電層13を形成する。アニールはアルシン
雰囲気のキャップレスアニール、ランプアニール、その
他を採用してもよい。
スト膜を全面に被着させ該レジスト膜をパターニングし
て第２図（ｆ）のごときレジストパターン８を形成する
ことによりゲート電極上部７の両側にソース及びドレイ
ン形成用のイオン注入のための開口を形成する。そし
て、ゲート電極上部７とレジストパターン８をストッパ
ーとしてゲート電極上部７の両側に露出している第一の
金属膜２を透過して基板１内に第２図（ｇ）のように不
純物をイオン注入し、前記イオン注入領域４を挾んでソ
ース及びドレインの導電層となるべき二つのN+イオン注
入領域９を形成する。しかる後、レジストパターン８を
剥離し、第２図（ｈ）の如く絶縁膜10を全面に被着させ
て該絶縁膜10を第一金属膜２及びゲート電極上部７とと
もに活性化アニール時の保護膜とした後、800℃前後で
５〜40分間、活性化アニールを行って前記各イオン注入
領域の活性化と結晶回復を行うことにより、前記イオン
注入領域をそれぞれ活性層11並びにソースN+導電層12及
びドレインN+導電層13を形成する。アニールはアルシン
雰囲気のキャップレスアニール、ランプアニール、その
他を採用してもよい。
次いで第２図（ｉ）の如く絶縁膜10を剥離した後、ゲ
ート電極上部７をマスクにして第一の金属膜２を反応性
イオンエッチングすることにより、第２図（ｊ）に示し
たようにゲート電極上部７と自己整合するゲート電極下
部14が形成される。そして更にアルミニウム等の第三の
金属膜の蒸着、レジストパターンの形成、該レジストパ
ターンをマスクとして第三の金属膜の選択的エッチング
等の工程を経て第２図（ｋ）に示すように、ソースN+導
電層12及びドレインN+導電層13にオーミック接触するソ
ース電極15及びドレイン電極16を形成して素子形成工程
を終了する。
ート電極上部７をマスクにして第一の金属膜２を反応性
イオンエッチングすることにより、第２図（ｊ）に示し
たようにゲート電極上部７と自己整合するゲート電極下
部14が形成される。そして更にアルミニウム等の第三の
金属膜の蒸着、レジストパターンの形成、該レジストパ
ターンをマスクとして第三の金属膜の選択的エッチング
等の工程を経て第２図（ｋ）に示すように、ソースN+導
電層12及びドレインN+導電層13にオーミック接触するソ
ース電極15及びドレイン電極16を形成して素子形成工程
を終了する。
その結果、本発明方法によれば、第１図に示すよう
に、ゲート電極17の上部７がMo等の第二の金属膜で構成
されるとともにゲート電極17の下部14がWN等の第一の金
属膜で構成されたGaAs MESFETが得られる。
に、ゲート電極17の上部７がMo等の第二の金属膜で構成
されるとともにゲート電極17の下部14がWN等の第一の金
属膜で構成されたGaAs MESFETが得られる。
なお、第二の金属膜５はMo化合物であってもよいこと
は勿論であるが、ＷやMo以外の高融点金属もしくはその
化合物で構成してもよい。
は勿論であるが、ＷやMo以外の高融点金属もしくはその
化合物で構成してもよい。
第３図は別の第二実施例の工程を示したものである。
第一実施例とは第２図（ｅ）までの工程が同じで、次に
レジストパターン６を剥離し、第３図（ａ）のように、
酸化膜18を全面に堆積し、さらにレジスト膜19を被覆す
る。これをエッチバックすれば、第３図（ｂ）のように
ゲート電極上部７の側壁にサイドウォール20を残すこと
ができる。これに新たにレジスト膜を全面に被着させ、
該レジスト膜をパターニングしてN+導電層イオン注入の
ためのストッパーを形成して、第３図（ｃ）のようにイ
オン注入をすれば、ゲート電極からサイドウォール20に
よる所定オフセット寸法を隔てたN+イオン注入領域21
（N+導電層）が形成されたGaAs MESFETを得ることがで
きる。
第一実施例とは第２図（ｅ）までの工程が同じで、次に
レジストパターン６を剥離し、第３図（ａ）のように、
酸化膜18を全面に堆積し、さらにレジスト膜19を被覆す
る。これをエッチバックすれば、第３図（ｂ）のように
ゲート電極上部７の側壁にサイドウォール20を残すこと
ができる。これに新たにレジスト膜を全面に被着させ、
該レジスト膜をパターニングしてN+導電層イオン注入の
ためのストッパーを形成して、第３図（ｃ）のようにイ
オン注入をすれば、ゲート電極からサイドウォール20に
よる所定オフセット寸法を隔てたN+イオン注入領域21
（N+導電層）が形成されたGaAs MESFETを得ることがで
きる。
第４図はオフセットを挿入する別の第三実施例の工程
を示したものである。第一実施例の第２図（ｉ）の工程
で、第一の金属膜２を反応性イオンエッチングに加え
て、制御性のよく、かつサイドエッチングのできるプラ
ズマエッチングなどの方法を併用すれば、第４図のよう
にゲート電極下部22とN+導電層12,13との間にサイドエ
ッチングによるオフセットを入れることができる。
を示したものである。第一実施例の第２図（ｉ）の工程
で、第一の金属膜２を反応性イオンエッチングに加え
て、制御性のよく、かつサイドエッチングのできるプラ
ズマエッチングなどの方法を併用すれば、第４図のよう
にゲート電極下部22とN+導電層12,13との間にサイドエ
ッチングによるオフセットを入れることができる。
［発明の効果］ 以上に説明した本発明方法によれば、第一金属膜が基
板全面を被覆する均質なキャップとして活性化アニール
がなされ、基板に加わる熱処理不均一応力のクッション
になるので、熱処理されたときドープされた不純物原子
の異常再拡散などが防止される。そして第一金属膜とし
てタングステンナイトライド、タングステンシリサイド
の高融点金属化合物を使用すると、GaAs基板に対して熱
応力を生じないことから特に好ましい。
板全面を被覆する均質なキャップとして活性化アニール
がなされ、基板に加わる熱処理不均一応力のクッション
になるので、熱処理されたときドープされた不純物原子
の異常再拡散などが防止される。そして第一金属膜とし
てタングステンナイトライド、タングステンシリサイド
の高融点金属化合物を使用すると、GaAs基板に対して熱
応力を生じないことから特に好ましい。
第１図は、本発明方法で製造されるGaAs MESFETの断面
図、第２図（ａ）乃至第２図（ｋ）は本発明方法第一実
施例の工程を示す断面図、第３図（ａ）乃至第３図
（ｃ）は第二実施例の主要工程を示す断面図、第４図は
第三実施例の主要工程を示す断面図である。 １……半導体基板、２……第一の金属膜、３……レジス
トパターン、４……活性層イオン注入領域、５……第二
の金属膜、６……レジストパターン、７……ゲート電極
上部、８……レジストパターン、9,21……N+導電層イオ
ン注入領域、10……絶縁膜、11……活性層、12……ソー
スN+導電層、13……ドレインN+導電層、14,22……ゲー
ト電極下部、15……ソース電極、16……ドレイン電極、
17……ゲート電極、20……サイドウォール。
図、第２図（ａ）乃至第２図（ｋ）は本発明方法第一実
施例の工程を示す断面図、第３図（ａ）乃至第３図
（ｃ）は第二実施例の主要工程を示す断面図、第４図は
第三実施例の主要工程を示す断面図である。 １……半導体基板、２……第一の金属膜、３……レジス
トパターン、４……活性層イオン注入領域、５……第二
の金属膜、６……レジストパターン、７……ゲート電極
上部、８……レジストパターン、9,21……N+導電層イオ
ン注入領域、10……絶縁膜、11……活性層、12……ソー
スN+導電層、13……ドレインN+導電層、14,22……ゲー
ト電極下部、15……ソース電極、16……ドレイン電極、
17……ゲート電極、20……サイドウォール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−174773（ＪＰ，Ａ) 特開 昭58−188157（ＪＰ，Ａ) 特開 昭60−12731（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の上にタングステンナイトライ
ド又はタングステンシリサイドの第一の金属膜を形成す
る工程と、該第一の金属膜の上に高融点金属又はその化
合物から成る第二の金属膜を形成する工程と、該第二の
金属膜を選択的にエッチングしたゲート電極上部をスト
ッパーとするとともに該第一の金属膜を透して該第一の
半導体基板内にソース電極及びドレイン電極下の導電層
形成用の不純物をイオン注入する工程と、該第一の金属
膜が導電層を被覆した状態で導電層の活性化アニールを
する工程とを含む電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198925A JP2567845B2 (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198925A JP2567845B2 (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21220185A Division JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276566A JPS6276566A (ja) | 1987-04-08 |
| JP2567845B2 true JP2567845B2 (ja) | 1996-12-25 |
Family
ID=16399243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61198925A Expired - Lifetime JP2567845B2 (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567845B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012731A (ja) * | 1983-07-01 | 1985-01-23 | Agency Of Ind Science & Technol | 化合物半導体素子の製造方法 |
| JPS61174773A (ja) * | 1985-01-30 | 1986-08-06 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1986
- 1986-08-27 JP JP61198925A patent/JP2567845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276566A (ja) | 1987-04-08 |
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