JPH0257340B2 - - Google Patents
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- JPH0257340B2 JPH0257340B2 JP21220185A JP21220185A JPH0257340B2 JP H0257340 B2 JPH0257340 B2 JP H0257340B2 JP 21220185 A JP21220185 A JP 21220185A JP 21220185 A JP21220185 A JP 21220185A JP H0257340 B2 JPH0257340 B2 JP H0257340B2
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- 229910052751 metal Inorganic materials 0.000 claims description 63
- 239000002184 metal Substances 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000137 annealing Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 230000004913 activation Effects 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- -1 tungsten nitride Chemical class 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 description 25
- 150000002500 ions Chemical class 0.000 description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000010220 ion permeability Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、電界効果トランジスタの製造方法
に関し、特にGaAs半導体基板に形成されるシヨ
ツトキバリヤ接合形の電界効果トランジスタの製
造方法に関するもである。
に関し、特にGaAs半導体基板に形成されるシヨ
ツトキバリヤ接合形の電界効果トランジスタの製
造方法に関するもである。
［発明の技術的背景］
シヨツトキバリヤゲート電界効果トランジスタ
（以下にはSBFETと略記する）のうち、基板が
GaAsで構成されているMESFETは特に高周波
特性に優れているため、マイクロ波用素子として
広く用いられているが、近年では更にGaAsICの
構成素子としても、更に改良された製造方法が求
められている。
（以下にはSBFETと略記する）のうち、基板が
GaAsで構成されているMESFETは特に高周波
特性に優れているため、マイクロ波用素子として
広く用いられているが、近年では更にGaAsICの
構成素子としても、更に改良された製造方法が求
められている。
GaAsMESFETの製造方法としては種々のも
のが知られているが、現在主流となつている方法
は、シヨツトキバリヤとなるゲート電極を一種も
しくは二種以上の金属を積層して構成する一方、
活性層並びにソース電極及びドレイン電極下の
N+導電層をイオン注入法を利用して形成する方
法である。また、この方法において、イオン注入
の方法とゲート電極の形成方法には次のような方
法が行われていた。
のが知られているが、現在主流となつている方法
は、シヨツトキバリヤとなるゲート電極を一種も
しくは二種以上の金属を積層して構成する一方、
活性層並びにソース電極及びドレイン電極下の
N+導電層をイオン注入法を利用して形成する方
法である。また、この方法において、イオン注入
の方法とゲート電極の形成方法には次のような方
法が行われていた。
すなわち、イオン注入方法としては、金属膜を
透過して半導体基板内に不純物イオンを注入する
方法と、活性化アニールの時に用いる絶縁性保護
膜を透過して半導体基板内に不純物イオンを注入
する方法とがあり、一方、多層金属のゲート電極
形成方法としては、異種金属を多層に蒸着させて
形成する方法と、添加元素の濃度が互いに異なる
同種金属層を多層に積層させて形成する方法とが
行われている。
透過して半導体基板内に不純物イオンを注入する
方法と、活性化アニールの時に用いる絶縁性保護
膜を透過して半導体基板内に不純物イオンを注入
する方法とがあり、一方、多層金属のゲート電極
形成方法としては、異種金属を多層に蒸着させて
形成する方法と、添加元素の濃度が互いに異なる
同種金属層を多層に積層させて形成する方法とが
行われている。
［背景技術の問題点］
前記のごとき従来方法には、次のような問題点
があつた。
があつた。
(i) 活性化アニールに用いる絶縁性保護膜を通し
てイオン注入を行う方法では、この膜を形成せ
ずに直接イオン注入を行つた場合に比べて基板
表面のキヤリヤ濃度が高くなるとともにイオン
注入による基板の損傷が小さいという効果があ
るが、イオン注入後の工程では該保護膜を除去
してからゲート電極を蒸着することになるた
め、該保護膜除去後に露出した半導体基板表面
がその後の工程で種々の物理的及び化学的処理
によつて汚染され、その結果、シヨツトキ特性
が不安定であつたり、活性層の特性が不均一な
素子を生じやすかつた。
てイオン注入を行う方法では、この膜を形成せ
ずに直接イオン注入を行つた場合に比べて基板
表面のキヤリヤ濃度が高くなるとともにイオン
注入による基板の損傷が小さいという効果があ
るが、イオン注入後の工程では該保護膜を除去
してからゲート電極を蒸着することになるた
め、該保護膜除去後に露出した半導体基板表面
がその後の工程で種々の物理的及び化学的処理
によつて汚染され、その結果、シヨツトキ特性
が不安定であつたり、活性層の特性が不均一な
素子を生じやすかつた。
(ii) 金属膜を透して半導体基板内にイオン注入す
る方法においても、イオン注入後に該金属膜は
除去されてゲート電極として使用されることは
なかつた。なぜなら、一般に金属膜のイオン透
過性は絶縁性保護膜にくらべて小さいため、前
記(i)の方法よりイオン注入量が小さくなる。そ
れ故、この方法の場合、該金属膜の厚さは最大
５〜700Åの範囲に制限されることになるが、
そのためゲート電極として使用するとゲートの
シート抵抗が高くなり、FETの高速動作が妨
げられることとなり、より高い周波数で動作し
得る素子を形成することが不可能となるからで
ある。
る方法においても、イオン注入後に該金属膜は
除去されてゲート電極として使用されることは
なかつた。なぜなら、一般に金属膜のイオン透
過性は絶縁性保護膜にくらべて小さいため、前
記(i)の方法よりイオン注入量が小さくなる。そ
れ故、この方法の場合、該金属膜の厚さは最大
５〜700Åの範囲に制限されることになるが、
そのためゲート電極として使用するとゲートの
シート抵抗が高くなり、FETの高速動作が妨
げられることとなり、より高い周波数で動作し
得る素子を形成することが不可能となるからで
ある。
(iii) ゲート電極が多層金属からなる従来の方法で
は、構成金属が同種金属、異種金属いずれの場
合にあつても、ゲート電極下部を形成する下層
金属膜が活性層及びN+導電層のイオン注入透
過膜として利用されることがなかつた。その結
果、前記(i)(ii)の方法と同様、半導体基板表面は
イオン注入時の損傷が生じたり、また、その後
の工程における酸化やエツチングの影響を受け
活性層や表面特性は劣化されていた。
は、構成金属が同種金属、異種金属いずれの場
合にあつても、ゲート電極下部を形成する下層
金属膜が活性層及びN+導電層のイオン注入透
過膜として利用されることがなかつた。その結
果、前記(i)(ii)の方法と同様、半導体基板表面は
イオン注入時の損傷が生じたり、また、その後
の工程における酸化やエツチングの影響を受け
活性層や表面特性は劣化されていた。
［発明の目的］
この発明の目的は、前記のごとき従来方法にお
ける問題点を解決し、イオン注入後に活性層表面
を汚染劣化させることなく、またゲートのシート
抵抗が低く、且つ高い相互コンダクタンスを有す
る均一な特性の高周波FETを製造することがで
きるSBFETの製造方法を提供することである。
ける問題点を解決し、イオン注入後に活性層表面
を汚染劣化させることなく、またゲートのシート
抵抗が低く、且つ高い相互コンダクタンスを有す
る均一な特性の高周波FETを製造することがで
きるSBFETの製造方法を提供することである。
［発明の概要］
この発明による方法は、最終的にゲート電極が
高融点金属又はその化合物からなる第一及び第二
の金属膜の多層金属で構成されるが、該第一金属
膜は、それを透して半導体基板内に活性層形成の
ためのイオン注入を行ない、さらに活性層のアニ
ール保護膜として利用するとともにゲート電極下
部として第二金属膜とともにゲート電極を形成す
る。一方、第二金属膜は、第一金属膜を被覆して
素子形成に利用するとともに、ゲート電極上部と
して第一金属膜とともにゲート電極を形成するこ
とを特徴とするものである。
高融点金属又はその化合物からなる第一及び第二
の金属膜の多層金属で構成されるが、該第一金属
膜は、それを透して半導体基板内に活性層形成の
ためのイオン注入を行ない、さらに活性層のアニ
ール保護膜として利用するとともにゲート電極下
部として第二金属膜とともにゲート電極を形成す
る。一方、第二金属膜は、第一金属膜を被覆して
素子形成に利用するとともに、ゲート電極上部と
して第一金属膜とともにゲート電極を形成するこ
とを特徴とするものである。
本発明方法では、活性層形成のためのイオン注
入が第一金属膜を透して行われるので、イオン注
入時のチヤネリングやチヤージアツプがなくなる
とともに、表面近傍に高濃度でキヤリヤの分布が
あるように行われる。また、活性層のアニール時
に該第一金属膜が保護膜として利用されさらにゲ
ート電極として残されるため、活性層表面が工程
中露出せず、その結果酸化や有害イオン等によつ
て汚染劣化されることがない。さらに第一及び第
二金属膜が厚いゲート電極を構成するため、ゲー
ト電極のシート抵抗が低減する。
入が第一金属膜を透して行われるので、イオン注
入時のチヤネリングやチヤージアツプがなくなる
とともに、表面近傍に高濃度でキヤリヤの分布が
あるように行われる。また、活性層のアニール時
に該第一金属膜が保護膜として利用されさらにゲ
ート電極として残されるため、活性層表面が工程
中露出せず、その結果酸化や有害イオン等によつ
て汚染劣化されることがない。さらに第一及び第
二金属膜が厚いゲート電極を構成するため、ゲー
ト電極のシート抵抗が低減する。
本発明方法の好ましい実施態様は、第一金属膜
が、活性層のイオン注入及びその活性化アニール
のためばかりでなく、N+導電層のイオン注入透
過膜としても（特許請求の範囲第２項）またN+
導電層のイオン注入透過膜及びその活性化アニー
ル保護膜としても（特許請求の範囲第３項）利用
されるものである。
が、活性層のイオン注入及びその活性化アニール
のためばかりでなく、N+導電層のイオン注入透
過膜としても（特許請求の範囲第２項）またN+
導電層のイオン注入透過膜及びその活性化アニー
ル保護膜としても（特許請求の範囲第３項）利用
されるものである。
該実施態様では、N+導電層も表面近傍に高濃
度に形成されるため、ソース及びドレインの接触
抵抗を低減する。また、第一金属膜が基板の全面
を被覆して基板に加わる熱処理不均一応力のクツ
シヨンになるので、熱処理されたときドープされ
た不純物原子の異常再拡散が防止される。そし
て、第一金属膜としてタングステンナイトライ
ド、タングステンシリサイドの高融点金属化合物
を使用すると、それ自体GaAs基板に対して熱応
力を生じないので特に好ましい。
度に形成されるため、ソース及びドレインの接触
抵抗を低減する。また、第一金属膜が基板の全面
を被覆して基板に加わる熱処理不均一応力のクツ
シヨンになるので、熱処理されたときドープされ
た不純物原子の異常再拡散が防止される。そし
て、第一金属膜としてタングステンナイトライ
ド、タングステンシリサイドの高融点金属化合物
を使用すると、それ自体GaAs基板に対して熱応
力を生じないので特に好ましい。
しかも本発明では、第二金属膜が第一金属膜と
ともに素子形成に有効に利用できるので
GaAsMESFETを効率よく製造することができ
る。
ともに素子形成に有効に利用できるので
GaAsMESFETを効率よく製造することができ
る。
［発明の実施例］
以下に図面を参照して本発明方法の主要工程に
ついて説明する。
ついて説明する。
第一実施例では、第２図ａに示すように、ま
ず、GaAs製の半絶縁性基板１の上にたとえば
WN（タングステンナイトライド）から成る第一
の金属膜２を700Å以下の膜厚で全面蒸着する。
この上に活性層形成のためのイオン注入開口３ａ
を有するレジストパターン３を第２図ｂに示すよ
うに形成し、この開口３ａ内に露出した第一の金
属膜２を透過して不純物を基板１内にイオン注入
し、活性層となるべきイオン注入領域４を形成す
る。次にレジストパターン３を剥離した後、第２
図ｃに示すように第一の金属膜２の上にMoから
成る第二の金属膜５を厚さ500〜2000Åで蒸着す
る。そして、この上にゲート電極とほぼ同形のレ
ジストパターン６（もしくはSiO2など絶縁物か
らなる、あるいはレジストと絶縁物の複合層から
なるパターン）を第２図ｄの如く形成した後、該
レジストパターン６をマスクとして第二の金属膜
５をエツチングして第２図ｅのようにゲート電極
上部７を形成する。
ず、GaAs製の半絶縁性基板１の上にたとえば
WN（タングステンナイトライド）から成る第一
の金属膜２を700Å以下の膜厚で全面蒸着する。
この上に活性層形成のためのイオン注入開口３ａ
を有するレジストパターン３を第２図ｂに示すよ
うに形成し、この開口３ａ内に露出した第一の金
属膜２を透過して不純物を基板１内にイオン注入
し、活性層となるべきイオン注入領域４を形成す
る。次にレジストパターン３を剥離した後、第２
図ｃに示すように第一の金属膜２の上にMoから
成る第二の金属膜５を厚さ500〜2000Åで蒸着す
る。そして、この上にゲート電極とほぼ同形のレ
ジストパターン６（もしくはSiO2など絶縁物か
らなる、あるいはレジストと絶縁物の複合層から
なるパターン）を第２図ｄの如く形成した後、該
レジストパターン６をマスクとして第二の金属膜
５をエツチングして第２図ｅのようにゲート電極
上部７を形成する。
次に該レジストパターン６を剥離した後、新た
にレジスト膜を全面に被着させ、該レジスト膜を
パターニングして第２図ｆのごときレジストパタ
ーン８を形成することによりゲート電極上部７の
両側にソース及びドレイン形成用のイオン注入の
ための開口を形成する。そして、ゲート電極上部
７とレジストパターン８をストツパーとしてゲー
ト電極上部７の両側に露出している第一の金属膜
２を透過して基板１内に第２図ｇのように不純物
をイオン注入し、前記イオン注入領域４を挾んで
ソース及びドレインの導電層となるべき二つの
N+イオン注入領域９を形成する。しかる後、レ
ジストパターン８を剥離し、第２図ｈの如く絶縁
膜１０を全面に被着させて該絶縁膜１０を第一金
属膜２及びゲート電極上部７とともに活性化アニ
ール時の保護膜とした後、800℃前後で５〜40分
間、活性化アニールを行つて前記各イオン注入領
域の活性化と結晶回復を行うことにより、前記イ
オン注入領域をそれぞれ活性層１１並びにソース
N+導電層１２及びドレインN+導電層１３に形成
する。アニールはアルシン雰囲気のキヤツプレス
アニール、ランプアニール、その他を採用しても
よい。
にレジスト膜を全面に被着させ、該レジスト膜を
パターニングして第２図ｆのごときレジストパタ
ーン８を形成することによりゲート電極上部７の
両側にソース及びドレイン形成用のイオン注入の
ための開口を形成する。そして、ゲート電極上部
７とレジストパターン８をストツパーとしてゲー
ト電極上部７の両側に露出している第一の金属膜
２を透過して基板１内に第２図ｇのように不純物
をイオン注入し、前記イオン注入領域４を挾んで
ソース及びドレインの導電層となるべき二つの
N+イオン注入領域９を形成する。しかる後、レ
ジストパターン８を剥離し、第２図ｈの如く絶縁
膜１０を全面に被着させて該絶縁膜１０を第一金
属膜２及びゲート電極上部７とともに活性化アニ
ール時の保護膜とした後、800℃前後で５〜40分
間、活性化アニールを行つて前記各イオン注入領
域の活性化と結晶回復を行うことにより、前記イ
オン注入領域をそれぞれ活性層１１並びにソース
N+導電層１２及びドレインN+導電層１３に形成
する。アニールはアルシン雰囲気のキヤツプレス
アニール、ランプアニール、その他を採用しても
よい。
次いで第２図ｉの如く絶縁膜１０を剥離した
後、ゲート電極上部７をマスクにして第一の金属
膜２を反応性イオンエツチングすることにより、
第２図ｊに示したようにゲート電極上部と自己整
合するゲート電極下部１４が形成される。そして
更にアルミニウム等の第三の金属膜の蒸着、レジ
ストパターンの形成、該レジストパターンをマス
クとして第三の金属膜の選択的エツチング等の工
程を経て第２図ｋに示すように、ソースN+導電
層１２及びドレインN+導電層１３にオーミツク
接触するソース電極１５及びドレイン電極１６を
形成して素子形成工程を終了する。
後、ゲート電極上部７をマスクにして第一の金属
膜２を反応性イオンエツチングすることにより、
第２図ｊに示したようにゲート電極上部と自己整
合するゲート電極下部１４が形成される。そして
更にアルミニウム等の第三の金属膜の蒸着、レジ
ストパターンの形成、該レジストパターンをマス
クとして第三の金属膜の選択的エツチング等の工
程を経て第２図ｋに示すように、ソースN+導電
層１２及びドレインN+導電層１３にオーミツク
接触するソース電極１５及びドレイン電極１６を
形成して素子形成工程を終了する。
その結果、本発明方法によれば、第１図に示す
ように、ゲート電極１７の上部７がMo等の第二
の金属膜で構成されるとともにゲート電極１７の
下部がWN等の第一の金属膜で構成された
GaAsMESFETが得られる。
ように、ゲート電極１７の上部７がMo等の第二
の金属膜で構成されるとともにゲート電極１７の
下部がWN等の第一の金属膜で構成された
GaAsMESFETが得られる。
なお、第一の金属膜２はWNでなく、タングス
テン単体であつてもよく、また第二の金属膜５は
Mo化合物であつてもよいことは勿論であるが、
ＷやMo以外の高融点金属もしくはその化合物で
構成してもよい。
テン単体であつてもよく、また第二の金属膜５は
Mo化合物であつてもよいことは勿論であるが、
ＷやMo以外の高融点金属もしくはその化合物で
構成してもよい。
第３図は別の第二実施例の工程を示したもので
ある。第一実施例とは第２図ｅまでの工程が同じ
で、次にレジストパターン６を剥離し、第３図ａ
のように、酸化膜１８を全面に堆積し、さらにレ
ジスト膜１９を被覆する。これをエツチバツクす
れば、第３図ｂようにゲート電極上部７の側壁に
サイドウオール２０を残すことができる。これに
あらたにレジスト膜を全面に被着させ、該レジス
ト膜パターニングしてN+導電層イオン注入のた
めのストツパーを形成して、第３図ｃのようにイ
オン注入をすれば、ゲート電極からサイドウオー
ル２０による所定オフセツト寸法を隔てたN+イ
オン注入領域２１（N+導電層）が形成された
GaAsMESFETを得ることができる。
ある。第一実施例とは第２図ｅまでの工程が同じ
で、次にレジストパターン６を剥離し、第３図ａ
のように、酸化膜１８を全面に堆積し、さらにレ
ジスト膜１９を被覆する。これをエツチバツクす
れば、第３図ｂようにゲート電極上部７の側壁に
サイドウオール２０を残すことができる。これに
あらたにレジスト膜を全面に被着させ、該レジス
ト膜パターニングしてN+導電層イオン注入のた
めのストツパーを形成して、第３図ｃのようにイ
オン注入をすれば、ゲート電極からサイドウオー
ル２０による所定オフセツト寸法を隔てたN+イ
オン注入領域２１（N+導電層）が形成された
GaAsMESFETを得ることができる。
第４図はオフセツトを挿入する別の第三実施例
の工程を示したものである。第一実施例の第２図
(i)の工程で、第一の金属膜２を反応性イオンエツ
チングに加えて、制御性のよくかつサイドエツチ
ングのできるプラズマエツチングなどの方法を併
用すれば、第４図のようにゲート電極下部２２と
N+導電層１２，１３との間にサイドエツチング
によるオフセツトを入れることができる。
の工程を示したものである。第一実施例の第２図
(i)の工程で、第一の金属膜２を反応性イオンエツ
チングに加えて、制御性のよくかつサイドエツチ
ングのできるプラズマエツチングなどの方法を併
用すれば、第４図のようにゲート電極下部２２と
N+導電層１２，１３との間にサイドエツチング
によるオフセツトを入れることができる。
第５図は、活性化アニール工程が異なる第四実
施例の工程を示したものである。この実施例で
は、N+導電層１２，１３についてアルシン雰囲
気下のキヤツプレスアニールがなされるが、活性
層については第一金属膜２５及び第二金属膜２６
並びに絶縁物６（複合レジストの絶縁物が残され
たもの）によつて保護されている。
施例の工程を示したものである。この実施例で
は、N+導電層１２，１３についてアルシン雰囲
気下のキヤツプレスアニールがなされるが、活性
層については第一金属膜２５及び第二金属膜２６
並びに絶縁物６（複合レジストの絶縁物が残され
たもの）によつて保護されている。
［発明の効果］
以上に説明した本発明方法によれば次のような
効果を得ることができる。
効果を得ることができる。
(i) 従来の製造方法では活性層イオン注入領域の
表面がイオン注入後に酸化、汚染、エツチング
等の好ましくない状況に曝されていたため、シ
ヨツトキ特性が不安定であつたり、或いは活性
層の特性が不均一であつたりしたのに対し、本
発明の方法ではイオン注入領域が全工程中第一
の金属膜２によつて被覆されているため、シヨ
ツトキ特性やFET特性の安定した素子が得ら
れる。
表面がイオン注入後に酸化、汚染、エツチング
等の好ましくない状況に曝されていたため、シ
ヨツトキ特性が不安定であつたり、或いは活性
層の特性が不均一であつたりしたのに対し、本
発明の方法ではイオン注入領域が全工程中第一
の金属膜２によつて被覆されているため、シヨ
ツトキ特性やFET特性の安定した素子が得ら
れる。
(ii) 本発明の方法では、第一の金属膜２を通して
イオン注入を行ない、イオン注入時のチヤネリ
ングやチヤージアツプがなく且つ導電層のキヤ
リヤ分布が基板表面近くに形成され、従つて高
い相互コンダクタンスの均一特性のFETが得
られる。
イオン注入を行ない、イオン注入時のチヤネリ
ングやチヤージアツプがなく且つ導電層のキヤ
リヤ分布が基板表面近くに形成され、従つて高
い相互コンダクタンスの均一特性のFETが得
られる。
(iii) ゲート電極が多層積層によつて厚く形成され
ているため、ゲートの寄生抵抗が小さくなり、
その結果、高周波動作可能なFETが得られる。
ているため、ゲートの寄生抵抗が小さくなり、
その結果、高周波動作可能なFETが得られる。
また好ましい実施態様によれば、
(iv) 全面に金属膜２を形成した状態でN+導電層
のイオン注入及びアニールを行うため、ソー
ス・ドレインの接触抵抗が低減したFETが得
られるとともに、ドープされた不純物原子の異
常再拡散が小さくなり、その結果、短チヤネル
効果の小さいFETが得られる。
のイオン注入及びアニールを行うため、ソー
ス・ドレインの接触抵抗が低減したFETが得
られるとともに、ドープされた不純物原子の異
常再拡散が小さくなり、その結果、短チヤネル
効果の小さいFETが得られる。
(v) 第一の金属膜２に制御性よくサイドエツチを
入れることにより、ソース・ドレイン領域とゲ
ート電極にオフセツトを入れることができ、ゲ
ート・ソース間、ゲート・ドレイン間における
リーク電流を防ぐことができる。
入れることにより、ソース・ドレイン領域とゲ
ート電極にオフセツトを入れることができ、ゲ
ート・ソース間、ゲート・ドレイン間における
リーク電流を防ぐことができる。
第１図は本発明方法で製造される
GaAsMESFETの断面図、第２図ａ乃至第２図
ｋは本発明方法第一実施例の工程を示す断面図、
第３図ａ乃至第３図ｃは第二実施例の主要工程を
示す断面図、第４図、第５図はそれぞれ第三実施
例、第四実施例の主要工程を示す断面図である。 １……半導体基板、２……第一の金属膜、３…
…レジストパターン、４……活性層イオン注入領
域、５……第二の金属膜、６……レジストパター
ン、７，２６……ゲート電極上部、８……レジス
トパターン、９，２１……N+導電層イオン注入
領域、１０……絶縁膜、１１……活性層、１２…
…ソースN+導電層、１３……ドレインN+導電
層、１４，２２，２５……ゲート電極下部、１５
……ソース電極、１６……ドレイン電極、１７…
…ゲート電極、２０……サイドウオール。
GaAsMESFETの断面図、第２図ａ乃至第２図
ｋは本発明方法第一実施例の工程を示す断面図、
第３図ａ乃至第３図ｃは第二実施例の主要工程を
示す断面図、第４図、第５図はそれぞれ第三実施
例、第四実施例の主要工程を示す断面図である。 １……半導体基板、２……第一の金属膜、３…
…レジストパターン、４……活性層イオン注入領
域、５……第二の金属膜、６……レジストパター
ン、７，２６……ゲート電極上部、８……レジス
トパターン、９，２１……N+導電層イオン注入
領域、１０……絶縁膜、１１……活性層、１２…
…ソースN+導電層、１３……ドレインN+導電
層、１４，２２，２５……ゲート電極下部、１５
……ソース電極、１６……ドレイン電極、１７…
…ゲート電極、２０……サイドウオール。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の上に高融点金属又はその化合物
から成る第一の金属膜を形成する工程と、該第一
の金属膜を透して該半導体基板内に活性層形成用
不純物をイオン注入する工程と、該第一の金属膜
上に高融点金属膜又はその化合物から成る第二の
金属膜を形成する工程と、該第一及び第二の金属
膜から成るシヨツトキーゲート電極を形成する工
程とを含む電界効果トランジスタの製造方法。 ２ 第二の金属膜の形成工程ないしゲート電極の
形成工程が、該第二の金属膜を選択的にエツチン
グしてゲート電極上部を形成する工程と、該ゲー
ト電極上部をストツパーとするとともに該第一の
金属膜を透して該半導体基板内にソース電極及び
ドレイン電極下のN+導電層形成用の不純物をイ
オン注入する工程とからなる特許請求の範囲第１
項記載の電界効果トランジスタの製造方法。 ３ 第二の金属膜の形成工程ないしゲート電極の
形成工程が、該第二の金属膜を選択的にエツチン
グしてゲート電極上部を形成する工程と、該ゲー
ト電極上部をストツパーとするとともに該第一の
金属膜を透して該半導体基板内にソース電極及び
ドレイン電極下のN+導電層形成用の不純物をイ
オン注入する工程と、活性層及びN+導電層の活
性化アニール後に該ゲート電極上部をマスクとし
該第一の金属膜をエツチングしてゲート電極下部
を形成する工程とからなる特許請求の範囲第１項
記載の電界効果トランジスタの製造方法。 ４ 第一の金属膜がタングステンナイトライド又
はタングステンシリサイドからなる特許請求の範
囲第１項ないし第３項いずれか記載の電界効果ト
ランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220185A JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
| US07/688,711 US5187111A (en) | 1985-09-27 | 1991-04-23 | Method of manufacturing Schottky barrier gate FET |
| US07/941,151 US5405792A (en) | 1985-09-27 | 1992-09-04 | Method of manufacturing schottky barrier gate type fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220185A JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61198925A Division JP2567845B2 (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273673A JPS6273673A (ja) | 1987-04-04 |
| JPH0257340B2 true JPH0257340B2 (ja) | 1990-12-04 |
Family
ID=16618592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21220185A Granted JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273673A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262466A (ja) * | 1986-05-09 | 1987-11-14 | Toshiba Corp | Ｍｅｓ ｆｅｔの製造方法 |
| JPS6445174A (en) * | 1987-08-13 | 1989-02-17 | Nippon Telegraph & Telephone | Field-effect transistor |
| JPS6445175A (en) * | 1987-08-14 | 1989-02-17 | Nippon Telegraph & Telephone | Gallium arsenide field-effect transistor |
-
1985
- 1985-09-27 JP JP21220185A patent/JPS6273673A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273673A (ja) | 1987-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |