JPS61187277A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタの製造方法に関するも
のである。
のである。
一般に電界効果トランジスタ、ご覧では砒化ガリウム電
界効果トランジスタ（以下ｒ ＧａＡｓ’−ＦＥＴＪと
呼ぶ）の高性能化のためには、ゲート電極とソース電極
との間の抵抗を減少させる必要があり、従ってその製造
に際しては、これらのゲート電極とソース電極領域とを
自己整合的に形成させることが重要である。
界効果トランジスタ（以下ｒ ＧａＡｓ’−ＦＥＴＪと
呼ぶ）の高性能化のためには、ゲート電極とソース電極
との間の抵抗を減少させる必要があり、従ってその製造
に際しては、これらのゲート電極とソース電極領域とを
自己整合的に形成させることが重要である。
従来のこの種の自己整合形ＧａＡｓ−ＦＥＴの一例によ
る主要段階の製造工程を第２図（Ａ）ないしくＣ）に示
す。
る主要段階の製造工程を第２図（Ａ）ないしくＣ）に示
す。
すなわち、この従来例方法においては、まず同図（Ａ）
に示すように、半絶縁性ＧａＡｓ基板（以下ｒ半絶縁性
基板」と呼ぶ）１１の主面部に、所定の電子濃度を有す
るｎ形ＧａＡｓ動作層（以下ｒｎｎ形動滑層と呼ぶ）１
２をイオン注入法などにより形成させ、かつこのｎ形動
滑層１２の表面所要部分に、写真製版技術などで選択的
に、タングステンシリサイド（ＷＳｉ）などの高融点金
属薄膜によるゲート電極１３を形成する。ついで同図Ｃ
Ｂ）に示すように、前記ゲート電極１３をマスクとする
イオン注入法によって、ｎ形動滑層１２の表面から、半
絶縁性基板１１の一部に達するように、同ｎ形動作層１
２の電子濃度よりも高い電子濃度を有して、かつ次に述
べるソース電極およびドレイン電極とのオーミックコン
タクトを得るためのｒ形ＧａＡｓ層（以下「ｎ′″形層
」と呼ぶ）１４を形成する。さらに同図（Ｃ）に示すよ
うに、前記ゲート電極１３の両側のｎ＋形層１４の表面
の一部表面Ｆに、前記と同様に写真製版技術などで、そ
れぞれこのゲート電極１３との間に間隔をおいてソース
電極１５およびドレイン電極１６を選択的に形成して、
目的とするＧａＡｓ−ＦＥＴを構成するのである。
に示すように、半絶縁性ＧａＡｓ基板（以下ｒ半絶縁性
基板」と呼ぶ）１１の主面部に、所定の電子濃度を有す
るｎ形ＧａＡｓ動作層（以下ｒｎｎ形動滑層と呼ぶ）１
２をイオン注入法などにより形成させ、かつこのｎ形動
滑層１２の表面所要部分に、写真製版技術などで選択的
に、タングステンシリサイド（ＷＳｉ）などの高融点金
属薄膜によるゲート電極１３を形成する。ついで同図Ｃ
Ｂ）に示すように、前記ゲート電極１３をマスクとする
イオン注入法によって、ｎ形動滑層１２の表面から、半
絶縁性基板１１の一部に達するように、同ｎ形動作層１
２の電子濃度よりも高い電子濃度を有して、かつ次に述
べるソース電極およびドレイン電極とのオーミックコン
タクトを得るためのｒ形ＧａＡｓ層（以下「ｎ′″形層
」と呼ぶ）１４を形成する。さらに同図（Ｃ）に示すよ
うに、前記ゲート電極１３の両側のｎ＋形層１４の表面
の一部表面Ｆに、前記と同様に写真製版技術などで、そ
れぞれこのゲート電極１３との間に間隔をおいてソース
電極１５およびドレイン電極１６を選択的に形成して、
目的とするＧａＡｓ−ＦＥＴを構成するのである。
すなわち、さきにも述べたように、ＧａＡｓ−ＦＥＴで
の電流、電圧特性を向−トさせるのには、前記ゲート電
極１３とソース電極１５との間の抵抗、つまりソース領
域の抵抗を小さくすることが重要であるから、前記従来
例方法によるＧａＡｓ−ＦＥＴの場合には、ゲート電極
１３とｎ＋形層１４とを近付けるために、ｎ＋形層１４
よりも以前にゲート電極１３を形成させ、このゲート電
極１３をマスクに用い、イオン注入後。
の電流、電圧特性を向−トさせるのには、前記ゲート電
極１３とソース電極１５との間の抵抗、つまりソース領
域の抵抗を小さくすることが重要であるから、前記従来
例方法によるＧａＡｓ−ＦＥＴの場合には、ゲート電極
１３とｎ＋形層１４とを近付けるために、ｎ＋形層１４
よりも以前にゲート電極１３を形成させ、このゲート電
極１３をマスクに用い、イオン注入後。
アニールしてｎ＋形層１４を形成し、ソース抵抗の低減
を図っているのである。
を図っているのである。
しかしながら前記従来例方法によって構成されるＧａＡ
ｓ−ＦＥＴでは、ゲート電極１３をマスクに用い、イオ
ン注入後、アニールしてｎ＋形層１４を形成するために
、このゲート電極１３にｎ′″形層１４のアニール温度
に酎え得る高融点金属、こ〜ではタングステンシリサイ
ド（ＷＳｉ）などを用いなければならず、このためゲー
ト電極１３自体の抵抗が高くなって、ＧａＡｓ−ＦＥＴ
のショットキバリア特性１例えばｎ値。
ｓ−ＦＥＴでは、ゲート電極１３をマスクに用い、イオ
ン注入後、アニールしてｎ＋形層１４を形成するために
、このゲート電極１３にｎ′″形層１４のアニール温度
に酎え得る高融点金属、こ〜ではタングステンシリサイ
ド（ＷＳｉ）などを用いなければならず、このためゲー
ト電極１３自体の抵抗が高くなって、ＧａＡｓ−ＦＥＴ
のショットキバリア特性１例えばｎ値。
障壁ポテンシャルφ などが、このアニール時に劣化す
るという欠点を有し、これがＧａＡｓ−ＦＥＴ素子の高
周波特性を阻害する主要因ともなっているのである。
るという欠点を有し、これがＧａＡｓ−ＦＥＴ素子の高
周波特性を阻害する主要因ともなっているのである。
この発明は従来例方法のこのような欠点を改善しようと
するもので、ＧａＡｓ−ＦＥＴの製造に際して、ソース
抵抗を低減させた構造を保持し、しかもゲート電極を鴫
、終工程で形成させるようにして、ゲート電極の特性９
例えばショットキ特性などの良好な電界効果トランジス
タを得られるようにした製造方法の提供を目的とする。
するもので、ＧａＡｓ−ＦＥＴの製造に際して、ソース
抵抗を低減させた構造を保持し、しかもゲート電極を鴫
、終工程で形成させるようにして、ゲート電極の特性９
例えばショットキ特性などの良好な電界効果トランジス
タを得られるようにした製造方法の提供を目的とする。
前記目的を達成するために、この発明に係る電界効果ト
ランジスタ（ＦＥＴ）の製造方法は、のちにゲート電極
を形成する厚い動作層の深くに、電子濃度を減少させ得
るイオンを注入させて、ゲート電極下における電子濃度
を減少させたイオン注入層を形成し、その後の工程で動
作層の所望表面にソース電極およびドレイン電極を形成
し、かつ電子濃度を減少させた注入層上に、最終工程で
ゲート電極を形成させるようにしたものである。
ランジスタ（ＦＥＴ）の製造方法は、のちにゲート電極
を形成する厚い動作層の深くに、電子濃度を減少させ得
るイオンを注入させて、ゲート電極下における電子濃度
を減少させたイオン注入層を形成し、その後の工程で動
作層の所望表面にソース電極およびドレイン電極を形成
し、かつ電子濃度を減少させた注入層上に、最終工程で
ゲート電極を形成させるようにしたものである。
従ってこの発明方法の場合、電子濃度を減少させたイオ
ン注入層は、ゲート電極下の厚い動作層の電子濃度を所
望値に低減させる働きを有し、この厚い動作層のために
ソース電極とゲート電極間のソース抵抗が低下され、ま
たゲート電極を最終工程で形成するので、このゲート電
極に低抵抗金属を使用でき、これらによってＦＥＴの電
流、電圧特性が良好になり、さらにゲート電極下では動
作層とその下部にイオン注入層が形成されているために
、動作層内の電子濃度ルロファイルが急峻になって、よ
り一層電流、電圧特性を良好にし得るのである。
ン注入層は、ゲート電極下の厚い動作層の電子濃度を所
望値に低減させる働きを有し、この厚い動作層のために
ソース電極とゲート電極間のソース抵抗が低下され、ま
たゲート電極を最終工程で形成するので、このゲート電
極に低抵抗金属を使用でき、これらによってＦＥＴの電
流、電圧特性が良好になり、さらにゲート電極下では動
作層とその下部にイオン注入層が形成されているために
、動作層内の電子濃度ルロファイルが急峻になって、よ
り一層電流、電圧特性を良好にし得るのである。
以下この発明に係る電界効果トランジスタの製造方法の
一実施例につき、第１図（Ａ）ないしＣＤ）を参照して
詳細に説明する。
一実施例につき、第１図（Ａ）ないしＣＤ）を参照して
詳細に説明する。
第１図（Ａ）ないしくＤ）はこの実施例方法を工程順に
示すそれぞれ断面図である。この実施例方法においでは
、まず同図（Ａ）に示すように、半絶縁性半導体基板で
ある半絶縁性ＧａＡｓ基板（以下「半絶縁性基板」と呼
ぶ）１の主面部に、所定の電子濃度を有する厚いｎ形Ｇ
ａＡｓ動作層（以下「厚いｎ形動滑層」と呼ぶ） ２ａ
をイオン注入法などにより形成させ、ついで同図（Ｂ）
に示すように、この厚いｎ形動滑層２ａの表面上に、例
えば酸化シリコン（Ｓｉｎ ）膜、窒化シリコン（Ｓｉ
Ｎ ）膜などの絶縁膜３を、スパッタリング法または
ＣＶＤ法などにより形成したのち、後工程でゲート電極
を形成する部分に対応してこの絶縁膜３を、写真製版技
術などを利用し、フォトレジスト膜のパターニング、お
よびこのパターンをマスクとするエツチングにより選択
的に開口させて開口部３ａとし、されにこの絶縁膜３を
マスクにして、開口部３ａから電子トラップ作用を有す
るＰ形イオン、例えばＢｅなどを深くイオン注入し、同
開口部３ａの下方に電子トラップ作用を有するイオン注
入層（以下ｒｐ形層と呼ぶ）４を形成させる。そしてこ
のｐ形層４の深さをＰ形イオンの注入エネルギにより所
定の深さに制御させることにより、前記厚いｎ形動滑層
２ａの厚さを絶縁膜開口部３ａの下部で薄くしてｎ形動
滑層２ｂを形成させ、これによってＦＥＴのしきい値電
圧を所定値に設定する。
示すそれぞれ断面図である。この実施例方法においでは
、まず同図（Ａ）に示すように、半絶縁性半導体基板で
ある半絶縁性ＧａＡｓ基板（以下「半絶縁性基板」と呼
ぶ）１の主面部に、所定の電子濃度を有する厚いｎ形Ｇ
ａＡｓ動作層（以下「厚いｎ形動滑層」と呼ぶ） ２ａ
をイオン注入法などにより形成させ、ついで同図（Ｂ）
に示すように、この厚いｎ形動滑層２ａの表面上に、例
えば酸化シリコン（Ｓｉｎ ）膜、窒化シリコン（Ｓｉ
Ｎ ）膜などの絶縁膜３を、スパッタリング法または
ＣＶＤ法などにより形成したのち、後工程でゲート電極
を形成する部分に対応してこの絶縁膜３を、写真製版技
術などを利用し、フォトレジスト膜のパターニング、お
よびこのパターンをマスクとするエツチングにより選択
的に開口させて開口部３ａとし、されにこの絶縁膜３を
マスクにして、開口部３ａから電子トラップ作用を有す
るＰ形イオン、例えばＢｅなどを深くイオン注入し、同
開口部３ａの下方に電子トラップ作用を有するイオン注
入層（以下ｒｐ形層と呼ぶ）４を形成させる。そしてこ
のｐ形層４の深さをＰ形イオンの注入エネルギにより所
定の深さに制御させることにより、前記厚いｎ形動滑層
２ａの厚さを絶縁膜開口部３ａの下部で薄くしてｎ形動
滑層２ｂを形成させ、これによってＦＥＴのしきい値電
圧を所定値に設定する。
次に、同図（Ｃ）に示すように、厚いｎ形動滑層２ａ、
ｎ形動滑層２ｂおよびｐ形層４をアニールするための熱
処理をなした上で、写真製版技術などを用いて、フォト
レジスト膜によりソース電極およびドレイン電極のパタ
ーニングをなし、このパターンをマスクにして絶縁膜３
を選択的にエツチングさせ、またこのフォトレジスト膜
を利用して、蒸着リフトオフ法などによりソース電極５
およびドレイン電極８を、前記開口部３ａから離れた厚
いｎ形動滑層２ａ上に形成させ、かつこれらのソース電
極５およびドレイン電極６と厚いｎ形動滑層２ａとのオ
ーミックコンタクトを得るための熱処理を行ない、さら
に同図（Ｉ］）に示すように、前記開口部３ａにゲート
電極７を形成させることによって、目的とするＧａＡｓ
−ＦＥＴを構成するのである。
ｎ形動滑層２ｂおよびｐ形層４をアニールするための熱
処理をなした上で、写真製版技術などを用いて、フォト
レジスト膜によりソース電極およびドレイン電極のパタ
ーニングをなし、このパターンをマスクにして絶縁膜３
を選択的にエツチングさせ、またこのフォトレジスト膜
を利用して、蒸着リフトオフ法などによりソース電極５
およびドレイン電極８を、前記開口部３ａから離れた厚
いｎ形動滑層２ａ上に形成させ、かつこれらのソース電
極５およびドレイン電極６と厚いｎ形動滑層２ａとのオ
ーミックコンタクトを得るための熱処理を行ない、さら
に同図（Ｉ］）に示すように、前記開口部３ａにゲート
電極７を形成させることによって、目的とするＧａＡｓ
−ＦＥＴを構成するのである。
すなわち、この実施例方法によるＧａＡｓ−ＦＥＴおい
ては、厚いｎ形動滑層２ａへのイオン注入量を多くする
ことによってソース抵抗を小さくでき、また最終工程で
ゲート電極７を形成させるために、ゲート電極７には高
融点金属を使用しなくてよく、このゲート電極７として
低抵抗金属９例えばＡｕ系統の金属を用いることにより
、高融点金属の場合に比較して約１／１０程度の低抵抗
にし得る。そしてまたこの実施例方法では、ショットキ
バリアが最終工程で形成されて、アニールなどの熱処理
工程を経ないために良好なショットキ特性が得られ、さ
らにゲート電極７下のｎ形動滑層２ｂの電子濃度のプロ
ファイルが、その界面近くの部分８ではｐ形層４のため
に急峻になって、より一層ＦＥＴの電流、電圧特性を良
好にし得るのである。
ては、厚いｎ形動滑層２ａへのイオン注入量を多くする
ことによってソース抵抗を小さくでき、また最終工程で
ゲート電極７を形成させるために、ゲート電極７には高
融点金属を使用しなくてよく、このゲート電極７として
低抵抗金属９例えばＡｕ系統の金属を用いることにより
、高融点金属の場合に比較して約１／１０程度の低抵抗
にし得る。そしてまたこの実施例方法では、ショットキ
バリアが最終工程で形成されて、アニールなどの熱処理
工程を経ないために良好なショットキ特性が得られ、さ
らにゲート電極７下のｎ形動滑層２ｂの電子濃度のプロ
ファイルが、その界面近くの部分８ではｐ形層４のため
に急峻になって、より一層ＦＥＴの電流、電圧特性を良
好にし得るのである。
なお、前記実施例方法においては、ゲート電極下にｐ形
イオンを注入させるようにしているが、そのほか酸素な
どの絶縁性を得ることのできるイオンを注入させるよう
にしても同様の結果が得られる。また実施例方法は、厚
いｎ形動滑層、ｎ形動滑層、およびＰ形層とした場合で
あるが、これらを厚いｐ形動滑層、Ｐ形動滑層、および
ｎ形層とする場合にも適用できることは勿論である。
イオンを注入させるようにしているが、そのほか酸素な
どの絶縁性を得ることのできるイオンを注入させるよう
にしても同様の結果が得られる。また実施例方法は、厚
いｎ形動滑層、ｎ形動滑層、およびＰ形層とした場合で
あるが、これらを厚いｐ形動滑層、Ｐ形動滑層、および
ｎ形層とする場合にも適用できることは勿論である。
以上詳述したようにこの発明方法によれば、のちにゲー
ト電極を形成する絶縁層の開口部を通して、電子濃度を
減少Ｓせ得るイオンを注入し、ゲート電極下に電子濃度
を減少させたイオン注入層を形成し、その後の工程で動
作層の所望表面にソース電極およびドレイン電極を形成
し、かつ電子濃度を減少させた注入層上に、最終工程で
ゲート電極を形成させるようにしたので、特にショット
キ特性に優れた良好な電界効果トランジスタを簡単な工
程によって製造できるものである。
ト電極を形成する絶縁層の開口部を通して、電子濃度を
減少Ｓせ得るイオンを注入し、ゲート電極下に電子濃度
を減少させたイオン注入層を形成し、その後の工程で動
作層の所望表面にソース電極およびドレイン電極を形成
し、かつ電子濃度を減少させた注入層上に、最終工程で
ゲート電極を形成させるようにしたので、特にショット
キ特性に優れた良好な電界効果トランジスタを簡単な工
程によって製造できるものである。
第１図（Ａ）ないしくＤ）はこの発明に係る電界効果ト
ランジスタの製造方法の一実施例を工程順に示すそれぞ
れ断面図であり、また第２図（Ａ）ないしくＣ）は同上
従来例方法を工程順に示すそれぞれ断面図である。 １・・・・半絶縁性ＧａＡｓ基板（半絶縁性の半導体基
□板）、２ａ・・・・ｎ形ＧａＡｓ動作層（厚い動作層
）、２ｂ・・・・ｎ形ＧａＡｓ動作層（動作層）、３・
・・・絶縁膜、３ａ・・・・絶縁膜の開口部、４・・・
・イオン注入層、５・・・・ソース電極、６・・・・ド
レイン電極、？・・・・ゲート電極。 代理人 大 岩 増 雄 手続補正書（自発）
ランジスタの製造方法の一実施例を工程順に示すそれぞ
れ断面図であり、また第２図（Ａ）ないしくＣ）は同上
従来例方法を工程順に示すそれぞれ断面図である。 １・・・・半絶縁性ＧａＡｓ基板（半絶縁性の半導体基
□板）、２ａ・・・・ｎ形ＧａＡｓ動作層（厚い動作層
）、２ｂ・・・・ｎ形ＧａＡｓ動作層（動作層）、３・
・・・絶縁膜、３ａ・・・・絶縁膜の開口部、４・・・
・イオン注入層、５・・・・ソース電極、６・・・・ド
レイン電極、？・・・・ゲート電極。 代理人 大 岩 増 雄 手続補正書（自発）
Claims (1)
- 半絶縁性半導体基板の主面上に厚い動作層を形成する工
程と、この厚い動作層の表面上に絶縁膜を形成し、かつ
のちにゲート電極を形成する部分の絶縁膜を開口する工
程と、この開口部から所定のキャリア濃度を減少させる
イオンを注入して、キャリア濃度の減少した注入層を選
択的に形成する工程と、前記厚い動作層の開口部から離
れた表面上にソース電極およびドレイン電極を形成する
工程と、開口部にゲート電極を形成する工程とを含むこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2682285A JPS61187277A (ja) | 1985-02-14 | 1985-02-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2682285A JPS61187277A (ja) | 1985-02-14 | 1985-02-14 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187277A true JPS61187277A (ja) | 1986-08-20 |
Family
ID=12203967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2682285A Pending JPS61187277A (ja) | 1985-02-14 | 1985-02-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187277A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0287811A1 (en) * | 1987-04-23 | 1988-10-26 | International Business Machines Corporation | Field effect transistor and method of making |
| JPH01208867A (ja) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01208868A (ja) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH059589U (ja) * | 1991-07-19 | 1993-02-09 | 株式会社フジエージエンシー | パズル |
| US5187379A (en) * | 1991-02-14 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and manufacturing method therefor |
-
1985
- 1985-02-14 JP JP2682285A patent/JPS61187277A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0287811A1 (en) * | 1987-04-23 | 1988-10-26 | International Business Machines Corporation | Field effect transistor and method of making |
| JPH01208867A (ja) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01208868A (ja) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5187379A (en) * | 1991-02-14 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and manufacturing method therefor |
| JPH059589U (ja) * | 1991-07-19 | 1993-02-09 | 株式会社フジエージエンシー | パズル |
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