JPH0156537B2 - - Google Patents
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- JPH0156537B2 JPH0156537B2 JP3927085A JP3927085A JPH0156537B2 JP H0156537 B2 JPH0156537 B2 JP H0156537B2 JP 3927085 A JP3927085 A JP 3927085A JP 3927085 A JP3927085 A JP 3927085A JP H0156537 B2 JPH0156537 B2 JP H0156537B2
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- insulating film
- forming
- gate electrode
- ohmic electrode
- nitride film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にオ
ーミツク電極の形成に改良を図つた
GaAsMESFETの製造方法に係わる。
ーミツク電極の形成に改良を図つた
GaAsMESFETの製造方法に係わる。
周知の如く、GaAsMESFETは、最近高速の
集積回路素子とし各方面において研究が行なわれ
ている。その中でも特にゲート電極構造に重点が
置かれている。そして、従来ゲートとオーミツク
電極はマスク合せによつて形成されており、合せ
精度がゲートとオーミツクの間の寸法を決定して
いた。従来、GaAsMESFETとしては、例えば
第3図に示すものが知られている。
集積回路素子とし各方面において研究が行なわれ
ている。その中でも特にゲート電極構造に重点が
置かれている。そして、従来ゲートとオーミツク
電極はマスク合せによつて形成されており、合せ
精度がゲートとオーミツクの間の寸法を決定して
いた。従来、GaAsMESFETとしては、例えば
第3図に示すものが知られている。
図中の1は、半絶縁性のGaAs基板である。こ
の基板1の表面には、N+型低抵坑領域2,3が
夫々離間して設けられている。これらの領域2,
3間はN-型領域4となつており、この領域4上
にはゲート電極5が設けられている。また、前記
低抵坑領域2,3には、高融点金属層6,6が
夫々設けられてにる。しかしながら、このFET
によれば、ゲート長が短くなると、シヨートチヤ
ネル効果が発生し、Gmが低下するという問題が
あつた。
の基板1の表面には、N+型低抵坑領域2,3が
夫々離間して設けられている。これらの領域2,
3間はN-型領域4となつており、この領域4上
にはゲート電極5が設けられている。また、前記
低抵坑領域2,3には、高融点金属層6,6が
夫々設けられてにる。しかしながら、このFET
によれば、ゲート長が短くなると、シヨートチヤ
ネル効果が発生し、Gmが低下するという問題が
あつた。
これに対し、日本電気のHigasisakaらは次の
ような提案を行なつている(Extended
Abstracts of Conference on Solid State
Devices and Materils.Tokyo.1983pp69〜72)。
これは、Side well‐Assisted Closely Spaced
Electred Technologyと呼ばれており、その工程
断面図を第2図に示す。
ような提案を行なつている(Extended
Abstracts of Conference on Solid State
Devices and Materils.Tokyo.1983pp69〜72)。
これは、Side well‐Assisted Closely Spaced
Electred Technologyと呼ばれており、その工程
断面図を第2図に示す。
まず、GaAs基板11の表面に選択的にSiイオ
ン入をイオン注入し、活性領域12を形成する。
つづいて、前記基板11上に厚さ4000〜5000Åの
Aからなるゲート電極13を形成する第2図a
を図示)。次いで、全面に厚さ2000〜6000Åの酸
化膜14をCVD法により形成する(第2図b図
示)。しかる後、この酸化膜14を反応性イオン
エツチング(RIE)により前記ゲート電極14の
側壁のみに残す(第2図C図示)。更に、全面に
オーミツク電極となるAuGe/Ni層15を蒸着し
た後、フオトレジスト16を被覆する(第2図d
図示)。なお、このフオトレジスト16は、ゲー
ト電極13上では薄く、フイールド領域上では厚
くなる。ひきつづき、前記フオトレジスト16を
RIEによりエツチングし、ゲート電極13周辺の
AuGe/Ni層15のみを露出させる(第2図e図
示)。この後、ゲート電極13周辺の露出する
AuGe/Ni層15をイオンミーリングにより除去
し、更にフオトレジスト16を除去してアロイを
形成する(第2図f図示)。この手法によりゲー
ト電極13とオーミツクコンタクトがセルフアラ
インとなり、MESFETのGmが高くなつて高速
動作が可能となる。しかしながら、前述した
MESFETの製造方法によれば、フオトレジスト
16を推積後、フオトレジスト16をエツチバツ
クし、更にゲート電極13の周辺上のAuGe/Ni
層15を除去するという工程に、RIE、イオンミ
ーリングなどを用いているため、そのプロセス制
御が非常に困難で均一性が得られない。
ン入をイオン注入し、活性領域12を形成する。
つづいて、前記基板11上に厚さ4000〜5000Åの
Aからなるゲート電極13を形成する第2図a
を図示)。次いで、全面に厚さ2000〜6000Åの酸
化膜14をCVD法により形成する(第2図b図
示)。しかる後、この酸化膜14を反応性イオン
エツチング(RIE)により前記ゲート電極14の
側壁のみに残す(第2図C図示)。更に、全面に
オーミツク電極となるAuGe/Ni層15を蒸着し
た後、フオトレジスト16を被覆する(第2図d
図示)。なお、このフオトレジスト16は、ゲー
ト電極13上では薄く、フイールド領域上では厚
くなる。ひきつづき、前記フオトレジスト16を
RIEによりエツチングし、ゲート電極13周辺の
AuGe/Ni層15のみを露出させる(第2図e図
示)。この後、ゲート電極13周辺の露出する
AuGe/Ni層15をイオンミーリングにより除去
し、更にフオトレジスト16を除去してアロイを
形成する(第2図f図示)。この手法によりゲー
ト電極13とオーミツクコンタクトがセルフアラ
インとなり、MESFETのGmが高くなつて高速
動作が可能となる。しかしながら、前述した
MESFETの製造方法によれば、フオトレジスト
16を推積後、フオトレジスト16をエツチバツ
クし、更にゲート電極13の周辺上のAuGe/Ni
層15を除去するという工程に、RIE、イオンミ
ーリングなどを用いているため、そのプロセス制
御が非常に困難で均一性が得られない。
本発明は上記事情に鑑みてなされたもので、オ
ーミツク電極をセルフアラインにて簡単に形成で
きるとともに、Gmを高くして高速動作が可能な
半導体装置の製造方法を提供することを目的とす
る。
ーミツク電極をセルフアラインにて簡単に形成で
きるとともに、Gmを高くして高速動作が可能な
半導体装置の製造方法を提供することを目的とす
る。
本発明は、不純物領域とのオーミツク電極をゲ
ート電極よりも低い位置に形成し、これにより前
記目的を達成することを図つたことを骨子とする
ものである。具体的には、本発明は、表面に不純
物領域を有した半導体基板上に高融点金属層を形
成する工程と、この高融点金属層上に第1の絶縁
膜を形成する工程と、この絶縁膜及び金属属をパ
ターニングし絶縁膜パターン及びゲート電極を形
成する工程と、全面に前記絶縁膜と同組成の第2
の絶縁膜を形成する工程と、前記不純物領域に対
応する部分に開口部を有するマスク材を形成する
工程と、このマスク材を用いて第2の絶縁膜を反
応性イオンエツチングによりエツチング除去して
前記絶縁膜パターン及びゲート電極の側壁に第2
の絶縁膜を残存させる工程と、前記開口部から露
出する基板を選択的にエツチング除去する工程
と、全面にオーミツク電極材料を推積しゲート電
極よりも低い位置に前記不純物領域とのオーミツ
ク電極を形成する工程と、オーミツク電極以外の
オーミツク電極材料を除去する工程とを具備する
ことを特徴とするものである。
ート電極よりも低い位置に形成し、これにより前
記目的を達成することを図つたことを骨子とする
ものである。具体的には、本発明は、表面に不純
物領域を有した半導体基板上に高融点金属層を形
成する工程と、この高融点金属層上に第1の絶縁
膜を形成する工程と、この絶縁膜及び金属属をパ
ターニングし絶縁膜パターン及びゲート電極を形
成する工程と、全面に前記絶縁膜と同組成の第2
の絶縁膜を形成する工程と、前記不純物領域に対
応する部分に開口部を有するマスク材を形成する
工程と、このマスク材を用いて第2の絶縁膜を反
応性イオンエツチングによりエツチング除去して
前記絶縁膜パターン及びゲート電極の側壁に第2
の絶縁膜を残存させる工程と、前記開口部から露
出する基板を選択的にエツチング除去する工程
と、全面にオーミツク電極材料を推積しゲート電
極よりも低い位置に前記不純物領域とのオーミツ
ク電極を形成する工程と、オーミツク電極以外の
オーミツク電極材料を除去する工程とを具備する
ことを特徴とするものである。
以下、本発明をGaAsMESFETの製造に適用
した場合について第1図a〜jを参照して説明す
る。
した場合について第1図a〜jを参照して説明す
る。
(1) まず、半絶縁性のGaAs基板21の表面にn
型不純物を加速電圧40〜100KeV、ドーズ量1.0
〜5.0×1012cm-2の条件で基板21にイオン注入
した後、700〜900℃の温度で15分間アニール
を行ないN型の活性チヤネル領域(不純物領
域)22を形成した。つづいて、全面にWSi、
WN、WAl、Ti、TiSiなどの高融点金属層2
3を形成した(第1図a図示)。この際、膜厚
はゲート抵抗を考慮して決定されるが、1000〜
5000Åの間が適当である。次いで、前記高融点
金属層23上にプラズマ法によりシリコン窒化
膜(第1の絶縁膜)24を形成した(第1図b
図示)。しかる後、レジスト25をマスクとし
て前記シリコン窒化膜24、高融点金属層23
を選択的にエツチング除去し、窒化膜パターン
26、ゲート電極27を形成した(第1図c図
示)。更に、レジスト25を剥離した後、全面
にプラズマ法によりシリコン窒化膜28を形成
した(第1図d図示)。なお、このシリコン窒
化膜28の膜厚は十分に大きいものとする。
型不純物を加速電圧40〜100KeV、ドーズ量1.0
〜5.0×1012cm-2の条件で基板21にイオン注入
した後、700〜900℃の温度で15分間アニール
を行ないN型の活性チヤネル領域(不純物領
域)22を形成した。つづいて、全面にWSi、
WN、WAl、Ti、TiSiなどの高融点金属層2
3を形成した(第1図a図示)。この際、膜厚
はゲート抵抗を考慮して決定されるが、1000〜
5000Åの間が適当である。次いで、前記高融点
金属層23上にプラズマ法によりシリコン窒化
膜(第1の絶縁膜)24を形成した(第1図b
図示)。しかる後、レジスト25をマスクとし
て前記シリコン窒化膜24、高融点金属層23
を選択的にエツチング除去し、窒化膜パターン
26、ゲート電極27を形成した(第1図c図
示)。更に、レジスト25を剥離した後、全面
にプラズマ法によりシリコン窒化膜28を形成
した(第1図d図示)。なお、このシリコン窒
化膜28の膜厚は十分に大きいものとする。
(2) 次に、このシリコン窒化膜28上に、前記活
性チヤネル領域22に対応する部分に開口部2
9を有したマスク材としてのレジスト30を形
成した。つづいて、このレジスト30をマスク
として前記シリコン窒化膜28をRIEによりエ
ツチング除去し、基板21を露出させた。この
際、前記ゲート電極27及び窒化膜パターン2
6の側壁にシリコン窒化膜パターン(サイドウ
オール)31が残存した(第1図e図示)。次
いで、前記レジスト30、窒化膜パターン26
及びサイドウオール31をマスクとして露出す
る基板21をエツチングした(第1図f図示)。
この際、基板21のエツチング部はオーバーハ
ング状態となる。更に、レジスト30を剥離し
た後、全面にオーミツク電極材料としての
AuGe/Ni層33を蒸着した(第1図g図示)。
この後、窒化膜パターン26及びシリコン窒化
膜28及びサイドウオール31を除去すること
により、前記開口部29以外のAuGe/Ni層3
3を除去した(リフトオフ)。この結果、活性
チヤネル領域22上でゲート電極27よりも低
い位置にのみAuGe/Ni層(オーミツク電極)
33a、33bが残存した(第1図h図示)。
ひきつづき、第1図iに示す如く全面に保護膜
34を形成した後、前記オーミツク電極33
a、33bに夫々対応する保護膜34を選択的
に除去してコンタクトホール35を形成し、更
にAl配線36を形成してGaAsMESFETを製
造した(第1図j図示)。
性チヤネル領域22に対応する部分に開口部2
9を有したマスク材としてのレジスト30を形
成した。つづいて、このレジスト30をマスク
として前記シリコン窒化膜28をRIEによりエ
ツチング除去し、基板21を露出させた。この
際、前記ゲート電極27及び窒化膜パターン2
6の側壁にシリコン窒化膜パターン(サイドウ
オール)31が残存した(第1図e図示)。次
いで、前記レジスト30、窒化膜パターン26
及びサイドウオール31をマスクとして露出す
る基板21をエツチングした(第1図f図示)。
この際、基板21のエツチング部はオーバーハ
ング状態となる。更に、レジスト30を剥離し
た後、全面にオーミツク電極材料としての
AuGe/Ni層33を蒸着した(第1図g図示)。
この後、窒化膜パターン26及びシリコン窒化
膜28及びサイドウオール31を除去すること
により、前記開口部29以外のAuGe/Ni層3
3を除去した(リフトオフ)。この結果、活性
チヤネル領域22上でゲート電極27よりも低
い位置にのみAuGe/Ni層(オーミツク電極)
33a、33bが残存した(第1図h図示)。
ひきつづき、第1図iに示す如く全面に保護膜
34を形成した後、前記オーミツク電極33
a、33bに夫々対応する保護膜34を選択的
に除去してコンタクトホール35を形成し、更
にAl配線36を形成してGaAsMESFETを製
造した(第1図j図示)。
しかして、本発明によれば、GaAs基板21上
にゲート電極27、窒化膜パターン26を形成
し、更に開口部29を有したレジスト30をマス
クとしたRIEによりサイドウオール31を窒化膜
パターン26、ゲート電極27の側壁に形成し、
ひきつづきサイドウオール31などをマスクとし
た基板21のエツチング、AuAs/Ni層33の形
成、リフトオフの各工程を経てオーミツク電極3
3a、33bをN型の活性チヤネル領域22上に
のみセルフアラインに形成できる。従つて、以下
に示す効果を有する。
にゲート電極27、窒化膜パターン26を形成
し、更に開口部29を有したレジスト30をマス
クとしたRIEによりサイドウオール31を窒化膜
パターン26、ゲート電極27の側壁に形成し、
ひきつづきサイドウオール31などをマスクとし
た基板21のエツチング、AuAs/Ni層33の形
成、リフトオフの各工程を経てオーミツク電極3
3a、33bをN型の活性チヤネル領域22上に
のみセルフアラインに形成できる。従つて、以下
に示す効果を有する。
第3図のFETに比べ高いGmを得ることがで
きるとともに、ゲート耐圧を保つことができ
る。また、シヨートチヤネル効果をも低減でき
る。即ち、第3図のFETでは、ゲート、ソー
ス間の抵抗をN+型低抵坑領域2,3形成する
ことにより低減させていた。この場合、この領
域の濃度が高くなるとゲートと低抵坑領域間の
耐圧が劣化し、逆に濃度を低くするとGmが低
下する。また、低抵坑領域を形成する際もあま
り低抵坑に形成できなかつたため、ゲート、低
抵坑領域間の抵坑を極限にまで低くすることは
不可能である。更に、低抵坑領域を形成する
と、シヨートチヤネルが起りやすい。このた
め、オーミツク電極をゲートに限り無く近かず
けることが試みられているが、マスク合せで行
なうため、ゲートとシヨートする恐れがある。
きるとともに、ゲート耐圧を保つことができ
る。また、シヨートチヤネル効果をも低減でき
る。即ち、第3図のFETでは、ゲート、ソー
ス間の抵抗をN+型低抵坑領域2,3形成する
ことにより低減させていた。この場合、この領
域の濃度が高くなるとゲートと低抵坑領域間の
耐圧が劣化し、逆に濃度を低くするとGmが低
下する。また、低抵坑領域を形成する際もあま
り低抵坑に形成できなかつたため、ゲート、低
抵坑領域間の抵坑を極限にまで低くすることは
不可能である。更に、低抵坑領域を形成する
と、シヨートチヤネルが起りやすい。このた
め、オーミツク電極をゲートに限り無く近かず
けることが試みられているが、マスク合せで行
なうため、ゲートとシヨートする恐れがある。
オーミツク電極33a、33bを通常の工程
で簡単に形成できる。
で簡単に形成できる。
事実、第3図のFETに比べ、Gmで1.5倍の増
加を、シヨツトキーダイオードの逆方向耐圧も従
来のそれが4〜6Vであるのに対し10V以上とい
う良好な結果を得ている。また、シヨートチヤネ
ル効果もゲート長が1.0μmでは顕著に現われなか
つた。更に、PEP工程を1〜2工程短縮できた。
加を、シヨツトキーダイオードの逆方向耐圧も従
来のそれが4〜6Vであるのに対し10V以上とい
う良好な結果を得ている。また、シヨートチヤネ
ル効果もゲート長が1.0μmでは顕著に現われなか
つた。更に、PEP工程を1〜2工程短縮できた。
なお、上記実施例では、高融点金属層23上に
第1の絶縁膜としてのシリコン窒化膜を形成した
後、レジストをマスクとしてこれらをエツチング
する場合について説明したが、これに限定されな
い。例えば、第4図aに示す如くシリコン窒化膜
24上にこの窒化膜24とエツチングレートの異
なる被膜41を形成した後、同図bに示す如くレ
ジスト25をマスクとしてこれらを適宜エツチン
グ行なうことにより被膜パターン42を形成して
もよい。以下、工程は省略するが、実施例と同様
に与えることにより最終に第1図jのFETと略
同構造のFETが得られる。なお、前記被膜とし
ては、例えばプラズマ法によるシリコン窒化膜や
多結晶シリコン膜等が挙げられる。
第1の絶縁膜としてのシリコン窒化膜を形成した
後、レジストをマスクとしてこれらをエツチング
する場合について説明したが、これに限定されな
い。例えば、第4図aに示す如くシリコン窒化膜
24上にこの窒化膜24とエツチングレートの異
なる被膜41を形成した後、同図bに示す如くレ
ジスト25をマスクとしてこれらを適宜エツチン
グ行なうことにより被膜パターン42を形成して
もよい。以下、工程は省略するが、実施例と同様
に与えることにより最終に第1図jのFETと略
同構造のFETが得られる。なお、前記被膜とし
ては、例えばプラズマ法によるシリコン窒化膜や
多結晶シリコン膜等が挙げられる。
また、上記実施例では、第1図fで基板をエツ
チングした後、全面にAuGe/Ni層を蒸着した
が、これに限らない。例えば、基板エツチング
後、第5図に示す如くオーミツクをとり易くする
ため露出する基板21にn型不純物をイオン注入
し、アニールしてN+型層43,44を形成して
もよい。
チングした後、全面にAuGe/Ni層を蒸着した
が、これに限らない。例えば、基板エツチング
後、第5図に示す如くオーミツクをとり易くする
ため露出する基板21にn型不純物をイオン注入
し、アニールしてN+型層43,44を形成して
もよい。
以上詳述した如く本発明によれば、オーミツク
電極をセルフアラインで簡単に形成できるととも
に、Dmを高くして高速動作が可能な
GaAsMESFET等の半導体装置を製造する方法
を提供できるものである。
電極をセルフアラインで簡単に形成できるととも
に、Dmを高くして高速動作が可能な
GaAsMESFET等の半導体装置を製造する方法
を提供できるものである。
第1図a〜jは本発明の一実施例に係る
GaAsMESFETの製造方法を工程順に示す断面
図、第2図a〜fは従来のGaAsMESFETの製
造方法を工程順に示す断面図、第3図は従来の他
のGaAsMESFETの断面図、第4図a,bは本
発明の他の実施例に係るGaAsMESFETの製造
方法を説明するための断面図、第5図は本発明に
係る更に他のGaAsMESFETの工程途中の断面
図である。 21……半絶縁性のGaAa基板、22……N型
の活性チヤネル領域、23……高融点金属層、2
4,28……シリコン窒化膜、25,30……レ
ジスト、26……窒化膜パターン、27……ゲー
ト電極、29……開口部、31……シリコン窒化
膜パターン(サイドウオール)、33,33a,
33b……AuGe/Ni層、34……保護膜、35
……コンタクトホール、36……金属配線、41
……被膜、42……被膜パターン、43,44…
…N+型層。
GaAsMESFETの製造方法を工程順に示す断面
図、第2図a〜fは従来のGaAsMESFETの製
造方法を工程順に示す断面図、第3図は従来の他
のGaAsMESFETの断面図、第4図a,bは本
発明の他の実施例に係るGaAsMESFETの製造
方法を説明するための断面図、第5図は本発明に
係る更に他のGaAsMESFETの工程途中の断面
図である。 21……半絶縁性のGaAa基板、22……N型
の活性チヤネル領域、23……高融点金属層、2
4,28……シリコン窒化膜、25,30……レ
ジスト、26……窒化膜パターン、27……ゲー
ト電極、29……開口部、31……シリコン窒化
膜パターン(サイドウオール)、33,33a,
33b……AuGe/Ni層、34……保護膜、35
……コンタクトホール、36……金属配線、41
……被膜、42……被膜パターン、43,44…
…N+型層。
Claims (1)
- 1 表面に不純物領域を有した半導体基板上に高
融点金属層を形成する工程と、この高融点金属層
上に第1の絶縁膜を形成する工程と、この絶縁膜
及び金属層をパターニングし絶縁膜パターン及び
ゲート電極を形成する工程と、全面に前記絶縁膜
と同組成の第2の絶縁膜を形成する工程と、前記
不純物領域に対応する部分に開口部を有するマス
ク材を形成する工程と、このマスク材を用いて第
2の絶縁膜を反応性イオンエツチングによりエツ
チング除去し前記絶縁膜パターン及びゲート電極
の側壁に第2の絶縁膜を残存させる工程と、前記
開口部から露出する基板を選択的にエツチング除
去する工程と、全面にオーミツク電極材料を堆積
しゲート電極よりも低い位置に前記不純物領域と
のオーミツク電極を形成する工程と、オーミツク
電極以外のオーミツク電極材料を除去する工程と
を具備する事を特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3927085A JPS61198785A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3927085A JPS61198785A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61198785A JPS61198785A (ja) | 1986-09-03 |
JPH0156537B2 true JPH0156537B2 (ja) | 1989-11-30 |
Family
ID=12548451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3927085A Granted JPS61198785A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61198785A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6453579A (en) * | 1987-08-25 | 1989-03-01 | Matsushita Electric Ind Co Ltd | Method of forming microelectrode pattern |
-
1985
- 1985-02-28 JP JP3927085A patent/JPS61198785A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61198785A (ja) | 1986-09-03 |
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