JPS60234373A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60234373A JPS60234373A JP8941684A JP8941684A JPS60234373A JP S60234373 A JPS60234373 A JP S60234373A JP 8941684 A JP8941684 A JP 8941684A JP 8941684 A JP8941684 A JP 8941684A JP S60234373 A JPS60234373 A JP S60234373A
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、特に半絶縁性基
板に形成するＭＥＳＦＥＴの製造方法に利用して有効な
技術に関する。
板に形成するＭＥＳＦＥＴの製造方法に利用して有効な
技術に関する。
［背景技術］
半絶縁性基板に形成するＭＥＳＦＥＴは、高速化をはか
れる観点より、種々開発されている。代表的なものにＧ
ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを挙げること
ができるが、現状ではこの特性を制限する最大の要因は
ゲート・ソース間の寄生抵抗である。ＧａＡｓ−ＭＥＳ
ＦＥＴの典型的な製造方法を第１図を参照して説明する
。第１図（Ａ）において符号１は半絶縁性Ｑ ａ Ａ
ｓ基板であり、符号２はホトレジスト膜３をマスクとし
てイオン打込みされたＮ型チャネル層である。このＮ型
チャネル層２上にゲート電極を自己整合的に形成するた
めに以下の工程がとられている。すなわち、第１図（Ｂ
）において、プラズマＣＶＤによるシリコンナイトライ
ド膜４．ホトレジスト膜５、スパッタＳｉ○２膜６、ホ
トレジスト膜７を順次形成する。そしてつぎに、ホトレ
ジスト膜７をマスクとしてスパンタＳｉ○２膜６を選択
的にエツチングし、このスパッタＳｉ○２膜６をマスク
としてホトレジスト膜５のエツチングを行っている。こ
のエツチング時にホトレジスト膜５は、スパッタＳｉ○
２膜６の下方にサイドエッチが行なわれる。この状態で
スパッタＳ ｉ Ｑ ２膜６をマスクとしてｓ１イオン
の打込みを行ないＮ＋型半導体活性層８をＮ型チャネル
層２の両側部に形成している。つぎにスパッタＳｉ○２
膜９をリフトオフで形成しく第１゜図（Ｃ））、シリコ
ンナイトライド膜４をエツチングした後ゲート電極１−
０を形成する（第１図（Ｄ））。
れる観点より、種々開発されている。代表的なものにＧ
ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを挙げること
ができるが、現状ではこの特性を制限する最大の要因は
ゲート・ソース間の寄生抵抗である。ＧａＡｓ−ＭＥＳ
ＦＥＴの典型的な製造方法を第１図を参照して説明する
。第１図（Ａ）において符号１は半絶縁性Ｑ ａ Ａ
ｓ基板であり、符号２はホトレジスト膜３をマスクとし
てイオン打込みされたＮ型チャネル層である。このＮ型
チャネル層２上にゲート電極を自己整合的に形成するた
めに以下の工程がとられている。すなわち、第１図（Ｂ
）において、プラズマＣＶＤによるシリコンナイトライ
ド膜４．ホトレジスト膜５、スパッタＳｉ○２膜６、ホ
トレジスト膜７を順次形成する。そしてつぎに、ホトレ
ジスト膜７をマスクとしてスパンタＳｉ○２膜６を選択
的にエツチングし、このスパッタＳｉ○２膜６をマスク
としてホトレジスト膜５のエツチングを行っている。こ
のエツチング時にホトレジスト膜５は、スパッタＳｉ○
２膜６の下方にサイドエッチが行なわれる。この状態で
スパッタＳ ｉ Ｑ ２膜６をマスクとしてｓ１イオン
の打込みを行ないＮ＋型半導体活性層８をＮ型チャネル
層２の両側部に形成している。つぎにスパッタＳｉ○２
膜９をリフトオフで形成しく第１゜図（Ｃ））、シリコ
ンナイトライド膜４をエツチングした後ゲート電極１−
０を形成する（第１図（Ｄ））。
このあと、ソース・ドレイン電極１１．１２をスパッタ
５ｉ０２膜９およびシリコンナイトライド膜の孔あけ後
に形成してＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
を形成している（たとえば、雑誌「日経エレクトロニク
スＪ １９８２年１１月８日号２１２２など）。
５ｉ０２膜９およびシリコンナイトライド膜の孔あけ後
に形成してＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
を形成している（たとえば、雑誌「日経エレクトロニク
スＪ １９８２年１１月８日号２１２２など）。
しかし、このようなＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔの自己整合的ゲート電極の形成においては、ゲ
ート電極１０とＮ＋型半導体活性層８との横方向距離、
いわゆる目あき部がホトレジスト膜５のサイドエツチン
グ量によって制御されている。このため、バラツキが大
きくなってしまいゲート・ソース間の寄生抵抗を制御性
良く決定するのが困麺であり特性が不安定である。
Ｅ Ｔの自己整合的ゲート電極の形成においては、ゲ
ート電極１０とＮ＋型半導体活性層８との横方向距離、
いわゆる目あき部がホトレジスト膜５のサイドエツチン
グ量によって制御されている。このため、バラツキが大
きくなってしまいゲート・ソース間の寄生抵抗を制御性
良く決定するのが困麺であり特性が不安定である。
［発明の目的］
本発明の目的は、ゲート電極と高濃度Ｎ＋型層との平面
方向間隔を精度良く制御する方法を提供するものである
。
方向間隔を精度良く制御する方法を提供するものである
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半絶縁性基板の一生面にＮ型チャネル層を形
成し、ゲート電極が形成されるべき領域に絶縁膜を選択
的に形成し、さらに全面にエツチングレートの異なる保
護膜を形成している。従って、下層の絶縁膜によって保
護膜に段差部が生じるので、この段差部をマスクとして
高濃度Ｎ＋型半導体活性層のイオン打込みを行うことが
できる。
成し、ゲート電極が形成されるべき領域に絶縁膜を選択
的に形成し、さらに全面にエツチングレートの異なる保
護膜を形成している。従って、下層の絶縁膜によって保
護膜に段差部が生じるので、この段差部をマスクとして
高濃度Ｎ＋型半導体活性層のイオン打込みを行うことが
できる。
エツチングの選択比が異なるのを利用して、まず段差部
をエツチングしつぎに絶縁膜をエツチング除去すること
によってこの露出した領域にゲート電極を形成できる。
をエツチングしつぎに絶縁膜をエツチング除去すること
によってこの露出した領域にゲート電極を形成できる。
ゲート電極と高濃度Ｎ＋型層との距離を保護膜の膜厚に
より一義的に決定することができ特性の安定化を達成す
るものである。
より一義的に決定することができ特性の安定化を達成す
るものである。
［実施例］
本発明の半導体装置の製造方法をＧａＡｓ−ＭＥＳＦＥ
Ｔに適用した一実施例を第２図および第３図を参照して
説明する。
Ｔに適用した一実施例を第２図および第３図を参照して
説明する。
第２図（Ａ）において、符号２０はＧ ａ Ａ ｓ半絶
縁性基板であり、この−主面にはホトレジスト２１をマ
スクとしてＳｉイオン打込みを行ったＮ型チャネル層２
２を形成している。つぎに全面にＣＶＤ法によって５ｉ
０２膜（絶縁膜）２３を形成しく第２図（Ｂ））、Ｎ型
チャネル層２２のほぼ中央部のみを残すようにして選択
的にエツチングする（第２図（Ｃ））。
縁性基板であり、この−主面にはホトレジスト２１をマ
スクとしてＳｉイオン打込みを行ったＮ型チャネル層２
２を形成している。つぎに全面にＣＶＤ法によって５ｉ
０２膜（絶縁膜）２３を形成しく第２図（Ｂ））、Ｎ型
チャネル層２２のほぼ中央部のみを残すようにして選択
的にエツチングする（第２図（Ｃ））。
つぎに、絶縁膜２３のエツチングレートと異なる別種の
絶縁膜であるシリコンナイトライド膜（保護膜）２４を
全面にプラズマＣＶＤ法によって堆積する（第２図（Ｄ
））。ホトレジスト２５によるマスクを形成した後、Ｓ
ｉの不純物イオン打込みを行って高濃度Ｎ＋型半導体活
性層（以下高濃度Ｎ４″型層と称する）２６を形成する
（第２図（Ｅ））。
絶縁膜であるシリコンナイトライド膜（保護膜）２４を
全面にプラズマＣＶＤ法によって堆積する（第２図（Ｄ
））。ホトレジスト２５によるマスクを形成した後、Ｓ
ｉの不純物イオン打込みを行って高濃度Ｎ＋型半導体活
性層（以下高濃度Ｎ４″型層と称する）２６を形成する
（第２図（Ｅ））。
この図からもわかるように、絶縁膜２３によって保護膜
２４には段差部２７が形成されている。したがって、段
差部２７の縦方向膜厚が厚くこの下方にはイオン打込み
がなく高濃度Ｎ“型層２６は形成されない。後述するよ
うに・、絶縁膜２３の位置にゲート電極が形成されるの
で高濃度Ｎ＋型層２６とゲート電極との間の目あき部は
、この段差部２７の横方向厚みである保護膜２４の膜厚
で決定されている。
２４には段差部２７が形成されている。したがって、段
差部２７の縦方向膜厚が厚くこの下方にはイオン打込み
がなく高濃度Ｎ“型層２６は形成されない。後述するよ
うに・、絶縁膜２３の位置にゲート電極が形成されるの
で高濃度Ｎ＋型層２６とゲート電極との間の目あき部は
、この段差部２７の横方向厚みである保護膜２４の膜厚
で決定されている。
つぎに第２図（Ｆ）において表面平坦化のための被膜で
あるホトレジスト２８を塗布し絶縁膜２３の上部に堆積
した保護膜２４が露出するまでこのホトレジスト２８を
オゾンアッシングによって工ツチングする（第２図（Ｇ
））。露出した保護膜２４を段差部２７をも含めてエツ
チングする。この場合、段差部２７の下部の保護膜２４
はエツチングしないで残しておく。つぎに、保護膜２４
に比べてエツチングレートの速い絶縁膜（Ｓ ｉ ０２
膜）２３をエツチングし、ゲート電極が形成されるべき
Ｎ型チャネル層２２を露出する（第２図（Ｈ））。
あるホトレジスト２８を塗布し絶縁膜２３の上部に堆積
した保護膜２４が露出するまでこのホトレジスト２８を
オゾンアッシングによって工ツチングする（第２図（Ｇ
））。露出した保護膜２４を段差部２７をも含めてエツ
チングする。この場合、段差部２７の下部の保護膜２４
はエツチングしないで残しておく。つぎに、保護膜２４
に比べてエツチングレートの速い絶縁膜（Ｓ ｉ ０２
膜）２３をエツチングし、ゲート電極が形成されるべき
Ｎ型チャネル層２２を露出する（第２図（Ｈ））。
保ｌＦ！膜２４のエツチングはドライエツチング、絶縁
膜２３のエツチングはウェットエツチングが好ましい。
膜２３のエツチングはウェットエツチングが好ましい。
このあと、ゲート電極を形成するための金属２９を全面
に蒸着する。この金属２９は、ゴｊ、Ｐｔ、、Ａｕの合
金、Ｗ、 Ｗ Ｓ ＋ ２あるいはＭＯ等を使用するこ
とが可能である。イオン打込み後の高温での活性化は第
２図（Ｅ）において終了しているので低融点金属を用い
ることができる。リフトオフによってゲート電極３０を
形成し、同様にしてソース・トレイン電極３１．３２を
この後に形成することによって素子が完成する（第２図
（Ｊ））。
に蒸着する。この金属２９は、ゴｊ、Ｐｔ、、Ａｕの合
金、Ｗ、 Ｗ Ｓ ＋ ２あるいはＭＯ等を使用するこ
とが可能である。イオン打込み後の高温での活性化は第
２図（Ｅ）において終了しているので低融点金属を用い
ることができる。リフトオフによってゲート電極３０を
形成し、同様にしてソース・トレイン電極３１．３２を
この後に形成することによって素子が完成する（第２図
（Ｊ））。
第２図に示した実施例においては、ゲート電極３０をリ
フトオフによって形成したが、ドライエツチングを用い
て電極を形成することも可能である。第３図はこの工程
を示す図であり、第２図と対応する構成に対しては同一
参照符号を用いて示しその説明を省略する。
フトオフによって形成したが、ドライエツチングを用い
て電極を形成することも可能である。第３図はこの工程
を示す図であり、第２図と対応する構成に対しては同一
参照符号を用いて示しその説明を省略する。
第３図（Ａ）は第２図（Ｈ）までの工程によってつくら
れた素子断面を示す。このあとホトレジスト２８を除去
しく第３図（Ｂ））、ゲート電極形成のための金属３１
を全面に蒸着する。そして再度ホトレジスト３２を形成
しく第３図（Ｃ））、これをマスクとして金属３１をド
ライエツチングすることによってゲート電極３３を形成
する（第３図（Ｉ〕））。このあと、ソース・ドレイン
の孔あけを行い高濃度Ｎ１型層２６とのコンタク１〜を
形成するソース・ドレイン電極３４．３５を形成してい
る（第３図（Ｅ））。
れた素子断面を示す。このあとホトレジスト２８を除去
しく第３図（Ｂ））、ゲート電極形成のための金属３１
を全面に蒸着する。そして再度ホトレジスト３２を形成
しく第３図（Ｃ））、これをマスクとして金属３１をド
ライエツチングすることによってゲート電極３３を形成
する（第３図（Ｉ〕））。このあと、ソース・ドレイン
の孔あけを行い高濃度Ｎ１型層２６とのコンタク１〜を
形成するソース・ドレイン電極３４．３５を形成してい
る（第３図（Ｅ））。
第２図および第３図で説明した工程において、ゲート電
極３０．３３と高濃度Ｎ＋型層２６との間の目あき部に
は、第２図（Ｄ）の早期工程で被着させた保護膜２４が
最終工程の第２図（’Ｊ）および第３図（Ｅ）まで残存
する。したがって、目あき部に生じる重金属類の汚染に
よる表面空乏層を低減することができ寄生抵抗をさらに
減らすこと力１できる。
極３０．３３と高濃度Ｎ＋型層２６との間の目あき部に
は、第２図（Ｄ）の早期工程で被着させた保護膜２４が
最終工程の第２図（’Ｊ）および第３図（Ｅ）まで残存
する。したがって、目あき部に生じる重金属類の汚染に
よる表面空乏層を低減することができ寄生抵抗をさらに
減らすこと力１できる。
［効果コ
ゲート電極を形成する領域に絶縁膜を形成し、この絶縁
膜の上層に段差部のある保護膜を形成している。したが
って、高濃度Ｎ＋型層のイオン打込みを段差部をマスク
として行うことができ、ゲート電極と高濃度Ｎ１型層と
の間隔を保護膜の膜厚により制御することができる。こ
のため、ショットキバリアダイオードの逆耐圧を十分に
保持しながら、制御性よく寄生抵抗を大幅に低減でき高
速化をはかれるという効果を有する。
膜の上層に段差部のある保護膜を形成している。したが
って、高濃度Ｎ＋型層のイオン打込みを段差部をマスク
として行うことができ、ゲート電極と高濃度Ｎ１型層と
の間隔を保護膜の膜厚により制御することができる。こ
のため、ショットキバリアダイオードの逆耐圧を十分に
保持しながら、制御性よく寄生抵抗を大幅に低減でき高
速化をはかれるという効果を有する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、絶縁膜および
保護膜に、ＳｉＣ２およびシリコンナイトライドを使用
したが、この組合せ以外にも種々可能であり、エツチン
グレートが異なればよい。
具体的に説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、絶縁膜および
保護膜に、ＳｉＣ２およびシリコンナイトライドを使用
したが、この組合せ以外にも種々可能であり、エツチン
グレートが異なればよい。
［利用分野］
本発明は半絶縁性基板に形成されるＭ Ｅ Ｓ Ｆ Ｅ
Ｔのゲート電極セルファラインに利用でき、特にＧＧａ
Ａｓ−８ＲＡやＧａＡｓ論理Ｔ、、、 Ｓ Ｉに適用し
て有効である。また、低寄生抵抗が可能であり高速・高
伝達コンダクタンスのＭＥＳＦＥＴ、たとえばマイクロ
波用Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにも利
用できる。
Ｔのゲート電極セルファラインに利用でき、特にＧＧａ
Ａｓ−８ＲＡやＧａＡｓ論理Ｔ、、、 Ｓ Ｉに適用し
て有効である。また、低寄生抵抗が可能であり高速・高
伝達コンダクタンスのＭＥＳＦＥＴ、たとえばマイクロ
波用Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにも利
用できる。
イン型Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの製
造工程を示す １１中男０にライン型ＧａＡｓ−ＭＥＳ
ＦＥＴの製造工程を示す断面図であり、第２図の（Ａ）
から（Ｈ）までに示す工程に続く別な態様を示している
。
造工程を示す １１中男０にライン型ＧａＡｓ−ＭＥＳ
ＦＥＴの製造工程を示す断面図であり、第２図の（Ａ）
から（Ｈ）までに示す工程に続く別な態様を示している
。
１．２０・・・Ｇ ａ Ａ ｓ半絶縁性基板、２．２２
・・・Ｎ型チャネル層、３，５，７，２１゜２５，２８
．３２・・・ホトレジスト、４・・・プラズマナイ１−
ライド膜、６，９・・・スパッタ５ｉ０２膜、８．２６
・・・高濃度Ｎ＋型層（半導体活性層）、１０．３０．
３３・・・ゲート電極、１１，３１゜３４・・・ソース
電極、１２，３２．３５・・・ドレイン電極、２３・・
・ＳｉＯ２膜（絶縁膜）、２４・・・ナイトライド膜（
保護膜）、２７・・・段差部。
・・・Ｎ型チャネル層、３，５，７，２１゜２５，２８
．３２・・・ホトレジスト、４・・・プラズマナイ１−
ライド膜、６，９・・・スパッタ５ｉ０２膜、８．２６
・・・高濃度Ｎ＋型層（半導体活性層）、１０．３０．
３３・・・ゲート電極、１１，３１゜３４・・・ソース
電極、１２，３２．３５・・・ドレイン電極、２３・・
・ＳｉＯ２膜（絶縁膜）、２４・・・ナイトライド膜（
保護膜）、２７・・・段差部。
第 １ 図
（Ａ、）、、、Ｚ
第 ２ 図
（１’つ
第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板の一生面にチャネル層を形成し、この
チャネル層のほぼ中央部に絶縁膜を選択的に形成し、こ
の絶縁膜のエツチングレートとは異なったエツチングレ
ートを有する保護膜を全面に形成し、前記絶縁膜に起因
する保護膜の段差部をマスクとして前記チャネル層両側
部にソース・ドレインの半導体活性層を形成し、つぎに
全面に形成した表面平坦化のための被膜を前記保護膜の
表面が露出するまでエツチングし、前記被膜をマスクと
して前記段差部の保護膜をエツチングしさらに前記絶縁
膜を除去し、この除去された部分の前記チャネル層上に
ゲート電極を形成することを特徴とする半導体装置の製
造方法。 ２、前記被膜がホトレジストからなる特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8941684A JPS60234373A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8941684A JPS60234373A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234373A true JPS60234373A (ja) | 1985-11-21 |
Family
ID=13970045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8941684A Pending JPS60234373A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155569A (ja) * | 1985-12-27 | 1987-07-10 | Kenichi Kikuchi | 半導体装置の製造方法 |
-
1984
- 1984-05-07 JP JP8941684A patent/JPS60234373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155569A (ja) * | 1985-12-27 | 1987-07-10 | Kenichi Kikuchi | 半導体装置の製造方法 |
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