JPS6190470A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS6190470A JPS6190470A JP21287384A JP21287384A JPS6190470A JP S6190470 A JPS6190470 A JP S6190470A JP 21287384 A JP21287384 A JP 21287384A JP 21287384 A JP21287384 A JP 21287384A JP S6190470 A JPS6190470 A JP S6190470A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は化合物半導体装置の製造方法に関する◇(従来
技術とその問題点) 化合物半導体とりわけ砒化ガリウム(GaAs )はポ
ストシリコン材料と称され超高速及び超高周波集積回路
の製造が可能となる材料上の特性を有しているコしかし
ながらこの様な高性能集積回路の実現のためには、まず
、集積回路′t−構成するFETの高性能化全図る事が
必要、となる0従米、ソース・ゲート間及びゲート・ド
レイン間のシート抵抗低減の為にゲートをマスクとして
n”*を形成する技術が局知であるoしかしながら、こ
の場合、ゲート長が短かく表るに従りて■iが負側ヘシ
フトし、VTの制御性の悪化といういわゆる短チヤネル
効果の問題を伴外う。、+70をゲー)’jit極から
離して型取すれば、短チヤネル効果は抑制されるが、こ
の場合薔生抵抗の低減化か充分なされず不満足でおる。
技術とその問題点) 化合物半導体とりわけ砒化ガリウム(GaAs )はポ
ストシリコン材料と称され超高速及び超高周波集積回路
の製造が可能となる材料上の特性を有しているコしかし
ながらこの様な高性能集積回路の実現のためには、まず
、集積回路′t−構成するFETの高性能化全図る事が
必要、となる0従米、ソース・ゲート間及びゲート・ド
レイン間のシート抵抗低減の為にゲートをマスクとして
n”*を形成する技術が局知であるoしかしながら、こ
の場合、ゲート長が短かく表るに従りて■iが負側ヘシ
フトし、VTの制御性の悪化といういわゆる短チヤネル
効果の問題を伴外う。、+70をゲー)’jit極から
離して型取すれば、短チヤネル効果は抑制されるが、こ
の場合薔生抵抗の低減化か充分なされず不満足でおる。
従って高性能集積回路実現のためには、しきい値電圧の
制御性の向上を達成するため、n+層とゲート電極との
間隔を短チヤネル効果を回避し得る最短間隔に保ちかつ
n+層をゲート電極から離した事による寄生抵抗の低減
化が十分でない分を補なうにたる接触抵抗の小さなかつ
ウェハー内均−性のよいオーミック接触を形成し得る製
造技術の開発が必要である。
制御性の向上を達成するため、n+層とゲート電極との
間隔を短チヤネル効果を回避し得る最短間隔に保ちかつ
n+層をゲート電極から離した事による寄生抵抗の低減
化が十分でない分を補なうにたる接触抵抗の小さなかつ
ウェハー内均−性のよいオーミック接触を形成し得る製
造技術の開発が必要である。
一方、現状のGaAs I CpAFETに用いられて
いるオーミック接触にはNi−AuGe合金が多い0
これは、比較的容易に接触抵抗率〜10−60・c−2
が達成、できる事がその理由である。しかしながら、N
i−AuGe合金ではGaAsとの反応が均一でなく特
にウェハ内の均一性が問題で、10−’Ω・cIn2の
オーダーでのバラツキはFBT特性のバラツキに反映す
る〇これを解決するには、さらに低接触抵抗化し又。
いるオーミック接触にはNi−AuGe合金が多い0
これは、比較的容易に接触抵抗率〜10−60・c−2
が達成、できる事がその理由である。しかしながら、N
i−AuGe合金ではGaAsとの反応が均一でなく特
にウェハ内の均一性が問題で、10−’Ω・cIn2の
オーダーでのバラツキはFBT特性のバラツキに反映す
る〇これを解決するには、さらに低接触抵抗化し又。
均一性を向上させたオーミック接触形成技術を用い、F
ETを形成する事が望まれている口この様な認識が周知
であるにもかかわらず、現状では以上を満足した電界効
果トランジスタの製造方法は開発されておらず、現在模
索されているっ(発明の目的) 本発明の目的は以上の点を考慮し、低接触抵抗値を有し
、ウェハ内の特性のバラツキが少なく。
ETを形成する事が望まれている口この様な認識が周知
であるにもかかわらず、現状では以上を満足した電界効
果トランジスタの製造方法は開発されておらず、現在模
索されているっ(発明の目的) 本発明の目的は以上の点を考慮し、低接触抵抗値を有し
、ウェハ内の特性のバラツキが少なく。
しかも熱処理の自由度が大きい高性能化合物半導体装置
の製造方法を提供する事にある。
の製造方法を提供する事にある。
(発明の構成)
本発明は化合物半導体動作層表面にゲート電極パターン
を形成した後前記ゲート電極側面にのみ絶縁膜を側壁と
して形成し、その後■族元素薄膜を被層し、動作層と同
一導電型を示す不純物を該■族元素薄膜を通して注入す
る工程と、この工程遣方法である〇 (本発明の作用・原理) 本発明は化合物半導体装置を製造するにあたシ、オーミ
ック電極の形成にイオンビームミキシングを取シ入れて
いる事が1つの特徴である0本発明によるイオンビーム
ミキシングを用い九オーミック電極の形成法はミキシン
グの際に基板に導入される損傷を回復する為の熱処理が
可能となった従来にない新規なプロセスを用いている。
を形成した後前記ゲート電極側面にのみ絶縁膜を側壁と
して形成し、その後■族元素薄膜を被層し、動作層と同
一導電型を示す不純物を該■族元素薄膜を通して注入す
る工程と、この工程遣方法である〇 (本発明の作用・原理) 本発明は化合物半導体装置を製造するにあたシ、オーミ
ック電極の形成にイオンビームミキシングを取シ入れて
いる事が1つの特徴である0本発明によるイオンビーム
ミキシングを用い九オーミック電極の形成法はミキシン
グの際に基板に導入される損傷を回復する為の熱処理が
可能となった従来にない新規なプロセスを用いている。
この新規なプロセスには、ミキシングに引き続き熱処理
を行ない、更にオーミック電極構成物質を被着する場合
ト、ミキシング後オーミック電極構成物質を被着し、し
かる後KFR処理を施こすという2つの態様に分かれる
。
を行ない、更にオーミック電極構成物質を被着する場合
ト、ミキシング後オーミック電極構成物質を被着し、し
かる後KFR処理を施こすという2つの態様に分かれる
。
さらに本発明の第2の特徴は1以上述べたイオンビーム
ミキシングを用いて化合物半導体装置のオーミック電極
を形成する際絶縁物の側壁を被着せしめた耐熱性ゲート
電極を形成した後に、■族元素薄膜を被着して、該ゲー
ト電極をマスクにセルファライン的にミキシングをほど
こす事で、ゲート電極とオーミック電極の間の距離を適
切に制御する事ができる事であ)5さらに、ソース領域
及びドレイン領域に動作層と同一導電型担体の高濃度層
をゲートに近接して制御性よく形成する事ができる事で
あるコ高濃度層の形成に関しては、ミキシングとは別に
行なう事も可能で1例えば■族元素薄膜を被着する前に
該ゲート電極をマスクに不純物をイオン注入し、形成し
ても良く、又■族元素薄膜を被着した後に、ミキシング
とは異なる加速電圧で不純物をイオン注入し、形成して
も良い。
ミキシングを用いて化合物半導体装置のオーミック電極
を形成する際絶縁物の側壁を被着せしめた耐熱性ゲート
電極を形成した後に、■族元素薄膜を被着して、該ゲー
ト電極をマスクにセルファライン的にミキシングをほど
こす事で、ゲート電極とオーミック電極の間の距離を適
切に制御する事ができる事であ)5さらに、ソース領域
及びドレイン領域に動作層と同一導電型担体の高濃度層
をゲートに近接して制御性よく形成する事ができる事で
あるコ高濃度層の形成に関しては、ミキシングとは別に
行なう事も可能で1例えば■族元素薄膜を被着する前に
該ゲート電極をマスクに不純物をイオン注入し、形成し
ても良く、又■族元素薄膜を被着した後に、ミキシング
とは異なる加速電圧で不純物をイオン注入し、形成して
も良い。
さらに1本発明による第3の特徴は、前に述べたイオン
ビームミキシングによシ基板に導入された損傷を回復す
る為の熱処理を、半導体装置の活性層をイオン注入によ
って作る場合に行なう熱処理と同時に行なう事も可能で
あれば又、2度に分けて別々に行なう事も可能である点
である。同時KM処理する事は工程数削減の面から有利
である一方、熱処理を2度に分けて行なう場合でも活性
層をつくる最初の熱処理を通常の活性化の為の熱処理よ
シ短時間に押え、2度目の熱処理で、活性層及びオーミ
ック電極下の高濃度層の最適化をはかる事が可能となる
。このように熱処理工程をPET特性が最も向上するよ
うに適切にえらぶことかできる〇 以上のようにして本発明により化合物半導体装置を製造
する事によシ、特にこの半導体装置を用いた高性能集積
回路に不可欠を特性を具備したオーミック電極を実現す
る事ができる@ (実施例) 以下、本発明の実施例について、図面を参照して詳細に
説明する・第1図は本発明の一実施例を説明するための
素子模式断面図を工程順に示したものである。まずGa
A1絶縁性基板l上にホトレジスト換をマスクとして8
iイオンを30 kaV 。
ビームミキシングによシ基板に導入された損傷を回復す
る為の熱処理を、半導体装置の活性層をイオン注入によ
って作る場合に行なう熱処理と同時に行なう事も可能で
あれば又、2度に分けて別々に行なう事も可能である点
である。同時KM処理する事は工程数削減の面から有利
である一方、熱処理を2度に分けて行なう場合でも活性
層をつくる最初の熱処理を通常の活性化の為の熱処理よ
シ短時間に押え、2度目の熱処理で、活性層及びオーミ
ック電極下の高濃度層の最適化をはかる事が可能となる
。このように熱処理工程をPET特性が最も向上するよ
うに適切にえらぶことかできる〇 以上のようにして本発明により化合物半導体装置を製造
する事によシ、特にこの半導体装置を用いた高性能集積
回路に不可欠を特性を具備したオーミック電極を実現す
る事ができる@ (実施例) 以下、本発明の実施例について、図面を参照して詳細に
説明する・第1図は本発明の一実施例を説明するための
素子模式断面図を工程順に示したものである。まずGa
A1絶縁性基板l上にホトレジスト換をマスクとして8
iイオンを30 kaV 。
2 X I O”m””C1条件で選択的にイオン注入
し、イオン注入層2を形成する0 次に、このGaAs上に耐熱性のあるゲート金属、例え
ばチタンタングステン(TiW) 3を厚さ約2000
X被着し、さらに窒化シリコン(8isN4)の絶縁膜
4を厚さ約4000X被着し、ホトレジスト5f:マス
クに四フッ化炭素(CF4)ガスを用いた異方性ドライ
エツチングを行なう挙で、まず8i3N44をエツチン
グし1次にCF、と酸素(0□)を用いて異方性ドライ
エツチングをする事でTiW3をエツチングする。第1
図(、) この後、フォトレジスト5を除去してから全面に二酸化
シリコン(Sigh)を被着しCF、の異方性ドライエ
ツチングでSi3N4とTiWの側11にのみ8i02
6を残置させる。さらに■族元素薄膜としてゲルマニ
ウム(Ge)7を全面に厚さ約820X被着し、次に厚
さ6000Xの8i0*8でソース。
し、イオン注入層2を形成する0 次に、このGaAs上に耐熱性のあるゲート金属、例え
ばチタンタングステン(TiW) 3を厚さ約2000
X被着し、さらに窒化シリコン(8isN4)の絶縁膜
4を厚さ約4000X被着し、ホトレジスト5f:マス
クに四フッ化炭素(CF4)ガスを用いた異方性ドライ
エツチングを行なう挙で、まず8i3N44をエツチン
グし1次にCF、と酸素(0□)を用いて異方性ドライ
エツチングをする事でTiW3をエツチングする。第1
図(、) この後、フォトレジスト5を除去してから全面に二酸化
シリコン(Sigh)を被着しCF、の異方性ドライエ
ツチングでSi3N4とTiWの側11にのみ8i02
6を残置させる。さらに■族元素薄膜としてゲルマニ
ウム(Ge)7を全面に厚さ約820X被着し、次に厚
さ6000Xの8i0*8でソース。
ゲート、ドレイン領域以外を覆い、該sty、 8及び
ゲート領域形成物L 41 6 tマスクとしてSi
を94.5 keVで注入し、Ge 7とGaAs 2
との間でミキシングを生じさせてミキシング層lOを形
成し、さらに、200keVで8iを注入する事で高濃
度層9を形成する(第1図(b) ) o第1図(b)
でも明らかなようにゲート金属に5ievf、被着させ
ただけで高濃度層を形成するよシ、さらにGeを被着さ
せて高濃度層を形成する方がソース、ゲート間、ゲート
、ドレイン間の距離を増加できる事がわかる。
ゲート領域形成物L 41 6 tマスクとしてSi
を94.5 keVで注入し、Ge 7とGaAs 2
との間でミキシングを生じさせてミキシング層lOを形
成し、さらに、200keVで8iを注入する事で高濃
度層9を形成する(第1図(b) ) o第1図(b)
でも明らかなようにゲート金属に5ievf、被着させ
ただけで高濃度層を形成するよシ、さらにGeを被着さ
せて高濃度層を形成する方がソース、ゲート間、ゲート
、ドレイン間の距離を増加できる事がわかる。
次に、5i01を除去し、改めて8i01を20001
被着の後850℃20分間水素雰囲気中でアニールした
のち、8i01を除去しニッケル(Ni)11を厚さ約
680X被着する。さらにホトレジスト12t−塗布し
て平坦化し、CF4の異方性エツチングによってゲート
電極の上部のみを露出させる(第1図(c) ) ロこ
の露出したNi:11.Ge:12をアルゴンガスを用
いたイオンミリングでエツチングし、ホトレジスト12
t−除去した後、約2000X被看した5i02を保護
映としてNiとGeの合金化の熱処理を600℃20分
水素雰囲気中で行ない、5iO1を除去した後に、ゲー
ト電極上の絶縁膜4を除去してFETの製造が完了する
0(第1図(d))以上述べた本発明の方法によるFB
TO他、以下述べる方法(比較例)を用いたFETも製
造した。
被着の後850℃20分間水素雰囲気中でアニールした
のち、8i01を除去しニッケル(Ni)11を厚さ約
680X被着する。さらにホトレジスト12t−塗布し
て平坦化し、CF4の異方性エツチングによってゲート
電極の上部のみを露出させる(第1図(c) ) ロこ
の露出したNi:11.Ge:12をアルゴンガスを用
いたイオンミリングでエツチングし、ホトレジスト12
t−除去した後、約2000X被看した5i02を保護
映としてNiとGeの合金化の熱処理を600℃20分
水素雰囲気中で行ない、5iO1を除去した後に、ゲー
ト電極上の絶縁膜4を除去してFETの製造が完了する
0(第1図(d))以上述べた本発明の方法によるFB
TO他、以下述べる方法(比較例)を用いたFETも製
造した。
即ち、第1図(a)の工程終了後、レジスト除去し、S
ingによってTiW及びSi3N4の両側に側壁を形
成する工程までは本発明による方法と同じである。
ingによってTiW及びSi3N4の両側に側壁を形
成する工程までは本発明による方法と同じである。
この後、8i0zを6000X厚で、ソース、ゲート。
ドレイン領域以外を覆い、150keVでSiを・イオ
ン注入して高濃度層を形成し、5i02を除去した後に
GeO薄瞑を厚さ約820X、Sin、を厚さ2000
芙改めて被着し、’800℃20分間アニールする。
ン注入して高濃度層を形成し、5i02を除去した後に
GeO薄瞑を厚さ約820X、Sin、を厚さ2000
芙改めて被着し、’800℃20分間アニールする。
この後の工程は、本発明による工程と同じに行なう。即
ち、従来法では、高濃度層を形成するイオン注入をGe
112を通さずに行なっている0以上のようにして得ら
れた本発明の方法によるFETと従来法によるFETに
おいて、異なるゲート長、1μmと5μmでの■。とg
mを各々、比較して表1にまとめて示しだ。
ち、従来法では、高濃度層を形成するイオン注入をGe
112を通さずに行なっている0以上のようにして得ら
れた本発明の方法によるFETと従来法によるFETに
おいて、異なるゲート長、1μmと5μmでの■。とg
mを各々、比較して表1にまとめて示しだ。
表1
本発明による方法ではゲート電極とソース・ドレイン電
極間の距離を適切に設定して短チヤネル効果を減少させ
、又接触抵抗を低下させてgmも大きくなfi、FET
0高性能化が明らかであった0また半導体表面の自然酸
化膜がミキシングで破壊されるのでウェハ内の均一性が
向上した。なお以上水した実施例では能動層としてSi
のイオン注入を行表りたが、他のイオン種、例えばSn
、 Se、 Te等を用いた場合でも同様である。又、
■族元素薄膜として実施例ではGeを用いたが他の■族
元素としてSiを用いてもよい。
極間の距離を適切に設定して短チヤネル効果を減少させ
、又接触抵抗を低下させてgmも大きくなfi、FET
0高性能化が明らかであった0また半導体表面の自然酸
化膜がミキシングで破壊されるのでウェハ内の均一性が
向上した。なお以上水した実施例では能動層としてSi
のイオン注入を行表りたが、他のイオン種、例えばSn
、 Se、 Te等を用いた場合でも同様である。又、
■族元素薄膜として実施例ではGeを用いたが他の■族
元素としてSiを用いてもよい。
またオーミック合金として実施例ではNiGe合金を用
いたが、他のオーミック合金1例えば、AuGe。
いたが、他のオーミック合金1例えば、AuGe。
TaGe 、 Mode、 TiWGeなどを用いる事
もできる。
もできる。
さらに、ミキシングのイオン種としてもSiを用いたが
、他の同一導電型不純物であるGe(” an f用い
る事もでき、集束イオンビームを用いてもよい0本実施
例では、ミキシング層とは別に高濃度層を形成している
が、これはミキシング層だけ、すなわち浅い高濃度層だ
けにしてもよいし、高濃度層はGeを被着する以前に形
成してもよい。又、活性層の熱処理とミキシング層及び
高濃度層の熱処理を一括して行なったが、別々に行なっ
てもよいっ又、他の耐熱性オーミック合金を用いる場合
には、800℃以上の耐熱性を有しているものであれば
。
、他の同一導電型不純物であるGe(” an f用い
る事もでき、集束イオンビームを用いてもよい0本実施
例では、ミキシング層とは別に高濃度層を形成している
が、これはミキシング層だけ、すなわち浅い高濃度層だ
けにしてもよいし、高濃度層はGeを被着する以前に形
成してもよい。又、活性層の熱処理とミキシング層及び
高濃度層の熱処理を一括して行なったが、別々に行なっ
てもよいっ又、他の耐熱性オーミック合金を用いる場合
には、800℃以上の耐熱性を有しているものであれば
。
合金化の熱処理とミキシング層の熱処理を同時に行なう
事もでき、高濃度層及び活性層の熱処理も含めて、すべ
て一度で済ませる事も可能である。
事もでき、高濃度層及び活性層の熱処理も含めて、すべ
て一度で済ませる事も可能である。
当然の事ではあるが、ゲート金属はTiWに限るもので
はなく、11il壁及びゲート寛極上の絶縁膜も各々8
i02. Si3N4に限るものではない。
はなく、11il壁及びゲート寛極上の絶縁膜も各々8
i02. Si3N4に限るものではない。
(発明の効果)
本発明の方法によ多高設度層とゲート間隔の最適化をは
かる事が可能とな)、短チャンネル効果の低減によシ、
■1制御性を向上せしめ、かつミキシング技術を用いる
事によシ接触抵抗率の小さなオーミック電極をゲートに
近接して設ける事により寄生抵抗の低減化が達成でき、
しかもウェハ内で特性が均一となった。さらに熱処理工
程の自由度が大きい。
かる事が可能とな)、短チャンネル効果の低減によシ、
■1制御性を向上せしめ、かつミキシング技術を用いる
事によシ接触抵抗率の小さなオーミック電極をゲートに
近接して設ける事により寄生抵抗の低減化が達成でき、
しかもウェハ内で特性が均一となった。さらに熱処理工
程の自由度が大きい。
第1図(a)〜(d)は本発明の一実施例を説明するた
め工程順に示した素子模式断面図。 1 : GaAs半絶縁性基板、2:動作層、3:Ti
W耐黙性ゲート電極、4 : S r s N4絶縁d
、6:5i02側゛壁、7 : Ge薄膜、9:高濃度
層、10:ミキシング層、11 : Ni薄映、13
: NiGe合金層 7′二 と・
め工程順に示した素子模式断面図。 1 : GaAs半絶縁性基板、2:動作層、3:Ti
W耐黙性ゲート電極、4 : S r s N4絶縁d
、6:5i02側゛壁、7 : Ge薄膜、9:高濃度
層、10:ミキシング層、11 : Ni薄映、13
: NiGe合金層 7′二 と・
Claims (1)
- 【特許請求の範囲】 化合物半導体動作層表面にゲート電極パターンを形成
した後前記ゲート電極側面にのみ絶縁膜を側壁として形
成し、その後IV族元素薄膜を被着し、動作層と同一導電
型を示す不純物を該IV族元素薄膜を通して注入する工程
と、この工程の後さらに熱処理の工程とオーミック電極
構成物質を被着する工程とを含む事を特徴とする化合物 半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21287384A JPS6190470A (ja) | 1984-10-11 | 1984-10-11 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21287384A JPS6190470A (ja) | 1984-10-11 | 1984-10-11 | 化合物半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6190470A true JPS6190470A (ja) | 1986-05-08 |
Family
ID=16629681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21287384A Pending JPS6190470A (ja) | 1984-10-11 | 1984-10-11 | 化合物半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6190470A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6279675A (ja) * | 1985-10-02 | 1987-04-13 | Agency Of Ind Science & Technol | 化合物半導体装置の製造方法 |
US5296386A (en) * | 1991-03-06 | 1994-03-22 | National Semiconductor Corporation | Method of providing lower contact resistance in MOS transistor structures |
-
1984
- 1984-10-11 JP JP21287384A patent/JPS6190470A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6279675A (ja) * | 1985-10-02 | 1987-04-13 | Agency Of Ind Science & Technol | 化合物半導体装置の製造方法 |
US5296386A (en) * | 1991-03-06 | 1994-03-22 | National Semiconductor Corporation | Method of providing lower contact resistance in MOS transistor structures |
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