JPS6279675A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS6279675A JPS6279675A JP21793285A JP21793285A JPS6279675A JP S6279675 A JPS6279675 A JP S6279675A JP 21793285 A JP21793285 A JP 21793285A JP 21793285 A JP21793285 A JP 21793285A JP S6279675 A JPS6279675 A JP S6279675A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｍ−ｖ族化合物半導体装置に係り。
特にＧａＡｓを用いた大規模集積回路に好適な電極を有
する化合物半導体装置に関する。
する化合物半導体装置に関する。
ＧａＡｓ半導体を基板として用いた集積回路では、基本
構成素子として、ゲート部分に金属−半導体接触のショ
ットキー障壁を用いたＭＥＳ−ＦＥＴが使用される。こ
のＦＥ、Ｔは、第１図に断面図を示すように、基板１に
イオン注入によって形成されたｎ型チャネル層２とｎ゛
型のソース領域３、ドレイン領域４及びそれぞれの表面
に形成されたゲート電極５、ソース電極６、ドレイン電
極７とから構成されており、チャネル層２を通してソー
ス電極６、ドレイン電極７の間を流れる電流をゲート電
極５に加えた電界によって制御することで動作させるも
のである。
構成素子として、ゲート部分に金属−半導体接触のショ
ットキー障壁を用いたＭＥＳ−ＦＥＴが使用される。こ
のＦＥ、Ｔは、第１図に断面図を示すように、基板１に
イオン注入によって形成されたｎ型チャネル層２とｎ゛
型のソース領域３、ドレイン領域４及びそれぞれの表面
に形成されたゲート電極５、ソース電極６、ドレイン電
極７とから構成されており、チャネル層２を通してソー
ス電極６、ドレイン電極７の間を流れる電流をゲート電
極５に加えた電界によって制御することで動作させるも
のである。
従来の、ＧａＡｓ基板上にＭＥＳ−ＦＥＴを形成する工
程を第２に示す（１９８１アイ・イー・イー・イー・イ
ンターナショナル・ソリッド−ステート・サーキット・
コンファレンス（Ｉ ＥＥＥＩｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ ） ＦＡＭＩ ５．６． Ｆｅ
ｂ、 １９８１参照）。すなわち、まず第２図（ａ）に
示す如く。
程を第２に示す（１９８１アイ・イー・イー・イー・イ
ンターナショナル・ソリッド−ステート・サーキット・
コンファレンス（Ｉ ＥＥＥＩｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ ） ＦＡＭＩ ５．６． Ｆｅ
ｂ、 １９８１参照）。すなわち、まず第２図（ａ）に
示す如く。
Ｇ ａ Ａ ｓ基板１上にｎ型チャネルＭ２を形成した
のち、高融点金属から成るゲート５を形成する。
のち、高融点金属から成るゲート５を形成する。
高融点金属としては、Ｗ、Ｔｉ−Ｗ合金、Ｗ−Ｓｉ合金
、Ｗ−ＡＩ２合金、窒化タングステンＷＮなどを用いて
いる。次に（ｂ）に示す如く、ソース・ドレイン領域を
形成するためにイオン打込法によりＳｉ”イオン８を２
×１０１３個／ ｃ ｍ ２打込む。
、Ｗ−ＡＩ２合金、窒化タングステンＷＮなどを用いて
いる。次に（ｂ）に示す如く、ソース・ドレイン領域を
形成するためにイオン打込法によりＳｉ”イオン８を２
×１０１３個／ ｃ ｍ ２打込む。
この方法によればチャネル層に対してソース、ドレイン
領域が自己整合的に形成されるため、高性能のＦＥＴが
作成可能である。次に（ｃ）に示す如＜ＳｉＯ２，Ｓｉ
３Ｎ４などの絶縁膜９を積層した後７００〜９００℃で
アニールし、イオン打込み領域を活性化する。更に（ｄ
）に示す如くソース、ドレイン電極６，７を形成してＭ
ＥＳ−ＦＥＴが完成される。（Ｑ）に於いて絶縁膜９を
被覆する理由は７００〜９００℃での高温アニール時に
Ｇ ａ Ａ ｓ基板表面のＧａやＡｓが蒸発して結晶が
変質するのを防ぐためである。
領域が自己整合的に形成されるため、高性能のＦＥＴが
作成可能である。次に（ｃ）に示す如＜ＳｉＯ２，Ｓｉ
３Ｎ４などの絶縁膜９を積層した後７００〜９００℃で
アニールし、イオン打込み領域を活性化する。更に（ｄ
）に示す如くソース、ドレイン電極６，７を形成してＭ
ＥＳ−ＦＥＴが完成される。（Ｑ）に於いて絶縁膜９を
被覆する理由は７００〜９００℃での高温アニール時に
Ｇ ａ Ａ ｓ基板表面のＧａやＡｓが蒸発して結晶が
変質するのを防ぐためである。
上記従来技術では、第２図（Ｃ）に示す如く、高融点金
属或は高融点金属セラミックスからなるゲート電極５の
上に直接絶縁膜９を被覆して高温アニールを行なってい
るが、高融点金属或は高融点金属セラミックスと絶縁膜
の接着力が弱いため、アニール時に絶縁膜がはがれたり
、絶縁膜と前記ゲート電極の間に間隙ができて十分な被
覆効果が得られないという欠点がある。
属或は高融点金属セラミックスからなるゲート電極５の
上に直接絶縁膜９を被覆して高温アニールを行なってい
るが、高融点金属或は高融点金属セラミックスと絶縁膜
の接着力が弱いため、アニール時に絶縁膜がはがれたり
、絶縁膜と前記ゲート電極の間に間隙ができて十分な被
覆効果が得られないという欠点がある。
本発明の目的は、高融点金属或は、高融点金属セラミッ
クスの上に硅素を積層したゲート電極を用いる事により
、アニール時の保護用絶縁膜との接着性を増し、絶縁膜
の膜はがれや、絶縁膜とゲート電極の間に間隙の生じな
い良好な化合物半導体装置を提供することである。
クスの上に硅素を積層したゲート電極を用いる事により
、アニール時の保護用絶縁膜との接着性を増し、絶縁膜
の膜はがれや、絶縁膜とゲート電極の間に間隙の生じな
い良好な化合物半導体装置を提供することである。
第２図の従来例で説明したような、ゲート金属をマスク
として、イオン打込み法によりソース・ドレイン領域を
形成するいわゆるゲート先行自己整合式ＭＥＳ−ＦＥＴ
の製作工程では、ゲート金属はソース・ドレイン領域を
活性化するための７００〜９００℃の高温アニールにお
いて変質したり、ＧａＡｓ基板と反応したりしてはいけ
ない。
として、イオン打込み法によりソース・ドレイン領域を
形成するいわゆるゲート先行自己整合式ＭＥＳ−ＦＥＴ
の製作工程では、ゲート金属はソース・ドレイン領域を
活性化するための７００〜９００℃の高温アニールにお
いて変質したり、ＧａＡｓ基板と反応したりしてはいけ
ない。
このために、ゲート金属材料としては一般に、Ｗ。
Ｍｏ、Ｃｒ、Ｔａ、 ＮＪ Ｖ、Ｈｆ、 Ｚｒ、
Ｔｉの高融点金属および、これらの合金、あるいは前記
高融点金属の窒化物、ホウ化物、炭化物、硅化物を用い
ることが提案されている。また、前記ゲート金属材料は
電子ビーム蒸着法、スパッタリング法、クラスターイオ
ンビーム蒸着法、気相化学成長法（ＣＶＤ法）などによ
り形成される。
Ｔｉの高融点金属および、これらの合金、あるいは前記
高融点金属の窒化物、ホウ化物、炭化物、硅化物を用い
ることが提案されている。また、前記ゲート金属材料は
電子ビーム蒸着法、スパッタリング法、クラスターイオ
ンビーム蒸着法、気相化学成長法（ＣＶＤ法）などによ
り形成される。
ここで述べているゲート先行自己整合式ＭＥＳ−ＦＥＴ
の製造工程では、第２図（ｃ）の説明で述べたようにソ
ース・ドレイン領域活性化のためにＧ ａ Ａ ｓ表面
をＳｉ○２ｔ Ｓ ｉ３Ｎ４＋ Ａ Ｑ Ｎなどの絶縁
膜で保護して高温アニールするのが普通である。しかし
我々の実験では、前記高融点ゲート金属材料上に被着し
たＳ ｉ ０２やＳｉ３Ｎ４などの絶縁膜は、高温アニ
ール時に膜はかれを生じたり、ゲート金属材料との間に
間隙が生じたりすることが発見された。また、この膜は
がれや間隙はゲート金属上で発生して、Ｇ ａ Ａ ｓ
被覆部分まで及んでおり、十分な保護膜効果が得られな
いこともわかった。このような膜はかれや間隙が生ずる
のは、高融点ゲート金属材料と絶縁膜の接着力が弱く、
しかも高融点ゲート金属材料が高温アニールで収縮する
事、絶縁膜とゲート金属材料との熱膨張係数が違い、ア
ニール時に大きな応力が働く事が原因である。この問題
を解決する方法は、１）ゲート金属材料が高温アニール
でも収縮しないようにする、２）絶縁膜とゲート金属材
料およびＧａＡｓ基板との熱膨張係数を同じにする。３
）絶縁膜とゲート金属材料との接着力を増す事、が考え
られる。しかしこれらのうち１）、２）を実現する方法
は極めて困雅であり、３）の接着力を増す方法が最も簡
便かつ効果的である。
の製造工程では、第２図（ｃ）の説明で述べたようにソ
ース・ドレイン領域活性化のためにＧ ａ Ａ ｓ表面
をＳｉ○２ｔ Ｓ ｉ３Ｎ４＋ Ａ Ｑ Ｎなどの絶縁
膜で保護して高温アニールするのが普通である。しかし
我々の実験では、前記高融点ゲート金属材料上に被着し
たＳ ｉ ０２やＳｉ３Ｎ４などの絶縁膜は、高温アニ
ール時に膜はかれを生じたり、ゲート金属材料との間に
間隙が生じたりすることが発見された。また、この膜は
がれや間隙はゲート金属上で発生して、Ｇ ａ Ａ ｓ
被覆部分まで及んでおり、十分な保護膜効果が得られな
いこともわかった。このような膜はかれや間隙が生ずる
のは、高融点ゲート金属材料と絶縁膜の接着力が弱く、
しかも高融点ゲート金属材料が高温アニールで収縮する
事、絶縁膜とゲート金属材料との熱膨張係数が違い、ア
ニール時に大きな応力が働く事が原因である。この問題
を解決する方法は、１）ゲート金属材料が高温アニール
でも収縮しないようにする、２）絶縁膜とゲート金属材
料およびＧａＡｓ基板との熱膨張係数を同じにする。３
）絶縁膜とゲート金属材料との接着力を増す事、が考え
られる。しかしこれらのうち１）、２）を実現する方法
は極めて困雅であり、３）の接着力を増す方法が最も簡
便かつ効果的である。
前記高融点金属材料上にスパッタリング法、気相化学成
長法、蒸着法などで堆積した硅素は、７００〜９００℃
の高温アニールによって界面付近で合金化が生じ、これ
ら高融点金属との接着力は極めて強くなる。又、硅素は
表面に自然酸化膜である数１０人５ｉ０２が形成されて
おり、この上に５ｉ０２やＳｉ３Ｎ４などの絶縁膜を堆
積すると極めて良好な接着性を示す。絶縁膜はよく知ら
れている、気相化学成長法、プラズマ気相化学成長法、
スパッタリング法あるいは電子ビーム蒸着法で形成され
る。すなわちゲート電極として、下層を高融点金属或は
、これらの合金又は高融点金属セラミックとし、絶縁膜
に接する上層を硅素とすれば、従来技術の問題は解決さ
れる。
長法、蒸着法などで堆積した硅素は、７００〜９００℃
の高温アニールによって界面付近で合金化が生じ、これ
ら高融点金属との接着力は極めて強くなる。又、硅素は
表面に自然酸化膜である数１０人５ｉ０２が形成されて
おり、この上に５ｉ０２やＳｉ３Ｎ４などの絶縁膜を堆
積すると極めて良好な接着性を示す。絶縁膜はよく知ら
れている、気相化学成長法、プラズマ気相化学成長法、
スパッタリング法あるいは電子ビーム蒸着法で形成され
る。すなわちゲート電極として、下層を高融点金属或は
、これらの合金又は高融点金属セラミックとし、絶縁膜
に接する上層を硅素とすれば、従来技術の問題は解決さ
れる。
以下、本発明を実施例により説明する。
実施例では半導体基板としてＧ ａ Ａ ｓを使用する
場合について説明するが、他のＩｎＰ、ＩｎＧａＡｓ、
ＡＱＧａＡｓ、ＩｎＡＱＡｓ、ＩｎＧａＡｓ等の■−■
族化合物半導体にも使用可能である。
場合について説明するが、他のＩｎＰ、ＩｎＧａＡｓ、
ＡＱＧａＡｓ、ＩｎＡＱＡｓ、ＩｎＧａＡｓ等の■−■
族化合物半導体にも使用可能である。
第３図（ａ）〜（ｅ）に実施例の製造工程手順を示す。
まず（ａ）では、ＧａＡｓ基板１の表面１に、イオン打
込み法によって加速電圧４０ ｋｅＶでＳ１゛イオンを
打込んだ後、８００°Ｃで２０分間水素中でアニールし
てチャネル層２を形成する。
込み法によって加速電圧４０ ｋｅＶでＳ１゛イオンを
打込んだ後、８００°Ｃで２０分間水素中でアニールし
てチャネル層２を形成する。
イオン打込濃度は、加速電圧４０ ｋｅＶの時、ディプ
レッション型ＦＥＴでは４Ｘ１０１２個／ｃ ｍ ”、
エンハンスメント型ＦＥＴでは２ Ｘ １０”個／ｃｍ
２とする。上記のようにしてチャネル層２が形成された
のちゲート金属として、高融点金属であるタングステン
シリサイド（Ｗ５Ｓｉ３）５をスパッタリング法によっ
て、３００ｎｍ厚さに堆積する。更に前記タングステン
シリサイド５の上に厚さ５０ｎｍの硅素を堆積する。硅
素５の堆積方法は、タングステンシリサイドと同様にス
パッタリング法で堆積した。また、使用したスパッタリ
ング装置は、同一真空槽内に２個のカーソード電極を有
しており、タングステンシリサイドを堆積した後、真空
を破らないで連続的に硅素膜５を積層した。硅素５の膜
厚は１０ｎｍ以上１μｍ以下が適当である。１０ｎｍ以
下の厚さでは、空気中で数ｎｍの自然酸化膜が形成され
、後工程でのフッ酸洗浄等でエツチング除去されてしま
い、目的の機能が達成できない事がある。また１μｍ以
上にすると、ゲート金属の膜厚が厚くなり過ぎて、集積
化した場合の配線の段差切れなどが生じて好ましくない
。自然酸化膜の形成により後工程での洗浄におけるフッ
酸処理による減少と、集積化した時も均一なプレーナ構
造ができる事を考慮すると、硅素５の膜厚は３０ｎｍ〜
ｌｏｏｎｍにするのが最も好ましい。硅素５の堆積方法
は、スパッタリング以外にも、気相化学成長法、電子ビ
ーム蒸着法、プラズマ気相化学成長法、あるいはクラス
ターイオンビーム蒸着法でも可能である。
レッション型ＦＥＴでは４Ｘ１０１２個／ｃ ｍ ”、
エンハンスメント型ＦＥＴでは２ Ｘ １０”個／ｃｍ
２とする。上記のようにしてチャネル層２が形成された
のちゲート金属として、高融点金属であるタングステン
シリサイド（Ｗ５Ｓｉ３）５をスパッタリング法によっ
て、３００ｎｍ厚さに堆積する。更に前記タングステン
シリサイド５の上に厚さ５０ｎｍの硅素を堆積する。硅
素５の堆積方法は、タングステンシリサイドと同様にス
パッタリング法で堆積した。また、使用したスパッタリ
ング装置は、同一真空槽内に２個のカーソード電極を有
しており、タングステンシリサイドを堆積した後、真空
を破らないで連続的に硅素膜５を積層した。硅素５の膜
厚は１０ｎｍ以上１μｍ以下が適当である。１０ｎｍ以
下の厚さでは、空気中で数ｎｍの自然酸化膜が形成され
、後工程でのフッ酸洗浄等でエツチング除去されてしま
い、目的の機能が達成できない事がある。また１μｍ以
上にすると、ゲート金属の膜厚が厚くなり過ぎて、集積
化した場合の配線の段差切れなどが生じて好ましくない
。自然酸化膜の形成により後工程での洗浄におけるフッ
酸処理による減少と、集積化した時も均一なプレーナ構
造ができる事を考慮すると、硅素５の膜厚は３０ｎｍ〜
ｌｏｏｎｍにするのが最も好ましい。硅素５の堆積方法
は、スパッタリング以外にも、気相化学成長法、電子ビ
ーム蒸着法、プラズマ気相化学成長法、あるいはクラス
ターイオンビーム蒸着法でも可能である。
次に（ｂ）に移る。ここでは、通常よく知られているホ
トリソグラフィ技術と、フッ素系ガス（ＣＦ４． ＣＨ
Ｆ３． ＣＦ４．＋ Ｈ２，Ｎ Ｆ３． Ｓ ＦＧ）を
用いたドライエツチングにより、前記タングステンシリ
サイ１〜５と硅素１ｏの積層膜を所定の寸法に加工する
。次に（ｃ）に移る。全面を厚さ１．６μｍのホトレジ
スト１１で被覆した後、リングラフィ技術によりソース
・ドレイン領域に開口部を設ける。この後イオン打込み
法により、加速電圧１７５ｋｅＶ、 ａ度２ Ｘ Ｉ
Ｏ１３個／ｃｍ２のＳｉ゛イオンをホトレジスト１１を
マスクとして打込み、ソース領域３およびトレイン領域
４を形成する。次に（ｄ）に移る。イオン打込み時間の
マスクとして使用したホトレジスト１１を完全に除去し
た後、基板温度４３０ ’Ｃでの気相化学成長法により
、厚さ２００ｎｍのＳｉ○２膜９を形成し、これを保護
膜として、水素中で８００℃１５分間のアニールを行な
い、ソース・ドレイン領域を活性化する。前記保護膜９
は、この他にも、プラズマ気相化学成長法、スパッタリ
ング法、電子ビーム蒸着法等で形成したＳ １３Ｎ１．
Ｓ ｉ ０２゜ＡＱ２０３．ＡＱＮ、ＢＮ、Ｓ １Ｏ
ｘＮｙなども同様に使用可能である。この後ソース・ド
レイン電極６，７たとえばＡ ｕ Ｇ ｅ ／ Ｎ ｉ
／ Ａ ｕを蒸着すれば（ｅ）に示す如く、半導体−
金属ショットキー接合を用いたＦＥＴが完成する。
トリソグラフィ技術と、フッ素系ガス（ＣＦ４． ＣＨ
Ｆ３． ＣＦ４．＋ Ｈ２，Ｎ Ｆ３． Ｓ ＦＧ）を
用いたドライエツチングにより、前記タングステンシリ
サイ１〜５と硅素１ｏの積層膜を所定の寸法に加工する
。次に（ｃ）に移る。全面を厚さ１．６μｍのホトレジ
スト１１で被覆した後、リングラフィ技術によりソース
・ドレイン領域に開口部を設ける。この後イオン打込み
法により、加速電圧１７５ｋｅＶ、 ａ度２ Ｘ Ｉ
Ｏ１３個／ｃｍ２のＳｉ゛イオンをホトレジスト１１を
マスクとして打込み、ソース領域３およびトレイン領域
４を形成する。次に（ｄ）に移る。イオン打込み時間の
マスクとして使用したホトレジスト１１を完全に除去し
た後、基板温度４３０ ’Ｃでの気相化学成長法により
、厚さ２００ｎｍのＳｉ○２膜９を形成し、これを保護
膜として、水素中で８００℃１５分間のアニールを行な
い、ソース・ドレイン領域を活性化する。前記保護膜９
は、この他にも、プラズマ気相化学成長法、スパッタリ
ング法、電子ビーム蒸着法等で形成したＳ １３Ｎ１．
Ｓ ｉ ０２゜ＡＱ２０３．ＡＱＮ、ＢＮ、Ｓ １Ｏ
ｘＮｙなども同様に使用可能である。この後ソース・ド
レイン電極６，７たとえばＡ ｕ Ｇ ｅ ／ Ｎ ｉ
／ Ａ ｕを蒸着すれば（ｅ）に示す如く、半導体−
金属ショットキー接合を用いたＦＥＴが完成する。
°〔発明の効果〕
本発明によれば、化合物半導体の高融点ゲート金属とＧ
ａ Ａ ｓ表面の保護膜である絶縁膜の間に。
ａ Ａ ｓ表面の保護膜である絶縁膜の間に。
両者に対して高温にしても接着力の強い、厚さ１０ｎｍ
〜１μｍの硅素層を挿入することにより。
〜１μｍの硅素層を挿入することにより。
高融点ゲート金属上での絶縁膜の膜はがれや、空隙が生
ずることなく、安定したＦＥＴ特性が得られる。従って
、これらを用いたＧａＡｓ大規模隻積回路も制御性よく
作製可能になる。
ずることなく、安定したＦＥＴ特性が得られる。従って
、これらを用いたＧａＡｓ大規模隻積回路も制御性よく
作製可能になる。
第１図は全屈−半心体のショット千接合を用いたＦＥＴ
の断面構造図、第２図は従来技術によるＧａＡｓ Ｍ
ＥＳ−ＦＥＴの製造工程を示す図、第３図は本発明の詳
細な説明する図である。
の断面構造図、第２図は従来技術によるＧａＡｓ Ｍ
ＥＳ−ＦＥＴの製造工程を示す図、第３図は本発明の詳
細な説明する図である。
Claims (1)
- 【特許請求の範囲】 １、化合物半導体装置において、少なくとも高融点金属
或は高融点金属セラミックから成る第１の層と硅素から
成る第２の層が積層されて成る電極を有する事を特徴と
する化合物半導体装置。 ２、前記硅素の膜厚が１０ｎｍ以上１μｍ以下である事
を特徴とする特許請求の範囲第１項記載の化合物半導体
装置。 ３、前記硅素の膜厚が３０ｎｍ以上１００ｎｍ以下であ
ることを特徴とする特許請求の範囲第２項記載の化合物
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217932A JPH0752736B2 (ja) | 1985-10-02 | 1985-10-02 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217932A JPH0752736B2 (ja) | 1985-10-02 | 1985-10-02 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279675A true JPS6279675A (ja) | 1987-04-13 |
| JPH0752736B2 JPH0752736B2 (ja) | 1995-06-05 |
Family
ID=16711970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217932A Expired - Lifetime JPH0752736B2 (ja) | 1985-10-02 | 1985-10-02 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752736B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010507018A (ja) * | 2006-10-17 | 2010-03-04 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 多孔質の金属層を安定化しかつ機能化する方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147273A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS5673469A (en) * | 1979-11-20 | 1981-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59119764A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS6190470A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 化合物半導体装置の製造方法 |
| JPS61131563A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-02 JP JP60217932A patent/JPH0752736B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147273A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS5673469A (en) * | 1979-11-20 | 1981-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59119764A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS6190470A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 化合物半導体装置の製造方法 |
| JPS61131563A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010507018A (ja) * | 2006-10-17 | 2010-03-04 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 多孔質の金属層を安定化しかつ機能化する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752736B2 (ja) | 1995-06-05 |
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