JPS61171141A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ａｔ−Ｖ族化合物半導体装置に保シ、荷にＧ
ａＡＳ’ｉ用いた大規模集積回路装置に好適な表面保ａ
ｍを有する半導体装置および七の製造方法に関する。

〔発明の背景〕

ＵａＡＳ化合物半導体を基板として用いた集積回路では
、基本構成素子として、ゲート部分に金属−半導体接触
のショット障壁を用いたＭＥＳ−ＦＥＴが使用される。

このＦＥＴは、第１図に断面図を示すように、基板ｌに
イオン注入によって形成されたｎｆｉチャネル層２とｎ
”ｆｆｉのソース領域３、ドレイン領域４及びそれぞれ
の六面に形成されたゲート電極５、ソース電極６、ドレ
イン電極７とから構成され、チャネル層２を通してソー
ス電極６、ドレイン電極７間を流れる電流をゲート電極
５から加えた電界によって制御することで動作させるも
のでろる。

従来、ＧａＡＳ基櫨上にＭＥＳ−ＦＥＴのチャネル層を
形成する工程は第２図に示す如＜、Ｇａ人＄基板１上に
チャネルを形成すべき所定の位置に開口ａｔ有するイオ
ン注入マスク８ｔ−形成した後、高真空中で所望のイオ
ンを打込む工程と、イオン打込みマスク８を除去し友後
、８１０！　５８１３Ｎ４　＋Ａｔ！　Ｏｓ又はＡｔＮ
のいずれか、又はこれらを積層した保護膜９を被着し、
８００〜９００ｔ：’で熱処理してチャネル層１０を活
性化する工程から成つている（Ｊ、　１３１ｅｃｔｒｏ
ｃｈｅｍ、　５（ＩＣ，Ｊｕｌｙ　１９８４　。

ｐｐ１６７４〜１６７８＆照）。ここで保護膜９は高温
熱処理によってＧａＡＳ基板中のＱａやＡｓが蒸発する
のを防ぐために被着しておる。

上記従来工程では、高真空中でイオン打込みする時、チ
ャネル１１００表面に真空排気装置から発生するオイル
ミストや真空槽内の残留ガスが吸着し、これがイオン打
込みと同時に不要不純物としてチャネル中に入り込み活
性化を妨げるという問題がめつ之。従来の技術により提
案されている上記問題の解決方法は、第３図に示すＷＯ
＜、ＧａＡＳ表面を５ｉｎ２．５ｉｓＮｎ　、ＡｔｚＯ
ｓ　又はＡｔＮ薄膜からなる表面保護膜１１を被着し、
この薄膜と貫通してイオン打込みを行なう事によυ前記
不要不純物の混入を防止する方法でめる（ＡｐＩ）１．
Ｐｈｙｓ。

Ｌｅｔｔ、　Ｖｏｗ、　３１　、Ａ　３　、　Ｉ　Ａｕ
ｇｕｓｔ　１９７７　、ｐｐ１５８〜１６１参照）。こ
の方法は、イオン打込み時の前記表面汚染によるチャネ
ル層への悪影響を防ぐ効果は認められる。しかし、８１
０ｘ　＋　Ｓ　ｉｓ　Ｎ４　ｅＡ　ｔｚ　Ｏｓ保護膜で
は、イオン打込み時にノックオン効果によって保）Ｉ膜
中の３ｉやＯ原子がチャネル層内に入り、チャネル層の
抵抗値や電子移動度を劣化させるという欠点がおる。ま
た、チャネル層の熱処理による活性化の工程に於いて、
Ｓ！Ｏｘ。

５ＩｓＮ４．ＡｔｚＯｓを熱処理保護膜として用いると
、これらの材料とＧａＡ　Ｓ基板との熱膨張係数が大き
く異なるため、熱処理時にＧ　ａ　Ａ　ｓ基盤にストレ
スが働いてイオン打込みした原子が異常拡散し所望の厚
さのチャネル層が得にくい、あるいは、このストレスの
ため被着した膜が剥離し、素子作成の歩留りが著しく悪
くなるという欠点がある。

ＡｔＮ膜は、米国特許第４０５８４１３号明細書や文献
Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ　５ｔｈ　Ｊ
ａｎ、　１９８４Ｖｏ７２０　、ム１ｐｐ４５−４７に
も示しであるように、熱膨張係数がＱ　ａ　Ａ　Ｓ基板
と比較的一致しており、ストレスによる前述の如き欠点
は少ない。

又、ＡｔＮ膜は構成元素が■族および■族であ・るため
、これらの元素がイオン打込み時に、ＧａＡＳ中にノッ
クオンされてもチャネル層の特性は劣化しない。ところ
で、ＧａＡＳ基板上に集積回路を構成する場合、上述し
た保護膜を除去し九り、その一部に開口部を設けるな、
どの加工技術が必須である。ＡｔＮ膜の加工は、熱リン
酸などによる湿式エツチング法又は塩素系ガス（ＣＣｌ
２　、ＣＨＣＬｓ　。

３ｉ（：：ｔ、、ＢＣＬｓなど）によるドライエツチン
グ法が用いられる。しかし、周知のように、湿式エツチ
ング法は１μｍ以下の微細加工が困娠である。

また、塩素系ガスによるドライエツチング法では、エツ
チングにおけるＧａＡＳ基板との選択性が得られないこ
とから、微細加工が必須であるＧａＡＳ大規模集積回路
素子の表面保護膜としてＡｔＮ膜を使用することは極め
て困難であるという欠点がある。

〔発明の目的〕

本発明の目的は、ＢＮ膜を表面保護膜としイオン打込み
時の汚染やノックオン効果による劣化を防止し良好なチ
ャネル層を有するＧａＡＳ半導体装１１提供することに
ある。

本発明の他の目的は、ＢＮ膜を表面保護膜とし熱処理に
よって化学量論的組成からずれることなく、安定な表面
を有するＱ　ａ　Ａ　Ｓ半導体装置を提供することであ
る。

本発明の他の目的は、ＢＮ膜ｔ−責面保護膜としストレ
スに起因する活性化不純物元素の異常拡散のない薄い能
動層を有するＧａＡｌ半導体装置を提供することである
。

本発明の更に他の目的は、ＧＪＩＡＳ基板との選択ドラ
イエツチングが可能なりＮＪＩｌｌＥを衣面保ｔ！膜と
するＱ　ａ　Ａ　ｓ半導体装置を提供することである。

〔発明の概要〕

本発明では、ＧａＡｓＭＥＳ−ＦＥＴのチャネルは、Ｂ
Ｎ膜を表面保護膜とし、これを貫通してｎ形又はｐ形不
純物原子をイオン打込みし、続いて前記ＢＮ膜、又は必
要に応じて更にＢＮ［金主体とする保護膜を積層し、こ
れを保護膜として熱処理を行ない、イオン打込み層と活
性化することにより形成されることを特徴としている。

ＢＮ膜は、Ｂ、ＮＩＫ子がそれぞれ■族およびＶ族元素
である九め、ノックオン効果によりＧａＡＳ中に混入し
てもチャネル層に悪影響を及ぼさない。

またＢＮ膜は１０００Ｃでも安定であり、熱処理時に於
けるＧａＡｓ基板中のＱａやＡＳ原子の蒸発を防止し、
氏面全化学蓋論的組成に保つ。また、ＢＮ膜の８００〜
１００ＯＣに於ける線膨張係数は６．５　Ｘ　１０−’
に一’でおり、ＧａＡＳ基板の線ｐＩｇ張係数７　Ｘ　
１０−”Ｋ−１と同程度であるためＱ　ａ　Ａ　Ｓ基板
に大きなストレスを与えず不純物原子の異常拡散は生じ
ない。

更に、第４図に示す如＜、ＢＮ膜はフッ素系ガスで容易
にドライエツチングされ、＋ＪａＡｓ基板に対して選択
エツチングが可能である。したがってＢＮ膜は微細刀ロ
エを必要とするＱ　ａ　Ａｓ大規模集積回路の表面保護
膜として最適でめることがわかる。

また、ＢＮＪＩＩは貫通イオン打込み用保護膜、及びア
ニール保護膜に使えることから、ゲート、ソース、ドレ
イン等の電極用の開口部形成時までＢＮ膜で半導体表面
を保護する事が可能であるとともに、電極以外の部分は
、ＢＮ膜でプロセス当初から完成するまで覆った状態で
作製することが可能である。従って上述のようにＢＮ膜
を残したままＦＥＴｔ完成することにより、プロセス中
の表面汚染の影響のないＦＥＴが得られる。まｆｃＢＮ
膜の誘を率は７であ夛、ＳｉＯ２に比べて高いが、Ｓｉ
３Ｎ４　、ＡｔＮと同程度であり、膜厚を厚くするか５
ｉ（ｈ膜との二層構造にすることで配線と半導体間の容
量を下げることが可能であり、ＢＮＭｔ半導体半導体鏝
面保護膜使用しても実質的に回路性能を下げることはな
い。

〔発明の実施例〕

以下、本発明を実施例によシ説明する。

実施例では半導体基板としてＧａＡＳｔ−使用する場合
について説明するが、他のＩｎＰ、ＩｎＧａＡＳ。

ＡｔＧａＡｓ　、　ＩｎＡｔＡｓ　、　Ｉ　ｎ（）ａＡ
ｓＰ等の■−■族化合物半導体も使用可能である。

実施例１ 第５図（ａ）〜（ｈ）に第１の実施例の製造工程手［を
示す。まず（ａ）において、ＧａＡｓ基板１の清浄表面
に厚さ２００人のＢＮａ１４ｔ−被着する。ＢＮＮｉ２
Ｏ、焼結したＢＮＮターゲラｔ−用いたアルボ／と窒素
の混合ガス雰囲気中でのスパッタ法、シボランＢ　ｓ　
Ｈａと三フッ化窒素Ｎ　Ｆ　ｓの熱分解気相化学成長法
ＣＣＶＤ法）、ジポランＢｚＨ−とアンそニアガスＮＨ
３、又はシボ２ノＢ　！　Ｈｓと窒素Ｎｚｔ″原料とし
たプラズマ気相化学成長法、あるいはｌＸ１Ｏ−４Ｔｏ
ｒｒの窒素雰囲気中でＢＮを電子ビーム蒸着する方法な
どによって作成される。

次に（ｂ）に移り、ＢＮＮｉ２Ｏ上にソースおよびドレ
イン領域に開口部ｔ″有するホトレジスト８ｔ−被着し
、これをマスクとしてソース領域３、およびドレイン領
域４″Ｉｋ形成するためのイオン打込みを行なう。イオ
ン打込みのエネルギーはＢＮ膜の厚さが２００人の場合
は１００ＫｅＶ程度が最適である。ｔｅイオン打込濃度
は　Ｓ　ｔ　＊イオン打込みの場合、２Ｘ１０”個／口
冨とする。次に（Ｃ）に移り、まずホトレジスト８を完
全に除去した後新たにチャネル領域２のみに開口部を有
するホトレジスト８′を形成し、次にこれをマスクとし
てチャネル形成用のＢ　ｉ　４−イオンを打込む。打込
みエネルギーはＢＮ膜の厚さが２００人の場合５０Ｋｅ
Ｖ程度が最適である。また打込み濃度は、デプレション
型ＦＥＴでは４Ｘ１０”個△−９二ン／Ｓンスメントｍ
ＦＥＴでは２Ｘ１０”個／譚１とする。

次に（ｄ）に移る。まず（Ｃ）で形成したホトレジスト
マスク８′を完全に除去した後、厚さ２０００人のＢＮ
［１４’ｔ”缶）で説明した方法で積層する。次に、こ
のＢＮＪ［１Ｅ１４，１４′？：表面保護膜として水素
中で８００Ｃ２０分間の熱処理を行ない、イオン打込み
したソース、ドレインおよびチャネル領域を活性化する
。次に（ｅ）に移る。ここでは、ホトレジスト工程によ
りソース、ドレイン領域上の電極形成部に開口部を有す
るホトレジスト８“を形成し、これをマスクとしてフッ
素系ガス（ＣＦ４゜ＣＨＦ５　、ＣＦ４　＋Ｈ！など）
を用いたドライエツチングによシＢＮ膜１４、および１
４′をエツチングする。この後ソース、ドレイン電極材
１５゜１５’　、１５“たとえばＡｕＧｅ／Ｎｉ／Ａｕ
ｔ蒸着し、ホトレジスト８“を選択的にエツチング除去
するリフトオフ法によって不要な電極材１５“を除去す
ると、所定の位置にソース電極１５．ドレイン電極１６
が形成できて、（ｆ）に示す構造になる。

次に位）に示す如く、ホトレジスト工程によりチャネル
領域上のゲート電極形成部に開口部を有するホトレジス
ト８′′を形成したのち、これをマスクとして、前記ド
ライエツチング法によ、ＤＢＮＢＮｄ２よび１４′をエ
ツチングする。このあと、全面にゲート電極材１６．１
６“たとえばＴｉ／Ｐｔ／Ａｔｌ！！Ｌ、ホトレジスト
８′を使ッテ不要なゲート電極部１６“全除去すると（
ｈ）に示す如く半導体−金属ショットキー接合を用いた
ＦＥＴが完成する。

本実施例によれば、イオン打込み工程およびアニール工
程においてＧａＡ３表面はＢＮＮ膜種４１４′で保護さ
れており、イオン打込み時のノックオン効果、不純物汚
染がなく、またアニール時に２けるＧａＡ３表面面の変
成も生じない。ま九、本実施例によれば、ＧａＡ５表面
は、製造工程途中で電極形成工程以外はＢＮｄで覆われ
たままＦＥＴが作製され、各工程に於ける汚染の影響が
なく素子間のリーク等の問題も生じない。更に、ＢＮ膜
はＣＦ４系ガスでＱ　ａ　Ａ　Ｓに対して選択ドライエ
ツチングが可能であるため、嬉５図（ｌ］）に示す如く
、サブミクロンのゲート長を有するＦＥＴも作製可能と
なる。

実施例２ 第６図（ａ）〜（ｊ）に第２の実施例の製造工程手順を
示す。本実施ψりでは実施例１と同じ半導体材料を用い
ているが、耐熱性ゲート金属を使ってゲートとソースお
よびドレイン領域全自己整合的に形成する点が異なって
いる。半絶縁性０ａＡＳ基板１の清＃表面に厚さ２００
人のＢＮＮ膜種４形成する。

ＢＮｆｌａ１４はアルゴンと窒素（Ａｔ　：Ｎｚ　＝１
　：　１）から成り圧力５　Ｘ　１０”ｐｏｒｒの雰囲
気ガス中でスパッタ法により堆積される２次に５ＩＨ４
と０２の熱分解気相化学成長法（ＣＶＤ法）により厚さ
６０００人の５ｊ（ｈ膜を堆積し、チャネル層を形成す
る所定の部分に、リソグラフィー技術により開口部を設
け、イオン打込み用のＳｉｏ！マスクＳｔ−形成する。

次にこの５ｉＯｚｔマスクとしてイオン打込み法によシ
、Ｓｉ′″イオン金打込む。打込み量は例えば加速エネ
ルギー４０ＫｅＶで２〜６×１０に″個／ｃｍ　”であ
る。この時、チャネル層表面は２００人のＢＮＮ膜種４
被覆されておシ、イオン打込み時の汚染から保護されて
いる。次に、イオン打込み用３ｉ０１マスク８を７ツ酸
系エツチング液で除去した後、熱処理時の表面保護膜と
して、更に１０００人のＢＮＮ膜種４′堆積した後、水
素雰囲気中で８５００１５分間の熱処理を行ないイオン
打込み層２を活性化する。熱処理保護膜として積み重ね
る膜はＢＮ膜に限らない。たとえば、１５００人の！９
ｉＣｈ膜、　１０００人の８！３Ｎ４膜。

２０００人のＡｔＮ膜を便ってもよい。しかし、熱処理
時のストレスや、その後の加工工程を考慮するとＢＮ膜
を積み重ねるのが好ましい。またイオン打込時の保護膜
として使用したＢＮＮ膜種４、イオン打込による汚染効
果を避けるため、一旦除去し、新たにＢＮＩＩを堆積し
て熱処理保護膜としてもよい。熱処理後、ＣＦＩ系ドラ
ドライエツチング法シＢＮ膜からなる熱処理保護膜１４
，１４’を完全に除去した後、高隔点金属Ｗａｉｔスパ
ッタ法により堆積し、これを更にリソグラフィー技術に
より加工して、能動層上にゲート電極１６を形成する。

この後、ソース、ドレイン用のｎ９層イオン打込みのた
めの保護膜として１０００人のＢＮ膜１７ｔ−基板表面
全体に堆積する。更に、前記ＣＶＤ法によ９８０００人
のＳｉｎ！を堆積し、ソース、ドレイ／部に開口部を設
けてイオン打込み用ＳｉＯｘマスク材８′を形成する。

次に前記ＢＮ膜１７を通して、Ｓ＊４ｐイオンを１７５
ＫｅＶで加速し、２Ｘ１０ｔａ個／口８打込み、ソース
、ドレイン用の低抵抗のｎ４″層３および４を自己整合
的に形成する。更にｎ４″層を活性化するために水素中
で８００Ｃ２０分間の熱処理を行なう。この時の熱処理
保ｙＬ！Ｘはイオン打込み時の保護膜として使用し念１
０００人のＢＮ膜１７をそのまま使用してもよい。又、
一旦除去した後、新たに堆積して熱処理保護膜としても
よい。次にノース、ドレイン電極を形成するため、リソ
グラフィー技術を用いて、所定の部分に開口を持つホト
レジスト１ｓｔ−形成した後、ＣＦａ系ガスを用いたド
ライエツチング法によシ開ロ部のＢＮ膜４７を微細加エ
する。更に、この上に全面にわ之って、ソース。

ドレイン電極材ＡｕＧｅ／Ｎｉ／Ａｕ　　１９，１９’
　。

１９“を堆積し、この後ホトレジスト１８とエツチング
除去し、リフトオフ法によりソース電極１９、　ドレイ
ン電極１９′を形成する。最後に、オーミックコンタク
トをとるためにＮｚ中４０００３分間の熱処理を行ない
ＧａＡｓＭＥＳ−ＦＥＴが形成される。ここでソース電
極１９およびドレイン電極１９′とゲート電極１６との
間隔は１μｍ程度に選ばれるため、ＢＮ保護膜１７がド
ライエツチングで微細加工できることが極めて重要とな
っている。また、第６図（ｊ）から明らかのようにソー
ス、ドレイ／およびゲート電極以外のＧａＡＳ表面は全
てＢＮ膜で保護されており表面汚染の影響をうけない。

本災施例によれば、イオン打込み時の貫通保護膜として
ＢＮ膜を使用してお！＋、８ｉ０ｚやＳ！ｓＮａＭ’に
使用した場合に見られるようなノックオン効果の影響を
受けず、清浄なチャネル層、リード。

ドレイン部が形成できる。またＢＮｊＩは高温でも安定
であり、しかも高温での線膨張係数がＧ　ａ　Ａ　ｓと
同根であるため、５ｉＯｚに見られるようなＱａの外部
拡散や５ｉ３ｈ、やＡＬ　！　ＯｓのストレスによるＳ
　Ｌ　＋イオンの異常拡散あるいは膜はがれもなく良好
なチャネル層が形成できる。更にソース。

ドレイ／部の加工は、ＣＦ’４系ドライエツチング法で
なされるため、ＧａＡＳとの選択性金もたせて微細加工
が可能でｊりシ１．逍ＥＳ−ＦＥＴを主要構成要素とす
るＧａＡｓ集槓回路も容易に形成可能である。

〔発明の効果〕

本発明によれば、半導体デバイス製造工程の初期工程に
おいて、貫通イオン打込み保護膜あるいは熱処理保護膜
として使用する少なくとも第１層がＢＮ膜からなる絶縁
膜で半導体表面を覆い、電極形成工程以外は、ＦＥＴ完
全時まで半導体表面を全てこの絶縁膜でヅつた製造工程
でＦＥＴが作成できるため、次のような効果がある。す
なわち、イオン打込み時の表面汚染やノックオン効果の
影響がなく、酸素やカーボン等の不純物によるチャネル
層の劣化がない。また、ＢＮ膜は高耐熱性でしかも８０
０〜９００Ｃでの熱膨張係数が６．５×１０−＠／Ｃで
あり、ＱａＡｓのそれとほぼ等しいことから、熱処理時
にＧａＡｓｆｉ面の組成を変化させることなく化学量論
的組成に保ち、かつストレスによる膜はがれ、あるいは
、打込みイオンの異常拡散も生じない。更にＢＮ！はＣ
Ｆ　４系ガスでドライエツチングが可能であシ、ゲート
、ソース。

ドレイン電極部は上記ドライエツチングで加工され、１
μｍ以下の微細加工ができ、ＭＥＳ−ＦＥＴ金主要構成
要素とする大規模集積回路が容易に実・現できる。

【図面の簡単な説明】

第１図は金属−半導体のショットキー接合を用いたＦＥ
Ｔの断面構造図、第２図、第３図は従来技術によるＰＥ
Ｔチャネル層形成時の問題説明用の断面図、第４図はＢ
Ｎ膜のドライエツチングレートを示す図、第５図および
第６図はそれぞれ本発明の一実施例を説明する図である
。 １・・・半絶縁性Ｑ　ａ　Ａ　Ｓ基板、２・・・チャネ
ル層、３・・・ソース領域、４・・・ドレイン領域、５
．１６・・・ゲート電極、６，１５．１９・・・ソース
電極、７．１５’。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体装置において、イオン注入した半導体
   表面を少なくともＢＮ膜からなる絶縁膜で被覆して熱処
   理する工程を含む方法で作成され、かつ電極形成部以外
   の前記半導体表面が前記絶縁膜で被覆されていることを
   特徴とする半導体装置。 ２、少なくとも半導体表面側第１層がＢＮ膜からなる絶
   縁膜を貫通してイオン注入する工程を含むことを特徴と
   する半導体装置の製造方法。