JPH0945707A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0945707A JPH0945707A JP19536195A JP19536195A JPH0945707A JP H0945707 A JPH0945707 A JP H0945707A JP 19536195 A JP19536195 A JP 19536195A JP 19536195 A JP19536195 A JP 19536195A JP H0945707 A JPH0945707 A JP H0945707A
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Abstract
(57)【要約】
【課題】 熱処理の際にアニールピットおよび膜剥がれ
が発生せず、かつ基板表面の露出による特性の劣化が生
じない半導体装置およびその製造方法を提供することで
ある。 【解決手段】 ＧａＡｓ基板１の表面にｎ層２を形成し
た後、ｎ層２上に高融点金属からなるＴ型ゲート電極３
を形成する。Ｔ型ゲート電極３をマスクとしてイオン注
入法によりＧａＡｓ基板１の表面にｎ+ 層４を形成す
る。Ｔ型ゲート電極３の傘部上およびｎ+ 層４上にＳｉ
Ｏ2 膜５を形成し、Ｔ型ゲート電極３およびＳｉＯ2 膜
５の全面にＳｉＮ膜６を形成した後、スパッタ損傷の回
復のために熱処理を行う。Ｔ型ゲート電極３の傘部上お
よびｎ+ 層４上のＳｉＯ2 膜５およびＳｉＮ膜６を除去
し、オーミック電極７を形成する。
が発生せず、かつ基板表面の露出による特性の劣化が生
じない半導体装置およびその製造方法を提供することで
ある。 【解決手段】 ＧａＡｓ基板１の表面にｎ層２を形成し
た後、ｎ層２上に高融点金属からなるＴ型ゲート電極３
を形成する。Ｔ型ゲート電極３をマスクとしてイオン注
入法によりＧａＡｓ基板１の表面にｎ+ 層４を形成す
る。Ｔ型ゲート電極３の傘部上およびｎ+ 層４上にＳｉ
Ｏ2 膜５を形成し、Ｔ型ゲート電極３およびＳｉＯ2 膜
５の全面にＳｉＮ膜６を形成した後、スパッタ損傷の回
復のために熱処理を行う。Ｔ型ゲート電極３の傘部上お
よびｎ+ 層４上のＳｉＯ2 膜５およびＳｉＮ膜６を除去
し、オーミック電極７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｔ型ゲート電極を
有する半導体装置およびその製造方法に関する。
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを用いたＭＥＳＦＥＴ（金属−
半導体電界効果型トランジスタ）、ＨＥＭＴ（高電子移
動度トランジスタ）等の電界効果型トランジスタにおい
て、高融点金属からなる耐熱性Ｔ型ゲート電極が用いら
れている。
半導体電界効果型トランジスタ）、ＨＥＭＴ（高電子移
動度トランジスタ）等の電界効果型トランジスタにおい
て、高融点金属からなる耐熱性Ｔ型ゲート電極が用いら
れている。
【０００３】図５は高融点金属からなるＴ型ゲート電極
を有する従来の半導体装置の製造方法を示す工程断面図
である。ここでは、一例としてＭＥＳＦＥＴの製造方法
を説明する。
を有する従来の半導体装置の製造方法を示す工程断面図
である。ここでは、一例としてＭＥＳＦＥＴの製造方法
を説明する。
【０００４】図５（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板３１の表面に厚さ０．０３μｍのｎ層３２を形成
した後、そのｎ層３２上にスパッタ法によりＷＳｉＮ／
Ａｕ等の高融点金属からなるＴ型ゲート電極３３を形成
する。Ｔ型ゲート電極３３の足部の厚さは０．３５μｍ
であり、傘部の厚さは０．１５μｍである。また、Ｔ型
ゲート電極３３の足部の幅Ｗ１は０．７μｍであり、傘
部の幅Ｗ２は２μｍである。さらに、Ｔ型ゲート電極３
３をマスクとしてイオン注入法により半導体基板３１の
表面に厚さ０．１μｍのｎ+ 層３４を形成する。
ｓ基板３１の表面に厚さ０．０３μｍのｎ層３２を形成
した後、そのｎ層３２上にスパッタ法によりＷＳｉＮ／
Ａｕ等の高融点金属からなるＴ型ゲート電極３３を形成
する。Ｔ型ゲート電極３３の足部の厚さは０．３５μｍ
であり、傘部の厚さは０．１５μｍである。また、Ｔ型
ゲート電極３３の足部の幅Ｗ１は０．７μｍであり、傘
部の幅Ｗ２は２μｍである。さらに、Ｔ型ゲート電極３
３をマスクとしてイオン注入法により半導体基板３１の
表面に厚さ０．１μｍのｎ+ 層３４を形成する。
【０００５】次に、図５（ｂ）に示すように、Ｔ型ゲー
ト電極３３、ｎ層３２およびｎ+ 層３４の全面にプラズ
マＣＶＤ法（プラズマ化学的気相成長法）により熱処理
保護膜として膜厚０．０４５μｍのＳｉＮ膜３５を形成
する。この場合、反応ガスとしてＳｉＨ4 、ＮＨ3 およ
びＮ2 を用い、ガス圧を０．７５Ｔｏｒｒとする。Ｓｉ
Ｈ4 、ＮＨ3 およびＮ2 のガス流量はそれぞれ１５ｓｃ
ｃｍ，５０ｓｃｃｍおよび１００ｓｃｃｍとし、高周波
電力は２５０Ｗとする。
ト電極３３、ｎ層３２およびｎ+ 層３４の全面にプラズ
マＣＶＤ法（プラズマ化学的気相成長法）により熱処理
保護膜として膜厚０．０４５μｍのＳｉＮ膜３５を形成
する。この場合、反応ガスとしてＳｉＨ4 、ＮＨ3 およ
びＮ2 を用い、ガス圧を０．７５Ｔｏｒｒとする。Ｓｉ
Ｈ4 、ＮＨ3 およびＮ2 のガス流量はそれぞれ１５ｓｃ
ｃｍ，５０ｓｃｃｍおよび１００ｓｃｃｍとし、高周波
電力は２５０Ｗとする。
【０００６】その後、Ｔ型ゲート電極３３の形成の際に
生じたスパッタ損傷を回復するために熱処理を行なう。
この熱処理としては、７００℃で１分間の短時間アニー
ルまたは５００℃で３０分間の炉アニールを行う。
生じたスパッタ損傷を回復するために熱処理を行なう。
この熱処理としては、７００℃で１分間の短時間アニー
ルまたは５００℃で３０分間の炉アニールを行う。
【０００７】次に、図５（ｃ）に示すように、ドライエ
ッチングによりＴ型ゲート電極３３の傘部上およびｎ+
層３４上のＳｉＮ膜３５を除去する。次いで、図５
（ｄ）に示すように、Ｔ型ゲート電極３３の傘部上およ
びｎ+ 層３４上にＡｕＧｅ／Ｎｉ／Ａｕからなる電極層
を形成した後、４５０℃で２分３０秒間の熱処理を施す
ことによりオーミック電極３６を形成する。
ッチングによりＴ型ゲート電極３３の傘部上およびｎ+
層３４上のＳｉＮ膜３５を除去する。次いで、図５
（ｄ）に示すように、Ｔ型ゲート電極３３の傘部上およ
びｎ+ 層３４上にＡｕＧｅ／Ｎｉ／Ａｕからなる電極層
を形成した後、４５０℃で２分３０秒間の熱処理を施す
ことによりオーミック電極３６を形成する。
【０００８】
【発明が解決しようとする課題】上記の従来の半導体装
置の製造方法では、Ｔ型ゲート電極３３の形成時のスパ
ッタ損傷を解消するために、図５（ｂ）の工程で熱処理
を行う必要がある。この熱処理によりＳｉＮ膜３５の応
力がＴ型ゲート電極３３の足部の両側に集中する。それ
により、図６（ａ）に示すように、Ｔ型ゲート電極３３
の足部の下方のｎ層３２にアニールピット（溝）が発生
することがある。また、ＳｉＮ膜３５は金属に対する密
着性が悪いので、図６（ｂ）に示すように、ＳｉＮ膜３
５の膜剥がれが生じやすい。その結果、半導体装置の特
性が劣化し、歩留りも低下するという問題がある。
置の製造方法では、Ｔ型ゲート電極３３の形成時のスパ
ッタ損傷を解消するために、図５（ｂ）の工程で熱処理
を行う必要がある。この熱処理によりＳｉＮ膜３５の応
力がＴ型ゲート電極３３の足部の両側に集中する。それ
により、図６（ａ）に示すように、Ｔ型ゲート電極３３
の足部の下方のｎ層３２にアニールピット（溝）が発生
することがある。また、ＳｉＮ膜３５は金属に対する密
着性が悪いので、図６（ｂ）に示すように、ＳｉＮ膜３
５の膜剥がれが生じやすい。その結果、半導体装置の特
性が劣化し、歩留りも低下するという問題がある。
【０００９】さらに、図５（ｃ）の工程でＴ型ゲート電
極３３の傘部上およびｎ+ 層３４上のＳｉＮ膜３５を除
去した場合、Ｔ型ゲート電極３３の傘部の下方における
ＳｉＮ膜３５が傘部の縁部よりも内側までエッチングさ
れる。それにより、図５（ｄ）の工程でオーミック電極
３６を形成したときに、オーミック電極３６とＴ型ゲー
ト電極３３の傘部下方のＳｉＮ膜３５との間に隙間５０
が生じてＧａＡｓの表面が露出することがある。その場
合、隙間５０からＧａＡｓのＡｓが抜け出て半導体装置
の特性が劣化するという問題が生じる。
極３３の傘部上およびｎ+ 層３４上のＳｉＮ膜３５を除
去した場合、Ｔ型ゲート電極３３の傘部の下方における
ＳｉＮ膜３５が傘部の縁部よりも内側までエッチングさ
れる。それにより、図５（ｄ）の工程でオーミック電極
３６を形成したときに、オーミック電極３６とＴ型ゲー
ト電極３３の傘部下方のＳｉＮ膜３５との間に隙間５０
が生じてＧａＡｓの表面が露出することがある。その場
合、隙間５０からＧａＡｓのＡｓが抜け出て半導体装置
の特性が劣化するという問題が生じる。
【００１０】本発明の目的は、熱処理の際にアニールピ
ットおよび膜剥がれが発生せず、かつ基板表面の露出に
よる特性の劣化が生じない半導体装置およびその製造方
法を提供することである。
ットおよび膜剥がれが発生せず、かつ基板表面の露出に
よる特性の劣化が生じない半導体装置およびその製造方
法を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】本発明
に係る半導体装置の製造方法は、半導体層上にＴ型ゲー
ト電極を形成し、Ｔ型ゲート電極の上面および半導体層
上にシリコン酸化膜を形成し、シリコン酸化膜上および
Ｔ型ゲート電極上の全面にシリコン窒化膜を形成した
後、熱処理を行ない、Ｔ型ゲート電極の両側のオーミッ
ク電極形成用領域におけるシリコン窒化膜およびシリコ
ン酸化膜を除去し、半導体層上のオーミック電極形成用
領域にオーミック電極を形成するものである。
に係る半導体装置の製造方法は、半導体層上にＴ型ゲー
ト電極を形成し、Ｔ型ゲート電極の上面および半導体層
上にシリコン酸化膜を形成し、シリコン酸化膜上および
Ｔ型ゲート電極上の全面にシリコン窒化膜を形成した
後、熱処理を行ない、Ｔ型ゲート電極の両側のオーミッ
ク電極形成用領域におけるシリコン窒化膜およびシリコ
ン酸化膜を除去し、半導体層上のオーミック電極形成用
領域にオーミック電極を形成するものである。
【００１２】本発明に係る半導体装置の製造方法におい
ては、シリコン酸化膜が金属に対して良好な密着性を有
するので、熱処理の際に膜剥がれが生じない。また、シ
リコン酸化膜がＴ型ゲート電極の足部の近傍まで形成さ
れ、かつシリコン酸化膜上に良好なステップカバレッジ
（段差被覆性）を有するシリコン窒化膜が形成されてい
るので、応力がＴ型ゲート電極の足部の両側に集中しな
い。したがって、半導体層にアニールピットが発生する
ことが防止される。その結果、半導体装置の歩留まりが
向上する。
ては、シリコン酸化膜が金属に対して良好な密着性を有
するので、熱処理の際に膜剥がれが生じない。また、シ
リコン酸化膜がＴ型ゲート電極の足部の近傍まで形成さ
れ、かつシリコン酸化膜上に良好なステップカバレッジ
（段差被覆性）を有するシリコン窒化膜が形成されてい
るので、応力がＴ型ゲート電極の足部の両側に集中しな
い。したがって、半導体層にアニールピットが発生する
ことが防止される。その結果、半導体装置の歩留まりが
向上する。
【００１３】また、オーミック電極形成用領域のシリコ
ン窒化膜およびシリコン酸化膜を除去する際に、シリコ
ン酸化膜のエッチング速度がシリコン窒化膜のエッチン
ク速度に比べて遅い。そのため、シリコン酸化膜はＴ型
ゲート電極の傘部の縁部下方の領域まで除去されずに残
る。それにより、オーミック電極を形成した際に、オー
ミック電極とシリコン窒化膜との間の領域の下部にシリ
コン酸化膜が存在し、半導体層の表面が露出することが
防止される。その結果、半導体層中の元素の抜け出しに
よる特性の劣化が防止される。
ン窒化膜およびシリコン酸化膜を除去する際に、シリコ
ン酸化膜のエッチング速度がシリコン窒化膜のエッチン
ク速度に比べて遅い。そのため、シリコン酸化膜はＴ型
ゲート電極の傘部の縁部下方の領域まで除去されずに残
る。それにより、オーミック電極を形成した際に、オー
ミック電極とシリコン窒化膜との間の領域の下部にシリ
コン酸化膜が存在し、半導体層の表面が露出することが
防止される。その結果、半導体層中の元素の抜け出しに
よる特性の劣化が防止される。
【００１４】本発明に係る半導体装置は、半導体層上に
Ｔ型ゲート電極が形成され、Ｔ型ゲート電極の傘部の縁
部下方における半導体層上にシリコン酸化膜が存在し、
シリコン酸化膜とＴ型ゲート電極との間の半導体層上に
シリコン酸化膜上の一部にまたがるようにシリコン窒化
膜が形成され、Ｔ型ゲート電極の両側における半導体層
上の領域にオーミック電極が形成されたものである。
Ｔ型ゲート電極が形成され、Ｔ型ゲート電極の傘部の縁
部下方における半導体層上にシリコン酸化膜が存在し、
シリコン酸化膜とＴ型ゲート電極との間の半導体層上に
シリコン酸化膜上の一部にまたがるようにシリコン窒化
膜が形成され、Ｔ型ゲート電極の両側における半導体層
上の領域にオーミック電極が形成されたものである。
【００１５】本発明に係る半導体装置においては、シリ
コン酸化膜がＴ型ゲート電極の傘部の縁部下方の領域に
形成され、その一部にまたがるようにシリコン窒化膜が
形成されている。それにより、オーミック電極とシリコ
ン窒化膜との間の領域の下部にシリコン酸化膜が存在
し、半導体層の表面が露出することが防止される。その
結果、半導体層中の元素の抜け出しによる特性の劣化が
防止される。
コン酸化膜がＴ型ゲート電極の傘部の縁部下方の領域に
形成され、その一部にまたがるようにシリコン窒化膜が
形成されている。それにより、オーミック電極とシリコ
ン窒化膜との間の領域の下部にシリコン酸化膜が存在
し、半導体層の表面が露出することが防止される。その
結果、半導体層中の元素の抜け出しによる特性の劣化が
防止される。
【００１６】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら詳細に説明する。図１は本発明の第１の実施
例によるＧａＡｓ−ＭＥＳＦＥＴの製造方法を示す工程
断面図である。
照しながら詳細に説明する。図１は本発明の第１の実施
例によるＧａＡｓ−ＭＥＳＦＥＴの製造方法を示す工程
断面図である。
【００１７】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の表面に厚さ０．０３μｍのｎ層２を形
成した後、そのｎ層２上に、スパッタ法等によりＷＳｉ
Ｎ／Ａｕ等の高融点金属からなるＴ型ゲート電極３を形
成する。Ｔ型ゲート電極３の足部の厚さは０．３５μｍ
であり、傘部の厚さは０．１５μｍである。また、Ｔ型
ゲート電極３の足部の幅Ｗ１は０．７μｍであり、傘部
の幅Ｗ２は２μｍである。さらに、Ｔ型ゲート電極３を
マスクとしてイオン注入法によりＧａＡｓ基板１の表面
に厚さ０．１μｍのｎ+ 層４を形成する。なお、Ｔ型ゲ
ート電極３の材料として、Ｗ、ＷＮ、ＷＳｉＮおよびＷ
Ｓｉのいずれか、これらのいずれかの積層構造、または
これらのいずれかとＡｕとの積層構造を用いてもよい。
ＧａＡｓ基板１の表面に厚さ０．０３μｍのｎ層２を形
成した後、そのｎ層２上に、スパッタ法等によりＷＳｉ
Ｎ／Ａｕ等の高融点金属からなるＴ型ゲート電極３を形
成する。Ｔ型ゲート電極３の足部の厚さは０．３５μｍ
であり、傘部の厚さは０．１５μｍである。また、Ｔ型
ゲート電極３の足部の幅Ｗ１は０．７μｍであり、傘部
の幅Ｗ２は２μｍである。さらに、Ｔ型ゲート電極３を
マスクとしてイオン注入法によりＧａＡｓ基板１の表面
に厚さ０．１μｍのｎ+ 層４を形成する。なお、Ｔ型ゲ
ート電極３の材料として、Ｗ、ＷＮ、ＷＳｉＮおよびＷ
Ｓｉのいずれか、これらのいずれかの積層構造、または
これらのいずれかとＡｕとの積層構造を用いてもよい。
【００１８】次に、図１（ｂ）に示すように、Ｔ型ゲー
ト電極３の傘部上およびｎ+ 層４上にプラズマＣＶＤ法
により膜厚０．０５μｍのＳｉＯ2 膜５を形成する。こ
の場合、反応ガスとしてＳｉＨ4 およびＮ2 Ｏを用い、
ガス圧を０．３０Ｔｏｒｒとする。ＳｉＨ4 およびＮ2
Ｏのガス流量はそれぞれ１０ｓｃｃｍおよび１００ｓｃ
ｃｍとし、高周波電力は１５０Ｗとする。
ト電極３の傘部上およびｎ+ 層４上にプラズマＣＶＤ法
により膜厚０．０５μｍのＳｉＯ2 膜５を形成する。こ
の場合、反応ガスとしてＳｉＨ4 およびＮ2 Ｏを用い、
ガス圧を０．３０Ｔｏｒｒとする。ＳｉＨ4 およびＮ2
Ｏのガス流量はそれぞれ１０ｓｃｃｍおよび１００ｓｃ
ｃｍとし、高周波電力は１５０Ｗとする。
【００１９】さらに、Ｔ型ゲート電極３およびＳｉＯ2
膜５の全面に、プラズマＣＶＤ法により膜厚０．０５μ
ｍのＳｉＮ膜６を形成する。この場合、反応ガスとして
ＳｉＨ4 、ＮＨ3 およびＮ2 を用い、ガス圧を０．７５
Ｔｏｒｒとする。ＳｉＨ4 、ＮＨ3 およびＮ2 のガス流
量はそれぞれ１５ｓｃｃｍ、２００ｓｃｃｍおよび１０
０ｓｃｃｍとし、高周波電力は２５０Ｗとする。
膜５の全面に、プラズマＣＶＤ法により膜厚０．０５μ
ｍのＳｉＮ膜６を形成する。この場合、反応ガスとして
ＳｉＨ4 、ＮＨ3 およびＮ2 を用い、ガス圧を０．７５
Ｔｏｒｒとする。ＳｉＨ4 、ＮＨ3 およびＮ2 のガス流
量はそれぞれ１５ｓｃｃｍ、２００ｓｃｃｍおよび１０
０ｓｃｃｍとし、高周波電力は２５０Ｗとする。
【００２０】その後、Ｔ型ゲート電極３の形成時に発生
したスパッタ等による損傷を回復するために熱処理を行
なう。熱処理としては、７００℃で１分間の短時間アニ
ールまたは５００℃で３０分間の炉アニールを行なう。
したスパッタ等による損傷を回復するために熱処理を行
なう。熱処理としては、７００℃で１分間の短時間アニ
ールまたは５００℃で３０分間の炉アニールを行なう。
【００２１】次に、図１（ｃ）に示すように、ドライエ
ッチングによりＴ型ゲート電極３の傘部上およびｎ+ 層
４上のＳｉＯ2 膜５およびＳｉＮ膜６を除去する。この
場合、反応ガスとしてＣＦ4 を用い、ガス圧を０．１０
Ｔｏｒｒとし、ガス流量を２０ｓｃｃｍとする。高周波
電力は１５０Ｗとする。
ッチングによりＴ型ゲート電極３の傘部上およびｎ+ 層
４上のＳｉＯ2 膜５およびＳｉＮ膜６を除去する。この
場合、反応ガスとしてＣＦ4 を用い、ガス圧を０．１０
Ｔｏｒｒとし、ガス流量を２０ｓｃｃｍとする。高周波
電力は１５０Ｗとする。
【００２２】次いで、図１（ｄ）に示すように、Ｔ型ゲ
ート電極３上およびｎ+ 層４上にＡｕＧｅ／Ｎｉ／Ａｕ
からなる電極層を形成し、Ｈ2 雰囲気中において４５０
℃で２分３０秒間の熱処理を行うことによりオーミック
電極７を形成する。
ート電極３上およびｎ+ 層４上にＡｕＧｅ／Ｎｉ／Ａｕ
からなる電極層を形成し、Ｈ2 雰囲気中において４５０
℃で２分３０秒間の熱処理を行うことによりオーミック
電極７を形成する。
【００２３】本実施例のＭＥＳＦＥＴにおいては、Ｓｉ
Ｏ2 膜５が金属に対して良好な密着性を有するので、図
１（ｂ）の工程での熱処理により膜剥がれが生じない。
また、Ｔ型ゲート電極３の足部の両側の近傍までｎ層２
がＳｉＯ2 膜５で被覆され、その上から良好なステップ
カバレッジを有するＳｉＮ膜６で被覆されているので、
応力がＴ型ゲート電極６の足部の両側に集中しない。し
たがって、アニールピットの発生が防止される。
Ｏ2 膜５が金属に対して良好な密着性を有するので、図
１（ｂ）の工程での熱処理により膜剥がれが生じない。
また、Ｔ型ゲート電極３の足部の両側の近傍までｎ層２
がＳｉＯ2 膜５で被覆され、その上から良好なステップ
カバレッジを有するＳｉＮ膜６で被覆されているので、
応力がＴ型ゲート電極６の足部の両側に集中しない。し
たがって、アニールピットの発生が防止される。
【００２４】さらに、図１（ｃ）の工程でＳｉＯ2 膜５
およびＳｉＮ膜６を除去する際に、ＳｉＯ2 膜５のエッ
チング速度がＳｉＮ膜６のエッチング速度に比べて遅
い。そのため、図２に示すように、ＳｉＯ2 膜５はＴ型
ゲート電極３の傘部の縁部下まで除去されずに残る。そ
れにより、オーミック電極７を形成した際に、オーミッ
ク電極７とＳｉＮ膜６との間の領域の下部にＳｉＯ2 膜
５が存在し、ＧａＡｓの表面が露出することが防止され
る。その結果、ＧａＡｓ中のＡｓの抜け出しによる特性
の劣化が防止される。
およびＳｉＮ膜６を除去する際に、ＳｉＯ2 膜５のエッ
チング速度がＳｉＮ膜６のエッチング速度に比べて遅
い。そのため、図２に示すように、ＳｉＯ2 膜５はＴ型
ゲート電極３の傘部の縁部下まで除去されずに残る。そ
れにより、オーミック電極７を形成した際に、オーミッ
ク電極７とＳｉＮ膜６との間の領域の下部にＳｉＯ2 膜
５が存在し、ＧａＡｓの表面が露出することが防止され
る。その結果、ＧａＡｓ中のＡｓの抜け出しによる特性
の劣化が防止される。
【００２５】図３は本発明の第２の実施例によるＧａＡ
ｓ−ＨＥＭＴの構造を示す断面図である。図３におい
て、ＧａＡｓ基板１１上に、膜厚０．８μｍのアンドー
プのＧａＡｓ層１２、膜厚０．００５μｍのアンドープ
のＡｌＧａＡｓ層１３、膜厚０．０２５μｍのｎ−Ａｌ
ＧａＡｓ層１４、および膜厚０．０１μｍのｎ−ＧａＡ
ｓ層１５が順に形成されている。ｎ−ＡｌＧａＡｓ層１
４のキャリア濃度は２×１０ 18ｃｍ-3であり、ｎ−Ｇａ
Ａｓ層１５のキャリア濃度は５×１０17ｃｍ-3である。
ｓ−ＨＥＭＴの構造を示す断面図である。図３におい
て、ＧａＡｓ基板１１上に、膜厚０．８μｍのアンドー
プのＧａＡｓ層１２、膜厚０．００５μｍのアンドープ
のＡｌＧａＡｓ層１３、膜厚０．０２５μｍのｎ−Ａｌ
ＧａＡｓ層１４、および膜厚０．０１μｍのｎ−ＧａＡ
ｓ層１５が順に形成されている。ｎ−ＡｌＧａＡｓ層１
４のキャリア濃度は２×１０ 18ｃｍ-3であり、ｎ−Ｇａ
Ａｓ層１５のキャリア濃度は５×１０17ｃｍ-3である。
【００２６】ｎ−ＧａＡｓ層１５上には第１の実施例と
同じ構造を有するＴ型ゲート電極３が同じ方法で形成さ
れている。Ｔ型ゲート電極３の両側の各層にはイオン注
入法により高濃度領域１６が形成されている。
同じ構造を有するＴ型ゲート電極３が同じ方法で形成さ
れている。Ｔ型ゲート電極３の両側の各層にはイオン注
入法により高濃度領域１６が形成されている。
【００２７】Ｔ型ゲート電極３の傘部の下方の領域に
は、第１の実施例と同様に、ＳｉＯ2膜５およびＳｉＮ
膜６の２層構造が形成されている。また、Ｔ型ゲート電
極３の両側のｎ−ＧａＡｓ層１５上には、オーミック電
極７が形成されている。
は、第１の実施例と同様に、ＳｉＯ2膜５およびＳｉＮ
膜６の２層構造が形成されている。また、Ｔ型ゲート電
極３の両側のｎ−ＧａＡｓ層１５上には、オーミック電
極７が形成されている。
【００２８】本実施例のＧａＡｓＨＥＭＴにおいても、
第１の実施例のＭＥＳＦＥＴと同様に、熱処理の際に膜
剥がれおよびアニールピットの発生が防止されるととも
に、ＧａＡｓ表面の露出による特性の劣化が防止され
る。
第１の実施例のＭＥＳＦＥＴと同様に、熱処理の際に膜
剥がれおよびアニールピットの発生が防止されるととも
に、ＧａＡｓ表面の露出による特性の劣化が防止され
る。
【００２９】図４は本発明の第３の実施例によるＩｎＰ
系ＨＥＭＴの構造を示す断面図である。図４において、
ＩｎＰ基板２１上に、膜厚０．８μｍのアンドープのＩ
ｎＧａＡｓ層２２、膜厚０．２μｍのアンドープのＩｎ
ＡｌＡｓ層２３、および膜厚０．０２μｍのアンドープ
のＩｎＧａＡｓ層２４が順に形成されている。ＩｎＧａ
Ａｓ層２４上には、膜厚０．０２μｍのｎ−ＩｎＡｌＡ
ｓ層２５、膜厚０．０１５μｍのアンドープのＩｎＡｌ
Ａｓ層２６、および膜厚０．００５μｍのアンドープの
ＧａＡｓ層２７が順に形成されている。ｎ−ＩｎＡｌＡ
ｓ層２４のキャリア濃度は４×１０18ｃｍ-3である。
系ＨＥＭＴの構造を示す断面図である。図４において、
ＩｎＰ基板２１上に、膜厚０．８μｍのアンドープのＩ
ｎＧａＡｓ層２２、膜厚０．２μｍのアンドープのＩｎ
ＡｌＡｓ層２３、および膜厚０．０２μｍのアンドープ
のＩｎＧａＡｓ層２４が順に形成されている。ＩｎＧａ
Ａｓ層２４上には、膜厚０．０２μｍのｎ−ＩｎＡｌＡ
ｓ層２５、膜厚０．０１５μｍのアンドープのＩｎＡｌ
Ａｓ層２６、および膜厚０．００５μｍのアンドープの
ＧａＡｓ層２７が順に形成されている。ｎ−ＩｎＡｌＡ
ｓ層２４のキャリア濃度は４×１０18ｃｍ-3である。
【００３０】ＧａＡｓ層２７上には、第１の実施例と同
様の構造を有するＴ型ゲート電極３が同じ方法で形成さ
れている。Ｔ型ゲート電極３の両側の各層にはイオン注
入法により高濃度領域２８が形成されている。
様の構造を有するＴ型ゲート電極３が同じ方法で形成さ
れている。Ｔ型ゲート電極３の両側の各層にはイオン注
入法により高濃度領域２８が形成されている。
【００３１】Ｔ型ゲート電極３の傘部の下方の領域に
は、第１の実施例と同様に、ＳｉＯ2膜５およびＳｉＮ
膜６の２層構造が形成されている。また、Ｔ型ゲート電
極３の両側のＧａＡｓ層２７上には、オーミック電極７
が形成されている。
は、第１の実施例と同様に、ＳｉＯ2膜５およびＳｉＮ
膜６の２層構造が形成されている。また、Ｔ型ゲート電
極３の両側のＧａＡｓ層２７上には、オーミック電極７
が形成されている。
【００３２】本実施例のＩｎＰ系ＨＥＭＴにおいても、
第１の実施例と同様に、熱処理の際に膜剥がれおよびア
ニールピットの発生が防止されるとともに、ＧａＡｓ表
面の露出による特性の劣化が防止される。
第１の実施例と同様に、熱処理の際に膜剥がれおよびア
ニールピットの発生が防止されるとともに、ＧａＡｓ表
面の露出による特性の劣化が防止される。
【００３３】なお、本発明は上記実施例に限らず、Ｔ型
ゲート電極を有する種々の半導体装置に適用することが
できる。例えば、本発明をIEEE ELECTRON DEVICE LETTE
RS,VOL. 14, NO.7, JULY 1993,pp.354-356 に報告され
ているＴＭＴ（Two-Mode channel ＦＥＴ）に適用して
もよい。
ゲート電極を有する種々の半導体装置に適用することが
できる。例えば、本発明をIEEE ELECTRON DEVICE LETTE
RS,VOL. 14, NO.7, JULY 1993,pp.354-356 に報告され
ているＴＭＴ（Two-Mode channel ＦＥＴ）に適用して
もよい。
【図１】本発明の第１の実施例によるＧａＡｓ−ＭＥＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【図２】図１の半導体装置のＴ型ゲート電極の拡大図で
ある。
ある。
【図３】本発明の第２の実施例によるＧａＡｓ−ＨＥＭ
Ｔの構造を示す断面図である。
Ｔの構造を示す断面図である。
【図４】本発明の第３の実施例によるＩｎＰ系ＨＥＭＴ
の構造を示す断面図である。
の構造を示す断面図である。
【図５】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図６】従来の半導体装置の問題点を説明するための図
である。
である。
１ ＧａＡｓ基板 ３ Ｔ型ゲート電極 ５ ＳｉＯ2 膜 ６ ＳｉＮ膜 ７ オーミック電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 (72)発明者 澤田 稔 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (2)
- 【請求項１】 半導体層上にＴ型ゲート電極を形成し、
前記Ｔ型ゲート電極の上面および前記半導体層上にシリ
コン酸化膜を形成し、前記シリコン酸化膜上および前記
Ｔ型ゲート電極上の全面にシリコン窒化膜を形成した
後、熱処理を行ない、前記Ｔ型ゲート電極の両側のオー
ミック電極形成用領域における前記シリコン窒化膜およ
び前記シリコン酸化膜を除去し、前記半導体層上の前記
オーミック電極形成用領域にオーミック電極を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体層上にＴ型ゲート電極が形成さ
れ、前記Ｔ型ゲート電極の傘部の縁部下方における前記
半導体層上にシリコン酸化膜が存在し、前記シリコン酸
化膜と前記Ｔ型ゲート電極との間の前記半導体層上に前
記シリコン酸化膜上の一部にまたがるようにシリコン窒
化膜が形成され、前記Ｔ型ゲート電極の両側における前
記半導体層上の領域にオーミック電極が形成されたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19536195A JPH0945707A (ja) | 1995-07-31 | 1995-07-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19536195A JPH0945707A (ja) | 1995-07-31 | 1995-07-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945707A true JPH0945707A (ja) | 1997-02-14 |
Family
ID=16339903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19536195A Pending JPH0945707A (ja) | 1995-07-31 | 1995-07-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730586B2 (en) | 2001-03-30 | 2004-05-04 | Fujitsu Quantum Devices Limited | Semiconductor device having an overhanging structure and method for fabricating the same |
| JP2011253846A (ja) * | 2010-05-31 | 2011-12-15 | Nichia Chem Ind Ltd | 発光装置及びその製造方法 |
-
1995
- 1995-07-31 JP JP19536195A patent/JPH0945707A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730586B2 (en) | 2001-03-30 | 2004-05-04 | Fujitsu Quantum Devices Limited | Semiconductor device having an overhanging structure and method for fabricating the same |
| JP2011253846A (ja) * | 2010-05-31 | 2011-12-15 | Nichia Chem Ind Ltd | 発光装置及びその製造方法 |
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