JPH0332218B2 - - Google Patents
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- JPH0332218B2 JPH0332218B2 JP62318541A JP31854187A JPH0332218B2 JP H0332218 B2 JPH0332218 B2 JP H0332218B2 JP 62318541 A JP62318541 A JP 62318541A JP 31854187 A JP31854187 A JP 31854187A JP H0332218 B2 JPH0332218 B2 JP H0332218B2
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- 239000004065 semiconductor Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 150000001875 compounds Chemical class 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 229910052582 BN Inorganic materials 0.000 claims description 3
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 3
- 238000005275 alloying Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims 1
- 239000007772 electrode material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 230000001681 protective effect Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000012808 vapor phase Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特に
GaAs集積回路装置の高集積化に好適な半導体装
置の製造方法に関する。
GaAs集積回路装置の高集積化に好適な半導体装
置の製造方法に関する。
従来の半導体装置において、シヨツトキ接合電
極と活性層中に形成されたオーミツク電極を接続
する場合は、特開昭60−34069号、特開昭60−
57980号に記載のように、シヨツトキー接合電極
とオーミツク電極を形成した後に全面に層間絶縁
膜を被着し、この層間絶縁膜の所定部分にコンタ
クトホールを設け、前記コンタクトホール間を配
線金属で接続することによつていた。
極と活性層中に形成されたオーミツク電極を接続
する場合は、特開昭60−34069号、特開昭60−
57980号に記載のように、シヨツトキー接合電極
とオーミツク電極を形成した後に全面に層間絶縁
膜を被着し、この層間絶縁膜の所定部分にコンタ
クトホールを設け、前記コンタクトホール間を配
線金属で接続することによつていた。
上記従来技術はコンタクトホール形成による素
子面積増加の点について配慮がなされておらず、
高集積GaAsICを形成する場合チツプ面積が小さ
くできないという問題があつた。
子面積増加の点について配慮がなされておらず、
高集積GaAsICを形成する場合チツプ面積が小さ
くできないという問題があつた。
本発明の目的は、半導体基板上に形成されたシ
ヨツトキー接合電極とオーミツク電極を、これら
の電極とは別の第３の配線金属やコンタクトホー
ルあるいはスルーホールを用いることなく、歩留
りよく直接接続することにより素子面積の小さい
化合物半導体装置を提供することにある。
ヨツトキー接合電極とオーミツク電極を、これら
の電極とは別の第３の配線金属やコンタクトホー
ルあるいはスルーホールを用いることなく、歩留
りよく直接接続することにより素子面積の小さい
化合物半導体装置を提供することにある。
上記目的は、シヨツトキー電極の上に直接オー
ミツク電極を接続することにより達成できる。
ミツク電極を接続することにより達成できる。
すなわち、第１図ａは本発明の具体例を説明す
る平面図、第１図ｂは第１図ａの回路図であり、
これらの図からわかるように、シヨツトキー接合
ゲート電極を持つ第１のMESFET（Metal
Semiconductor Field Effect Transistor）Ｔ１
のゲート電極１′と第２のMESFET Ｔ２のオー
ミツク電極からなるソース電極２およびゲート電
極１は、コンタクトホールや配線層を介しない
で、オーミツク電極２によつて直接接続されてお
り、コンタクトホール形成のための面積が不要で
あり、チツプ面積が縮少される。
る平面図、第１図ｂは第１図ａの回路図であり、
これらの図からわかるように、シヨツトキー接合
ゲート電極を持つ第１のMESFET（Metal
Semiconductor Field Effect Transistor）Ｔ１
のゲート電極１′と第２のMESFET Ｔ２のオー
ミツク電極からなるソース電極２およびゲート電
極１は、コンタクトホールや配線層を介しない
で、オーミツク電極２によつて直接接続されてお
り、コンタクトホール形成のための面積が不要で
あり、チツプ面積が縮少される。
第２図に第１図ａのAA′断面図を示す。オーミ
ツク電極２は、MESFET Ｔ２のｎ型高濃度層
（n+層）３とオーミツク接触し、ソース電極とな
ると同時に、MESFET Ｔ１およびＴ２のゲート
金属１，１′にも直接接続されており、コンタク
トホールやこれらを結ぶ配線層が不要となり、素
子面積を著るしく縮小している。絶縁膜からなる
側壁５は、ゲート金属の側面にテーパ状に形成さ
れており、オーミツク電極２がゲート金属に乗り
上げ配線する部分の断線を防いでいる。また、表
面保護膜６は、側壁５に対して選択的に等方エツ
チング可能な材料で構成されており、オーミツク
電極２を形成する部分の表面保護膜６をエツチン
グ除去する場合も側壁５はエツチングされること
なく残る。
ツク電極２は、MESFET Ｔ２のｎ型高濃度層
（n+層）３とオーミツク接触し、ソース電極とな
ると同時に、MESFET Ｔ１およびＴ２のゲート
金属１，１′にも直接接続されており、コンタク
トホールやこれらを結ぶ配線層が不要となり、素
子面積を著るしく縮小している。絶縁膜からなる
側壁５は、ゲート金属の側面にテーパ状に形成さ
れており、オーミツク電極２がゲート金属に乗り
上げ配線する部分の断線を防いでいる。また、表
面保護膜６は、側壁５に対して選択的に等方エツ
チング可能な材料で構成されており、オーミツク
電極２を形成する部分の表面保護膜６をエツチン
グ除去する場合も側壁５はエツチングされること
なく残る。
以下、本発明の実施例を説明する。実施例では
半導体基板としてGaAsを使用する場合について
説明するが、他のInP，InGaAs，AlGaAs，
InAlAs，InGaAsP等の−族化合物半導体に
も使用可能である。
半導体基板としてGaAsを使用する場合について
説明するが、他のInP，InGaAs，AlGaAs，
InAlAs，InGaAsP等の−族化合物半導体に
も使用可能である。
実施例 １
第３図ａ〜第３図ｇに実施例１の製造工程手順
を示す。まず、第３図ａにおいて半絶縁性GaAs
基板１０の上に、チヤネル層１１およびシヨツト
キー電極１２を形成した後、側壁材料１３を堆積
する。
を示す。まず、第３図ａにおいて半絶縁性GaAs
基板１０の上に、チヤネル層１１およびシヨツト
キー電極１２を形成した後、側壁材料１３を堆積
する。
チヤネル層１１は、イオン打込み法により加速
電圧50kVでSi+イオンを２×1012個／cm2所定の部
分にイオン打込した後、SiO2膜をキヤツプ膜と
して、H2雰囲気中で800℃、20分間アニールする
ことによつて形成する。また、シヨツトキー電極
１２は高耐熱性のタングステンシリサイドをスパ
ツタ法によつて膜厚300nmに堆積したのち、ホト
レジストをマスクとしてフツ素系ガス（NF3、
CF4、SF6など）を用いたドライエツチング法に
より加工する。絶縁膜１３は、第３図ｄの表面保
護膜１７のエツチングに対して選択性のあるも
の、たとえば屈折率ｎ＝1.75のSiOxNy（シリコン
オキシナイトライド）を膜厚300nm堆積したもの
が好適である。SiOxNyは通常のプラズマCVD
（プラズマ励起気相化学成長法）法で、反応ガス
にモノシランSiH4と窒素N2および亜酸化窒素
N2Oを用いることにより形成できる。通常の平
行平板形プラズマCVD装置では、上記反応ガス
の流量比をSiH4：N2：N2O＝15：36：20とし、
全圧力を5pa、放電々力を100W（電極直径40cm）
とすれば屈折率1.75のSiOxNy膜が形成される。
次に第３図ｂでは、上記SiOxNy膜をCHF3＋CF4
ガスを用いた異方性ドライエツチングによりエツ
チングし、側壁１４を形成する。次に第３図ｃで
は、ホトレジスト１５をマスクとして、イオン打
込み法により高濃度活性層１６を形成する。打込
みエネルギーは150kVで、Si+イオンを３×1013
個／cm2打込む。次に第３図ｄでは、常圧の気相化
学成長法により膜厚300nmの二酸化硅素（SiO2）
を堆積し、これを表面保護膜１７として、水素中
800℃、15分間のアニールを行ない、前記高濃度
層を活性化し、ソース・ドレイン領域を形成す
る。次に第３図ｅでは、ホトレジストをマスクと
して、前記表面保護膜１７に開口部を用ける。こ
の時前記高濃度活性層の一部、および前記高濃度
活性層とシヨツトキー接合電極の所定の部分の上
部が連続してつながる少なくとも１個の開口部を
用ける。第３図ｅでは開口部２０が高濃度活性層
の上部のみ、開口部１９から高濃度活性層１６と
シヨツトキー接合電極１２の所定部の上部が連続
してつながる開口部になつている。開口部１９，
２０は、異方性のドライエツチングと等方性のウ
エツトエツチングを組み合わせて加工する。すな
わち、まず最初にCHF3とC2F6ガス流量をそれぞ
れ100c.c.／min、60c.c.／minとし、全圧力85pa、
高周波放電々力300W（電極直径20cm）のドライエ
ツチング条件で、二酸化硅素SiO2からなる表面
保護膜１７を異方性エツチングによる除去する。
この時、側壁１４を残すために、ドライエツチン
グノのオーバエツチ量は200〜1000Å程度にする
のが好ましい。次に緩衝フツ酸（水：フツ酸：フ
ツ化アンモニウム＝１：１：12）により、表面保
護膜１７を等方的にエツチングし、500Å〜3000
Å、好ましくは500Å〜1500Åのサイドエツチ加
工をする。このサイドエツチ加工する目的は、第
３図ｇでオーミツク電極２１を精度よくリフトオ
フするためである。上記緩衝フツ酸による表面保
護膜１７のエツチング速度は約2500Å／minであ
り、屈折率1.75のSiOxNyからなる側壁１４の上
記緩衝フツ酸によるエツチング速度は約250Å／
minで上記表面保護膜１７より１桁小さい。した
がつて表面保護膜１７と緩衝フツ酸で500Å〜
3000Åサイドエツチングしても、側壁１４はほと
んどエツチングされず残る。次に第３図ｆの工程
に移る。ここでは、工程第３図ｅで開口部を設け
たウエハー全面にAuGe（600Å）／Ｗ（100Å）／
Ni（100Å）／Au（1500Å）からなるオーミツク
電極２１，２１′を蒸着する。開口部１９，２０
に蒸着されたオーミツク電極２１と、ホトレジス
ト１８の上に蒸着されたオーミツク電極１２は、
工程第３図ｅで形成した表面保護膜１７の開口部
のサイドエツチングの効果により完全に切断され
ている。次に上記オーミツク電極を蒸着したウエ
ハーをレジスト剥離剤に浸漬し、不要なオーミツ
ク電極２１′をリフトオフにより除去する。この
後、窒素雰囲気中400℃、３分間のアロイを行な
い、オーミツク電極と高濃度活性層１６のオーミ
ツク接触を完成させる。第３図ｇにその結果を示
す。以上の工程により、必要な部分において、
GaAs上に形成されたシヨツトキー接合電極とオ
ーミツク電極および高濃度活性層が、従来のよう
なコンタクトホールや配線金属を用いることなく
直接々続される。また、この場合、シヨツトキー
接合金属の側面に設けられた側壁１４は、オーミ
ツク電極のシヨツトキー接合金属への乗り上げ部
分に於けるスペーサとなり、オーミツク電極の断
線を防止している。本実施例によれば、オーミツ
ク電極と高濃度活性層およびシヨツトキー接合金
属が従来のようなコンタクトホールや配線層を用
いることなく歩留りよく接続され、必要な素子面
積が低減されるという効果がある。
電圧50kVでSi+イオンを２×1012個／cm2所定の部
分にイオン打込した後、SiO2膜をキヤツプ膜と
して、H2雰囲気中で800℃、20分間アニールする
ことによつて形成する。また、シヨツトキー電極
１２は高耐熱性のタングステンシリサイドをスパ
ツタ法によつて膜厚300nmに堆積したのち、ホト
レジストをマスクとしてフツ素系ガス（NF3、
CF4、SF6など）を用いたドライエツチング法に
より加工する。絶縁膜１３は、第３図ｄの表面保
護膜１７のエツチングに対して選択性のあるも
の、たとえば屈折率ｎ＝1.75のSiOxNy（シリコン
オキシナイトライド）を膜厚300nm堆積したもの
が好適である。SiOxNyは通常のプラズマCVD
（プラズマ励起気相化学成長法）法で、反応ガス
にモノシランSiH4と窒素N2および亜酸化窒素
N2Oを用いることにより形成できる。通常の平
行平板形プラズマCVD装置では、上記反応ガス
の流量比をSiH4：N2：N2O＝15：36：20とし、
全圧力を5pa、放電々力を100W（電極直径40cm）
とすれば屈折率1.75のSiOxNy膜が形成される。
次に第３図ｂでは、上記SiOxNy膜をCHF3＋CF4
ガスを用いた異方性ドライエツチングによりエツ
チングし、側壁１４を形成する。次に第３図ｃで
は、ホトレジスト１５をマスクとして、イオン打
込み法により高濃度活性層１６を形成する。打込
みエネルギーは150kVで、Si+イオンを３×1013
個／cm2打込む。次に第３図ｄでは、常圧の気相化
学成長法により膜厚300nmの二酸化硅素（SiO2）
を堆積し、これを表面保護膜１７として、水素中
800℃、15分間のアニールを行ない、前記高濃度
層を活性化し、ソース・ドレイン領域を形成す
る。次に第３図ｅでは、ホトレジストをマスクと
して、前記表面保護膜１７に開口部を用ける。こ
の時前記高濃度活性層の一部、および前記高濃度
活性層とシヨツトキー接合電極の所定の部分の上
部が連続してつながる少なくとも１個の開口部を
用ける。第３図ｅでは開口部２０が高濃度活性層
の上部のみ、開口部１９から高濃度活性層１６と
シヨツトキー接合電極１２の所定部の上部が連続
してつながる開口部になつている。開口部１９，
２０は、異方性のドライエツチングと等方性のウ
エツトエツチングを組み合わせて加工する。すな
わち、まず最初にCHF3とC2F6ガス流量をそれぞ
れ100c.c.／min、60c.c.／minとし、全圧力85pa、
高周波放電々力300W（電極直径20cm）のドライエ
ツチング条件で、二酸化硅素SiO2からなる表面
保護膜１７を異方性エツチングによる除去する。
この時、側壁１４を残すために、ドライエツチン
グノのオーバエツチ量は200〜1000Å程度にする
のが好ましい。次に緩衝フツ酸（水：フツ酸：フ
ツ化アンモニウム＝１：１：12）により、表面保
護膜１７を等方的にエツチングし、500Å〜3000
Å、好ましくは500Å〜1500Åのサイドエツチ加
工をする。このサイドエツチ加工する目的は、第
３図ｇでオーミツク電極２１を精度よくリフトオ
フするためである。上記緩衝フツ酸による表面保
護膜１７のエツチング速度は約2500Å／minであ
り、屈折率1.75のSiOxNyからなる側壁１４の上
記緩衝フツ酸によるエツチング速度は約250Å／
minで上記表面保護膜１７より１桁小さい。した
がつて表面保護膜１７と緩衝フツ酸で500Å〜
3000Åサイドエツチングしても、側壁１４はほと
んどエツチングされず残る。次に第３図ｆの工程
に移る。ここでは、工程第３図ｅで開口部を設け
たウエハー全面にAuGe（600Å）／Ｗ（100Å）／
Ni（100Å）／Au（1500Å）からなるオーミツク
電極２１，２１′を蒸着する。開口部１９，２０
に蒸着されたオーミツク電極２１と、ホトレジス
ト１８の上に蒸着されたオーミツク電極１２は、
工程第３図ｅで形成した表面保護膜１７の開口部
のサイドエツチングの効果により完全に切断され
ている。次に上記オーミツク電極を蒸着したウエ
ハーをレジスト剥離剤に浸漬し、不要なオーミツ
ク電極２１′をリフトオフにより除去する。この
後、窒素雰囲気中400℃、３分間のアロイを行な
い、オーミツク電極と高濃度活性層１６のオーミ
ツク接触を完成させる。第３図ｇにその結果を示
す。以上の工程により、必要な部分において、
GaAs上に形成されたシヨツトキー接合電極とオ
ーミツク電極および高濃度活性層が、従来のよう
なコンタクトホールや配線金属を用いることなく
直接々続される。また、この場合、シヨツトキー
接合金属の側面に設けられた側壁１４は、オーミ
ツク電極のシヨツトキー接合金属への乗り上げ部
分に於けるスペーサとなり、オーミツク電極の断
線を防止している。本実施例によれば、オーミツ
ク電極と高濃度活性層およびシヨツトキー接合金
属が従来のようなコンタクトホールや配線層を用
いることなく歩留りよく接続され、必要な素子面
積が低減されるという効果がある。
実施例 ２
実施例の工程手順は実施例１で説明した第３図
に示す工程と同じであるが、シヨツトキー接合金
属の側面に形成される側壁１４が、窒化ホウ素
BNで形成されることが異なる。窒化ホウ素膜は
通常のAr放電を用いたスパツタリング法又は、
B2H6ガスとN2あるいはNH3ガスを用いたプラズ
マ気相化学成長法で形成される。また、第３図ｂ
におけるBN膜の側壁形成の異方性エツチング
は、CF4ガス流量100c.c.／min、圧力5pa、高周波
電力100W（（電極直径20cm）の条件で異方性ドラ
イエツチングすることによつて得られる。上記ス
パツタリング法又はプラズマ気相化学成長法で形
成されたBN膜は、緩衝フツ酸によるエツチング
速度が〜10Å／min以下と極めて遅いため、表面
保護膜１７に、二酸化硅素（SiO2）やPSG、
BPSGガラス、あるいはSiOxNy（シリコンオキシ
ナイトライド）を用いた時、BN膜で形成された
側壁１４をエツチングすることなく工程第３図ｅ
におけるサイドエツチングが容易に形成される。
本実施例によれば、側壁１４が全つたくエツチン
グされることなく残つているため、オーミツク電
極とシヨツトキー接合金属の接続が乗り上げ部分
で断線することなく歩留りよく形成される。
に示す工程と同じであるが、シヨツトキー接合金
属の側面に形成される側壁１４が、窒化ホウ素
BNで形成されることが異なる。窒化ホウ素膜は
通常のAr放電を用いたスパツタリング法又は、
B2H6ガスとN2あるいはNH3ガスを用いたプラズ
マ気相化学成長法で形成される。また、第３図ｂ
におけるBN膜の側壁形成の異方性エツチング
は、CF4ガス流量100c.c.／min、圧力5pa、高周波
電力100W（（電極直径20cm）の条件で異方性ドラ
イエツチングすることによつて得られる。上記ス
パツタリング法又はプラズマ気相化学成長法で形
成されたBN膜は、緩衝フツ酸によるエツチング
速度が〜10Å／min以下と極めて遅いため、表面
保護膜１７に、二酸化硅素（SiO2）やPSG、
BPSGガラス、あるいはSiOxNy（シリコンオキシ
ナイトライド）を用いた時、BN膜で形成された
側壁１４をエツチングすることなく工程第３図ｅ
におけるサイドエツチングが容易に形成される。
本実施例によれば、側壁１４が全つたくエツチン
グされることなく残つているため、オーミツク電
極とシヨツトキー接合金属の接続が乗り上げ部分
で断線することなく歩留りよく形成される。
本発明によれば、化合物半導体上に形成された
シヨツトキー接合金属とオーミツク電極が、コン
タクトホールや配線金属層を用いることなく、歩
留りよく直接接続されるため、素子面積が低減さ
れる。接続部分の素子面積はコンタクトホールと
配線金属を用いる場合に比べて半分以下に低減で
きる。また、本発明によれば、シヨツトキー接合
金属に側壁が形成されているため、オーミツク電
極のシヨツトキー接合金属への乗り上げ部分がテ
ーパ状になつており断線の問題がなく歩留りよく
接続される。
シヨツトキー接合金属とオーミツク電極が、コン
タクトホールや配線金属層を用いることなく、歩
留りよく直接接続されるため、素子面積が低減さ
れる。接続部分の素子面積はコンタクトホールと
配線金属を用いる場合に比べて半分以下に低減で
きる。また、本発明によれば、シヨツトキー接合
金属に側壁が形成されているため、オーミツク電
極のシヨツトキー接合金属への乗り上げ部分がテ
ーパ状になつており断線の問題がなく歩留りよく
接続される。
第１図は、本発明のオーミツク電極とシヨツト
キー接合金属を直接結合した素子の平面図、第２
図は第１図のAA′線断面図、第３図は本発明の実
施例１における製造工程を示す図である。 １，１′，１２……シヨツトキー接合金属、２，
２″，２，２１……オーミツク電極、３，３′，
１６……高濃度活性層、４，１１……能動層、
５，１４……側壁、６，１７……表面保護膜、１
５，１８……ホトレジスト。
キー接合金属を直接結合した素子の平面図、第２
図は第１図のAA′線断面図、第３図は本発明の実
施例１における製造工程を示す図である。 １，１′，１２……シヨツトキー接合金属、２，
２″，２，２１……オーミツク電極、３，３′，
１６……高濃度活性層、４，１１……能動層、
５，１４……側壁、６，１７……表面保護膜、１
５，１８……ホトレジスト。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に高耐熱金属からなるシヨツト
キ接合電極を形成する工程と、前記シヨツトキ接
合電極の側面に第１の絶縁膜からなる側壁を形成
する工程と、前記シヨツトキ接合電極を除く前記
半導体表面の一部分にＮ形又はＰ形の活性層を形
成する工程と、前記半導体基板の全面に第２の絶
縁膜を被着する工程と、前記第２の絶縁膜を被着
した前記半導体基板にホトレジストを塗布し、前
記Ｎ形またはＰ形活性層の所定の部分の上部と前
記シヨツトキ接合電極の所定の部分の上部に連続
してつながる前記ホトレジストの開口部を設ける
工程と、前記ホトレジストをマスクとして前記開
口部に露出した前記第２の絶縁膜を除去する工程
と、前記半導体基板の全面に前記Ｎ形またはＰ形
活性層に対してオーミツク接合するオーミツク電
極材を被着する工程と、前記ホトレジストをエツ
チング除去することにより前記オーミツク電極の
前記開口部以外に被着した部分をリフトオフする
工程と、前記開口部に設けた前記オーミツク電極
をアロイして前記Ｎ形またはＰ形活性層にオーミ
ツク接合させる工程とからなることを特徴とする
化合物半導体装置の製造方法。 ２ 前記第２の絶縁膜は、前記第１の絶縁膜に対
して選択的に等方性エツチングが可能な、少なく
とも１種類の材料で形成されている、特許請求の
範囲第１項記載の化合物半導体装置の製造方法。 ３ 前記第１の絶縁膜は窒化硅素、または屈折率
1.5以上のシリコンオキシナイトライドの少なく
とも一者からなり、前記第２の絶縁膜は二酸化硅
素、PSGガラスおよびBPSGガラスの群から選ば
れた少なくとも一者からなる特許請求の範囲第１
項記載の化合物半導体装置の製造方法。 ４ 前記第１の絶縁膜は窒化ホウ素からなり、前
記第２の絶縁膜はPSGガラス、BPSGガラス、シ
リコンオキシナイトライドおよび二酸化硅素の群
から選ばれた少なくとも一者からなる特許請求の
範囲第１項記載の化合物半導体装置の製造方法。 ５ 前記第１の絶縁膜は二酸化硅素、窒化硅素、
シリコンオキシナイトライド、窒化ホウ素、
PSGガラスおよびBPSGガラスの群から選ばれた
少なくとも一者からなり、前記第２の絶縁膜はと
窒化アルミニウムからなる特許請求の範囲第１項
記載の化合物半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318541A JPH01161773A (ja) | 1987-12-18 | 1987-12-18 | 化合物半導体装置の製造方法 |
| EP88302843A EP0321065B1 (en) | 1987-12-18 | 1988-03-30 | Method of manufacture of Schottky compound semiconductor devices |
| DE3852623T DE3852623T2 (de) | 1987-12-18 | 1988-03-30 | Verfahren zur Herstellung von Schottky-Verbundhalbleiterbauelement. |
| CA000562920A CA1277779C (en) | 1987-12-18 | 1988-03-30 | Method for production of compound semiconductor devices |
| US07/175,704 US4902635A (en) | 1987-12-18 | 1988-03-31 | Method for production of compound semicondutor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318541A JPH01161773A (ja) | 1987-12-18 | 1987-12-18 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161773A JPH01161773A (ja) | 1989-06-26 |
| JPH0332218B2 true JPH0332218B2 (ja) | 1991-05-10 |
Family
ID=18100275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318541A Granted JPH01161773A (ja) | 1987-12-18 | 1987-12-18 | 化合物半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4902635A (ja) |
| EP (1) | EP0321065B1 (ja) |
| JP (1) | JPH01161773A (ja) |
| CA (1) | CA1277779C (ja) |
| DE (1) | DE3852623T2 (ja) |
Families Citing this family (13)
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| US5254483A (en) * | 1987-10-23 | 1993-10-19 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| JPH0287532A (ja) * | 1988-09-22 | 1990-03-28 | Fujitsu Ltd | 電界効果トランジスタ |
| US5849630A (en) * | 1989-03-29 | 1998-12-15 | Vitesse Semiconductor Corporation | Process for forming ohmic contact for III-V semiconductor devices |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| US4981810A (en) * | 1990-02-16 | 1991-01-01 | Micron Technology, Inc. | Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers |
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| DE29501992U1 (de) * | 1995-02-08 | 1996-06-05 | Muellenberg Ralph | Spannsatz |
| US6090300A (en) * | 1998-05-26 | 2000-07-18 | Xerox Corporation | Ion-implantation assisted wet chemical etching of III-V nitrides and alloys |
| CN110556284B (zh) * | 2018-06-04 | 2022-08-19 | 厦门乾照光电股份有限公司 | 发光二极管的芯片的制造方法和溅射方法 |
| CN111755524B (zh) * | 2020-07-20 | 2022-06-07 | 西安电子科技大学 | 一种肖特基积累层碳化硅横向场效应晶体管及其制作方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
| US4201997A (en) * | 1978-04-21 | 1980-05-06 | Texas Instruments Incorporated | MESFET semiconductor device and method of making |
| US4253229A (en) * | 1978-04-27 | 1981-03-03 | Xerox Corporation | Self-aligned narrow gate MESFET process |
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| JPS5760854A (en) * | 1980-09-30 | 1982-04-13 | Toshiba Corp | Wiring of semiconductor device |
| JPS5874084A (ja) * | 1981-10-29 | 1983-05-04 | Fujitsu Ltd | 半導体装置 |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6048509A (ja) * | 1983-08-24 | 1985-03-16 | Sanyo Electric Co Ltd | 誘導式電動車 |
| JPS6054480A (ja) * | 1983-09-05 | 1985-03-28 | Nec Corp | ガリウムヒ素ショットキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |
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| JPS6156462A (ja) * | 1984-08-28 | 1986-03-22 | Fujitsu Ltd | 電界効果型半導体装置及びその製造方法 |
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-
1987
- 1987-12-18 JP JP62318541A patent/JPH01161773A/ja active Granted
-
1988
- 1988-03-30 CA CA000562920A patent/CA1277779C/en not_active Expired - Fee Related
- 1988-03-30 DE DE3852623T patent/DE3852623T2/de not_active Expired - Lifetime
- 1988-03-30 EP EP88302843A patent/EP0321065B1/en not_active Expired - Lifetime
- 1988-03-31 US US07/175,704 patent/US4902635A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0321065B1 (en) | 1994-12-28 |
| EP0321065A2 (en) | 1989-06-21 |
| US4902635A (en) | 1990-02-20 |
| DE3852623T2 (de) | 1995-07-20 |
| JPH01161773A (ja) | 1989-06-26 |
| CA1277779C (en) | 1990-12-11 |
| DE3852623D1 (de) | 1995-02-09 |
| EP0321065A3 (en) | 1991-02-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |