KR100194601B1 - 금속반도체 전계효과 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 금속반도체 전계효과트랜지스터의 제조방법에 관한 것으로서, 갈륨비소 기판에 오믹전극 접합부위를 이온주입법으로 형성시킬 때 종래의 원자규소 대신 분자규소 소스를 이온주입하여 합금화 열처리 시 잔류 격자손상에 의한 규소의 유입 및 오믹전극 중의 게르마늄의 확산을 촉진시켜 오믹전극의 접촉저항 및 기생특성을 개선시킨다. 따라서 분자규소 소스를 주입하여 접합부위를 형성시키면 잔류격자손상과 그로인한 과잉의 규소유입에 의하여 후속 오믹전극의 합금화 열처리 시 오믹전극의 게르마늄이 기판내부로 확산되는 현상을 증진시킬 수 있다.

또한 이러한 채널과 접합부위를 자기정렬형(self-aligned) MESFET의 전도층 및 접합으로 각각 활용하면 기생특성을 개선시키고 고집적도를 이룰 수 있게 된다.

Description

금속반도체 전계효과 트랜지스터의 제조방법

제1a도 내지 제1n도는 본 발명에 따른 금속반도체 전계효과 트랜지스터의 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

101 : 반절연 갈륨비소 기판(semi-insulating GaAs substrate)

102 : 채널 패터닝을 위한 제1감광막(photoresist)

103 : 규소(₂₉Si)가 이온주입된 N채널(channel)

104 : 증착온도 T1에서 증착된 제1절연막1

105 : 증팍온도 T2에서 증착된 제2절연막2(T1T2)

106 : 게이트(gate) 패터닝을 위한 제2감광막

107 : 증팍된 내열성(refractory) 게이트 금속

108 : 자기정렬 N⁺접합부위 패터닝을 위한 제3감광막

109 : 불화규소(₄₇SiF)가 이온주입된 N⁺접합부위

110 : 열처리 시 기판보호를 위한 제3절연막

111 : 오믹전극 패터닝을 위한 제4감광막

112 : 증착된 오옴전극(ohmic contact) 금속

본 발명은 갈륨비소 금속반도체 전계효과 트랜지스터(GaAs Metal Semiconductor Field Effect Transistor:MESFET)의 제조방법에 관한 것으로서, 특히, 소오스(source)와 드레인(drain)의 오믹전극(ohmic contact)이 기판에 접합되는 고농도 접합부위(contact regions)를 이온주입법(ion implantation)으로 형성할 때 통상의 원자규소(elemental Si) 이온주입법 대신 분자규소(molecular Si)를 이온주입한 후 규소질화막(silicon nitride)을 보호막으로 증착하여 활성화열처리(activation annealing)하여 기판의 표면부위에 격자손상층을 잔류시켜 후속 오믹전극 합금열처리(alloying)시 전극 금속 중의 게르마늄(germanium, Ge)이 통상의 원자소스 이온주입 시보다 기판내부로 과잉으로 확산되어 고농도의 n^-형 전도층을 형성시킴으로써 소오스와 드레인 전극 접합부위의 저항이 감소하여 전류흐름에 대한 접합부위의 저항을 줄여 소자의 특성을 개선시킬 수 있는 공정법이다.

종래에는 오믹전극을 형성하기 위하여 원자규소 소스로 오믹 전극 접합부분을 이온주입한 후 규소질화막으로 보호하여 활성화 열처리한 뒤 오믹전극 금속을 증착하여 합금화 열처리하는 방법이 쓰여져 왔다.

그러나 이 방법에 의하면, 기판에 증착된 오믹금속의 종류와 두께, 오믹금속과 기판의 계면상태에 따라 접합부위의 저항이 매우 변화가 많아 공정을 극도로 제어해야 한다는 단점이 있다.

이 단점을 보완하기 위하여 오믹금속의 구성원소인 게르마늄을 추가로 이온주입하는 방법도 제안되었다.

이 방법에 의하면 위에서 지적된 접합부위의 저항특성을 향상시킬 수 있다.

그러나, 상술한 종래 방법은 규소 소스 이외의 주입소스를 이온주입기에 장착해야 하는 문제점이 있었다.

본 발명에 의하면 채널을 형성하기 위한 규소 이온주입과 접합부위를 형성하기 위한 분자규소소스의 이온주입을 사불화규소(SiF₄)의 동일한 가스소스로 실시하고 이온주입기에 장착된 질량분석기로 채널에는₂₉Si⁺를, 오믹금속 접합부위에는₄₇SiF⁺또는₆₆SiF₂ ⁺의 분자규소 소스를 선택하여 주입하므로써, 공정이 간단하면서 접합특성이 개선시킬 수 있는 금속반도체 전계효과 트랜지스터의 제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 특징으로는, 반절연성 갈륨비소 기판(101)에 제1감광막(102)을 마스크로 하여 분자규소(₂₉Si⁺)를 이온주입시킨 N채널(103)을 형성하는 제1공정, 상기 제1공정의 결과물 위에 서로 다른 온도에서 제1 및 제2절연막(104, 105)을 PECVD법에 의해 순차적으로 증착하는 제2공정, 제2감광막(106)으로 게이트 패턴을 형성한 뒤 건식식각에 의해 식각율 차이를 이용하여 하부 절연막(104)을 식각하면서 상부 절연막(105)의 측벽을 과잉 식각하는 제3공정, 상기 식각된 이중 절연막(104, 105) 전면에 스퍼터링에 의해 내열성 금속을 증착한 후 상기 제2절연막(105) 상부의 내열성 금속만을 제거하여 T-게이트 금속(107)을 형성하는 제4공정, 제3감광막으로 채널 패턴을 형성하고 나서 상기 T-게이트 금속(107)을 마스크로 하여 분자규소(₄₇SiF⁺또는₆₆SiF₂ ⁺)를 이온주입 하여 상기 기판에 자기정렬형 오믹전극용 고농도 이온주입영역(109)을 형성한 후 제3감광막을 제거하는 제5공정, 열처리 시 기판보호를 위해 상기 기판 양면에 제3절연막(110)을 증착한 후 활성화를 위해 금속열처리 수행하는 제6공정, 상기 제3절연막을 제거한 후 제4감광막(111)을 사용하여 오믹전극을 패터닝하고 그 제4감광막을 제거하여 상기 이온주입영역(109)에만 오믹전극 금속(112)을 증착하는 제7공정을 포함하는데 있다.

본 발명은 분자규소 소스를 주입한 후 약 900℃에서 활성화 열처리하면 불소(F)는 기판 외부로 탈출하고 규소만이 잔류하여 활성화된다.

이때, 규소의 분자소스는 원자소스에 비하여 질량이 크기 때문에 기판에 미치는 손상(damage) 효과가 커져 활성화 후에도 기판손상이 잔류하게 된다.

이 잔류손상은 활성화 열처리 시 보호막인 규소질화막으로부터 규소를 흡인하는 현상이 있어 기판 표면으로 규소의 농도가 증가한 것을 알 수 있다.

이는 이온주입 후의 규소분포에 대하여 열처리 후 규소의 농도분포는 기판의 표면부위에 과잉으로 증가한 것을 볼 수 있다.

이 과잉의 규소는 보호막인 규소질화막으로부터 기판에 생성된 격자손상에 의하여 흡인된 것으로 원자규소만을 주입한 후 열처리 하였을 경우에는 나타나지 않는 현상이다.

따라서 분자규소 소스를 주입하여 접합부위를 형성시키면 잔류격자손상과 그로인한 과잉의 규소유입에 의하여 후속 오믹전극의 합금화 열처리 시 오믹전극의 게러마늄이 기판내부로 확산되는 현상을 증진시킬 수 있다.

또한 이러한 채널과 접합부위를 자기정렬형(self-aligned) MESFET의 진도층 및 접합으로 각각 활용하면 기생 특성을 개선시키고 고집적도를 이룰 수 있게 된다.

자기정렬형 게이트의 형성에는 게이트 전극의 저항을 감소시키기 위하여 T-형 게이트를 제작하는데, 이를 위하여 서로 다른 두 온도에서 증착시킨 이중층 절연막을 활용한다.

이하 본 발명을 첨부한 도면에 의거하여 상세히 기술하면 다음과 같다.

제1a도~제1n도는 본 발명에 따른 MESFET의 제조공정도이다.

제1a도는, 반절연 갈륨비소 기판(101) 위에, 표면세척을 거쳐 제1감광막(102)으로 N채널을 패터닝한 후 사불화규소(SiF₄)가스로 부터₂₉Si⁺(규소)를 이온주입기의 질량분석기로 분리하여 40KeV-4E12cm^-2의 조건으로 이온주입하여 N채널(103)을 형성한 상태를 보여주는 그림이다.

여기에, 제1b도에서 나타낸 바와 같이, 플라스마 촉진화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD)으로 T1과 T2의 온도에서(T1=300-350℃; T2=100-200℃) 및 제1 및 제2절연막인 규소질화막(104)(105)을 각각 기판(101)상에 순서대로 증착한 형상이다.

이때, 각 규소질화막(104)(105)의 두께는 최종적으로 형성될 T-게이트의 형상을 고려하여 결정할 수 있다.

제1c도는 제2감광막(106)으로 게이트용 패턴을 개방한 형상으로 이 패턴을 사용하여 반응성이온식각(Reactive Ion Etch, RIE)으로 규소질화막(104, 105)을 건식식각하게 된다.

제1d도는 건식식각을 완료한 후 감광막(106)을 제거했을 때 식각된 질화막(104)(105)의 형상을 보이는데, 저온(T2)에서 증착된 질화막(105)의 식각율이 고온(T1)에서 증착된 질화막(104)의 식각율보다 높다.

그러므로 저온 질화막(105)의 식각이 완료된 후 고온질화막(104)이 식각되어지는 동안 저온질화막(105)은 제1c도의 제2감광막(106)에 의해 개방된 게이트 패턴 하부측면으로 식각이 과잉으로 진행되어 제1d도와 같이 넓게 파인 형상이 된다.

이 상태에서 제1e도에 표시된 것과 같이 N채널(103)의 리세스에치(recess etch)를 할 수도 있다.

리세스에치의 정도는 오옴전극을 미리 형성하여 채널전류를 측정하면서 조절하는 것이 보통이나, 본 발명에서는 별도의 선행실험에 의해 목적하는 리세스에치의 정도를 미리 결정한 뒤 오옴전극이 형성되지 않은 상태에서 리세스에치를 실시하는 방식이다.

제1f도에서는 식각된 이중층 질화막(104)(105)의 상부 전면에 스퍼터링(sputtering) 방식에 의하여 내열성 금속(107)을 증착한 형상이다.

내열성 금속의 재료로는 규화텅스텐(tungsten silicide, WSi_x)나 질화텅스텐(tungsten nitride, WN_x)을 선택할 수 있다.

제1g도에서는 증착된 내열성 금속(107)이 게이트 부위로 연결된 부분을 단락시키기 위하여 조절된 정도로 RIE를 실시한 형상을 보여준다.

제1h도에서는 제1g도의 기판을 불산(HF)에 담궈 질화막을 선택적으로 식각하므로써 질화막(105) 상부의 내열성금속(107)을 리프트-오프(lift-off)하여 게이트 금속(107)만을 잔류시킨 형상을 보인다.

제1i도에서는 제3감광막(108)으로 채널 패턴을 형성한 후 게이트 부위의 T-게이트금속(107)을 마스크로 사용하여 사불화규소(SiF₄) 가스로부터₄₇SiF⁺(불화규소)의 분자규소 소스를 이온주입기의 질량분석기로 분리하여 140KeV-4E13cm^-2의 조건으로 이온주입하여 자기정렬형 오믹전극용 고농도 이온주입영역(109)을 형성시킨 상태이다.

이때, T-게이트(107) 형상에 의하여 게이트와 오믹전극 사이의 간격이 정해지게 된다.

제1j도에서는 오믹전극 형성을 위한 이온주입이 완료된 후 감광막(108)을 제거한 형상을 보여준다.

제1k도에서는 이온주입된 규소이온을 전기적으로 활성화하기 위한 열처리 시 기판(101)으로부터 비소가 증발하는 것을 방지하기 위하여 기판(101) 양면에 규소질화막(110)을 약 800Å 증착한 형상을 보여준다.

이 상태에서 약 900-950℃의 급속열처리를 약 10-20초간 수행하여 활성화시킨다.

제1l도에서는 열처리 후 제1k도의 규소질화막(110)을 제거한 후 오믹전극 패턴을 제4감광막(111)으로 형성시킨 형상을 보여준다.

제1m도에서는 열증착장비를 사용하여 오믹전극 금속(112)을 증착시킨 형상을 보여준다.

제1n도에서는 제1m도의 제4감광막(111)을 아세톤에 담가 감광막 상부의 금속을 리프트-오프하여 오믹전극을 형성시킨 형상으로 전계 효과 트랜지스터의 개별소자를 완성시킨 상태를 보여준다.

따라서 본 발명은 분자규소 소스를 주입하여 접합부위를 형성시키면 잔류격자손상과 그로인한 과잉의 규소유입에 의하여 후속 오믹전극의 합금화 열처리 시 오믹전극의 게르마늄이 기판내부로 확산되는 현상을 증진시킬 수 있다.

또한 이러한 채널과 접합부위를 자기정렬형(self-aligned) MESFET의 전도층 및 접합으로 각각 활용하면 기생특성을 개선시키고 고집적도를 이룰 수 있게 된다.

Claims (3)

1. 반절연성 갈륨비소 기판(101)에 제1감광막(102)을 마스크로 하여 분자규소(₂₉Si⁺)를 이온주입시킨 N채녈(103)을 형성하는 제1공정; 상기 제1공정의 결과물 위에 서로 다른 온도에서 제1 및 제2절연막(104, 105)을 PECVD법에 의해 순차로 증착하는 제2공정; 제2감광막(106)으로 게이트 패턴을 형성한 뒤 건식식각에 의해 식각율 차이를 이용하여 하부 절연막(104)을 식각하면서 상부 절연막(105)의 측벽을 과잉 식각하는 제3공정; 상기 식각된 이중 절연막(104, 105) 전면에 스퍼터링에 의해 내열성 금속을 증착한 후 상기 제2절연막(105) 상부의 내열성 금속만을 제거하여 T-게이트 금속(107)을 형성하는 제4공정과; 제3감광막으로 채널 패턴을 형성하고 나서 상기 T-게이트 금속(107)을 마스크로 하여 분자규소(₄₇SiF⁺또는₆₆SiF₂ ⁺)를 이온주입하여 상기 기판에 자기정렬형 오믹전극용 고농도 이온주입영역(109)을 형성한 후 제3감광막을 제거하는 제5공정과; 열처리시 기판보호를 위해 상기 기판 양면에 제3절연막(110)을 증착한 후 활성화를 위해 금속열처리 수행하는 제6공정과; 상기 제3절연막을 제거한 후 제4감광막(111)을 사용하여 오믹전극을 패터닝하고 그 제4감광막을 제거하여 상기 이온주입영역(109)에만 오믹전극 금속(112)을 증착하는 제7공정으로 이루어진 것을 특징으로 하는 금속반도체 전계효과 트랜지스터의 제조방법.
2. 제1항에 있어서, 상기 제1절연막은 300-350℃에서, 제2절연막은 100-200℃에서 증착하고, 상기 제2절연막은 제1절연막의 식각율보다 상대적으로 높은 것을 특징으로 하는 금속반도체 전계효과 트랜지스터의 제조방법.
3. 제1항에 있어서, 상기 제4공정에서 내열성금속 증착후 게이트 금속(107)을 형성하는 공정은, 내열성금속이 게이트 부위로 연결된 부분을 단락시키기 위해 조절된 정도로 반응성 이온 에칭(RIE)을 수행한 후, 그 기판을 불산(HF)에 담구어 제2절연막을 선택적으로 식각함으로써 제2절연막(105) 상부의 내열성금속을 리프트-오프하여 형성하는 것을 특징으로 하는 금속반도체 전계효과 트랜지스터의 제조방법.