JP2624656B2 - ＧａＡｓ電界効果トランジスタの製造方法 - Google Patents

ＧａＡｓ電界効果トランジスタの製造方法

Info

Publication number
JP2624656B2
JP2624656B2 JP61247664A JP24766486A JP2624656B2 JP 2624656 B2 JP2624656 B2 JP 2624656B2 JP 61247664 A JP61247664 A JP 61247664A JP 24766486 A JP24766486 A JP 24766486A JP 2624656 B2 JP2624656 B2 JP 2624656B2
Authority
JP
Japan
Prior art keywords
layer
gate
mask
metal
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61247664A
Other languages
English (en)
Other versions
JPS6298780A (ja
Inventor
ロバート・アレン・サドラー
アーサー・ユージン・ガイスバーガー
Original Assignee
アイティーティー・インダストリーズ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アイティーティー・インダストリーズ・インコーポレーテッド filed Critical アイティーティー・インダストリーズ・インコーポレーテッド
Publication of JPS6298780A publication Critical patent/JPS6298780A/ja
Application granted granted Critical
Publication of JP2624656B2 publication Critical patent/JP2624656B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、GaAs（ひ化ガリウム）電界効果トランジス
タの製造方法に関し、特に集積回路で使用する自己整列
ゲート（SAG）GaAsトランジスタの製造方法に関する。
［従来の技術］ この種の半導体装置の製造に使用されている処理には
大別して次の２つの方法がある。すなわち、 （ａ）熱的に安定している耐火性金属のゲート（RG）を
使用して半導体装置を製造する方法、および （ｂ）最終的なゲートと後で置換する置換ゲート（SG）
をイオン注入時のゲートとして使用して半導体装置を製
造する方法である。
RG（耐火性金属のゲート）を使用する処理方法はSG（置
換ゲート）を使用する場合よりも製造工程が簡単で製造
が容易であるが、イオン注入後の活性化のための熱処理
でゲートのショットキー障壁が悪影響を受けないような
比較的低い温度で活性化のための熱処理を行う必要があ
る。一方SGを使用する方法は熱処理でゲートのショッキ
ー障壁が悪影響を受けることはないが、最終的なゲート
に置換する場合にＴ型の断面形状のゲートを正確な位置
に正確な寸法で形成するためには複雑なマスク技術が必
要であり、またマスクのずれで不良品が生じないように
慎重で困難なマクク位置の制御が要求される。
［発明が解決しようとする課題］ RGを使用する従来の処理方法では前記のような欠点が
あるため幾つかの処理条件について妥協が必要であっ
た。
RGを使用する場合の重大な問題は、ショットキー障壁
の熱的安定性を保持するためにはイオン注入後の活性化
のための熱処理で750〜800℃より高い温度に加熱するこ
とができないことである。しかしながら、このような温
度はイオン注入されたチャンネルの最適な活性化のため
には十分なものではなく、最適な活性化にはもっと高い
830〜850℃の温度でアニール処理を行うことが必要であ
る。この要求を満足させるにはチャンネル領域のイオン
注入に続いてゲート電極の形成前に830〜850℃の温度で
第１のアニール処理を行ってチャンネル領域を最適状態
に活性化し、それからゲート電極を形成し、その後でソ
ースおよびドレイン領域に対する第２回のイオン注入を
行った後、これらの領域の活性化のために前よりも低い
800℃以下の温度で第２回のアニール処理を行う方法が
採用されているが、この方法は２回のアニール処理が必
要であるために処理工程が増加し、処理時間も増加する
欠点がある。また、強いて１回のアニール処理で済ませ
るためには第２回のイオン注入を行った後でただ１回の
熱処理を行うことになるが、その場合には温度を800℃
以下にしてチャンネル領域の活性化が最適でない状態で
満足するか、或いはショットキー障壁の性能低下を許容
して830℃以上の温度で十分な活性化を行うかであり、
チャンネル領域の活性化とショットキー障壁の劣化との
間で妥協が必要である。
したがって、本発明の目的は、耐火性金属のゲートの
ショットキー障壁を劣化させることがなく、イオン注入
されたチャンネル領域の最適温度の活性化が可能であ
り、しかも単一のアニール処理によって高性能の電界効
果トランジスタを得ることのできるGaAs電界効果トラン
ジスタの製造方法を提供することである。
［課題解決のための手段および作用］ 上記の目的は、本発明のGaAs電界効果トランジスタの
製造方法によって達成される。本発明のGaAs電界効果ト
ランジスタの製造方法は、第１および第２の不純物濃度
の不純物が２回のイオン注入によってGaAs基体中にイオ
ン注入され、第１の不純物濃度の不純物のイオン注入に
続いて基体をアニールすることなく１乃至20原子パーセ
ントの比率のチタンを含むチタンとタングステンの合金
の金属ゲートが基体表面に形成され、この金属ゲートを
マスクとして使用して第２の不純物濃度の不純物がGaAs
基体中にイオン注入され、GaAs基体を830乃至850℃の範
囲の温度で約20分加熱することによってGaAs基体をアニ
ールしてイオン注入された第１および第２の不純物濃度
の両方の不純物を活性化させることを特徴とする。
［実施例］ 第１図は、符号10によって示される本発明の１実施例
の自己整列ゲート電界効果トランジスタ10の構成を示
す。
半導体ウェーハ11の処理方法を説明する。第２図に関
して、ひ化ガリウム（GaAs）基板12は、まず溶媒で洗浄
され、それから機械によるスラリー研磨処理を使用して
傷付いた基板12の部分を取除くようにエッチングされ
る。各基板表面から少なくとも約５μｍの厚さの部分を
除去することによって、損傷部分は取除かれ改良された
電気的性質が生じるということがわかっている。基板か
ら材料を取除く際の問題は、ピットされたあるいはきめ
の荒くなった表面がある種のエッチ液によって生じると
いうことである。この問題を生じない好ましいエッチ液
は5:1:1の割合いの硫酸、過酸化水素、および水（H2S
O4:H2O2:H2O）の混合液を約30゜〜40℃の範囲の温度で
使用することである。このエッチ液はウェーハ11に損傷
を与えず、特にフォトリソグラフ処理のようなその後の
ウェーハの処理を行うことを容易にするようにウェーハ
11の表面を滑らかにする。
GaAsに対するパッシベーション層として作用する誘電
層14は、900Åあるいはそれ以下の厚さの適当な誘電材
料で基板12の１表面に形成される。誘電層14に対する好
ましい材料は、シリコン窒化物（SiN）、シリコン酸化
窒化物（SiON）、あるいは２酸化シリコン（SiO2）であ
る。誘電層14の組成は、その後の処理の間フォトレジス
ト残留物から基板表面を隔離することによって基板表面
を保護する。しかしながら、誘電層14はイオン注入が露
出したGaAs表面に直接なされるように削除することがで
きる。
フォトレジスト層16は、誘電層14の１表面15に形成さ
れる。フォトレジスト層16は、その後の処理において注
入領域をパターン化するためにウェーハ11にマスクを整
列させる位置決め目印13に対してパターン化される。位
置決め目印13のパターンは誘導層14にエッチングされ、
それから基体となるGaAs基板12中にまでエッチングされ
る。エッチングの後、フォトレジスト層16は取除かれる
が、酸素プラズマで取除かれるのが好ましい。
次に別のフォトレジスト層18が第３図に示されるよう
に表面15に形成される。このフォトレジスト層18は、誘
電層14を介して基体となるGaAs基板12に選択的にイオン
注入するために１以上のウィンドウ17を形成するように
パターン化される。パターン化は、既知のいずかれ方法
で行われる。典型的に、所望のパターンを有する写真マ
ククが、フォトレジスト層18上に配置され、基板12の位
置決め目印にマスク上のレジストレーションマークとを
整列させる。フォトレジスト層18は、マスクを介して光
にさらされ、それからマスクは取除かれる。溶媒は、さ
られたレジスト領域が溶解され、洗浄され、またさらさ
れていないレジストが注入マスクとして留るように使用
される。
イオン注入段階は既知のいずれかの方法で行われる。
１方法では、ウェーハ11は真空室中に支持され、イオン
ビームが一様にその上を走査し、ウィンドウ17を通って
GaAs基板12に注入される。注入された領域では符号19で
示される。誘電層14の材料はアモルファス構成を有し、
従って層14を介して到達するイオンのプレーナチャンネ
リング効果を最小限度に押える。もっと急俊な注入輪郭
が所望であれば、誘電層14は使用されず、注入はGaAs基
板12に直接行われる。注入が行われたあと、フォトレジ
スト層18は酸素プラズマ中で取除かれる。
附随的選択的注入段階は、誘電層14の上にさらに別の
フォトレジスト層を形成することによって行われ、ウィ
ンドウ領域を形成するためにフォトレジスト層をパター
ン化し、そのウィンドウ領域を通って誘電層14およびGa
As基板12に所望の材料をイオン注入する。このフォトレ
ジスト層は、そのあと取除かれる。このように、多くの
異なる型の能動および受動素子、例えば、エンハンスメ
ント・モードおよび空乏モードFETs、ダイオードおよび
レジスタを同じウェーハに構成することができる。
所望の選択的注入段階を完結したあと、誘電層14はフ
ッ化水素（HF）中で取除かれる。金属層20はウェーハの
注入された表面である表面26に形成される。金属層20
は、チタン・タングステン（TiW）で形成される。層20
の形成の１方法は、厚さ2000Åまでチタン・タングステ
ンのスパッタ堆積よって達成される。既知の金属層は、
原子比率が30:70のチタンとタングステンからなる。こ
れは、10重量パーセントのチタンと90重量パーセントの
タングステンに等しい。このような組成のスパッタ標的
は、例えば、アルミニウムとポリシリコンとの間にチタ
ン・タングステン拡散障壁層をスパッタ堆積させるため
にシリコン半導体工業で元来使用されていたものであ
る。これらスパッタ標的がひ化ガリウム工業で温度安定
ショットキー接触を形成するためにチタン・タングステ
ンを堆積させるために使用されるとき、800℃以上の温
度でアニールするとTiW:GaAsショットキー障壁の電気的
性質を劣化させるということがわかっている。そのた
め、チャンネル注入の最適条件の活性化を達成するため
に830〜850℃の温度で２段階のアニールのうちの１つを
行ない、高濃度のイオン注入のあと、ショットキーゲー
トの機能低下を阻止するために750〜800℃で２番目のア
ニールが行われなければならなかった。第２の低い温度
のアニールの結果、以下のような理由のために注入活性
化および電子移動度が最適レベル以下になってしまっ
た。典型的に、シリコンはGaAsに対するイオン注入ドー
パントとして使用される。シリコンはｎ型あるいはｐ型
ドーパントとして動作することができる。アニール時間
と温度は、シリコンが電子ドナー（ｎ型）として動作す
るか電子アクセプタ（ｐ型）として動作するかを決定す
る。より高いアニール温度では、電子ドナーになるシリ
コン原子の数は増加し、それは、ｎ型GaAs材料がより高
い電子移動度を有するので好ましい状態である。従っ
て、より低い温度でのアニールは、注入活性化および電
子移動度を減少させることになる。
堆積層20の１原子パーセントチタン乃至20原子パーセ
ントチタンと、99原子パーセントタングステン乃至80原
子パーセントタングステン比率の混合物は、層に対して
熱的安定性を与え、ひ化ガリウムショットキー障壁のチ
タン・チタニウムの電気的性質を劣化させることなく80
0゜〜950℃の間の温度でアニールに耐えることができる
ということを発見した。アニールは、最適条件のイオン
注入活性化を行うために約830゜〜850℃の範囲の温度で
行われるのが好ましい。高温度での金属層20の熱的安定
性によって、高い温度での１回のアニール処理だけにす
ることが可能になり、各注入の最適条件の活性化が生
じ、電子の移動度が増加し、寄生抵抗が減少する。単一
のより高い温度のアニール段階の結果生じるその他の改
良されたFET性質は、低いパワー消費により低いドレイ
ン・ソースバイアス電圧で回路を動作させ、あるいは同
じパワー消費にして速いスイッチング時間で動作させる
ことを可能にする。混合物中のチタンの比率が高くなる
とともに、熱的安定性が劣化しはじめる。この様に、本
発明によってチタンレベルが減少すると、高温度処理中
のTiWの安定性が達成される。
金属層中のチタンの原子パーセントを減少させる１方
法は、スパッタ条件を変化させることによって達成され
る。典型的スパッタ処理では、ウェーハ11は真空室に置
かれ、30:70TiW標的電極がRF回路のカソードとして使用
される。アルゴンガスは低圧力で室に入り、TiWをウェ
ーハ11に放出するようにTiWカソードイオンに衝撃を加
える。室内部の圧力状態とウェーハ11のバイアス電圧を
含むスパッタ状態を変化させることによって、チタンの
原子比率は30％から減少し、堆積層の改良された熱的安
定性が生じる。
第４図に関して、ウェーハ処理の次の段階は、TiW層2
0上のもう１つのマスキングレベルの構成によって始ま
るゲート構造24のパターン化である。このマスキングレ
ベルは、以下のような方法ではく離によって形成される
金属エッチマスク22である。高分解能の正のフォトレジ
ストマスクが、TiW層20の頂面に配置される。正のフォ
トレジストマスクはエッチマスク22を形成する金属が堆
積される領域を限定する開口を有する。エッチマスク22
に対する金属は、マスクの開口がふさがるように正のフ
ォトレジストマスクに蒸着される。蒸着のあと、フォト
レジストマスクははく離され、TiW層20に残る金属被覆
は金属エッチマスク22を限定する。エッチマスク22に対
する好ましい金属はニッケルあるいはアルミニウムであ
る。
はく離によって金属エッチマスクを限定するために高
分解の正のフォトレジストを使用することで、ゲート線
幅１μｍあるいはそれ以下でもフォトレジストエッチマ
スクを使用するよりも容易に限定することができる。さ
らに、金属エッチマスク22は以下で説明されるように優
れた注入マスクとして提供される。この高分解能の正の
フォトレジスト／はく離段階はウェーハ11の次の処理で
再び行われる。
下側に位置するTiW層20はそれからフッ素ベースのプ
ラズマで、金属マスク22を使用して反応イオンエッチン
グされる。プラズマは、金属エッチマスク22によって被
覆されていない領域のTiW層20をエッチングし、第４図
に示されるようにＴ型ゲート構成24を形成するようにマ
スクされた領域をアンダーカットする。プラズマアンダ
ーカットの量は、プラズマエッチ変数を変化させること
によって制御することができる。これは、異方性の輪郭
を設定するために低圧力でまずエッチングし、それから
より速いプラズマアンダーカットを行うために圧力を増
加させることによって達成される。
ゲートパターン化に次いで、フォトレジストマスク28
は、第５図に示されるような自己整列したイオン注入に
対する領域29を限定するために表面26で形成される。
“自己整列した”という言葉は、マスク22がイオンビー
ムによるイオン注入に対する障壁として作用し、このよ
うにして基板の多量にドープされた領域の限界を限定す
るため使用される。ｎ型ドーピングレベルは良好なショ
ットキー接触を形成するレベルで最初のチャンネル注入
用に使用され、より高いレベルのドーピング（n+）がオ
ーム接触を構成するためにこの注入段階の間使用され
る。ｐおよびp+注入もそれぞれ、ショットキー接触およ
びオーム接触用に使用されることができるが、ｎ型ドー
ピングによってより速いキャリアの転送が可能となる。
フォトレジストマスク28は、ウェーハ11に正のフォト
レジストの層を堆積させ、注入が所望の領域でマスクを
介してフォトレジスト28を露光するによって形成され
る。マスクおよびフォトレジストの露光された部分は取
除かれる。高濃度のイオン注入に対するウィンドウ27は
ウェーハ11の表面26に形成される。金属エッチマスク22
はウィンドウ領域に向うイオンに対する自己整列された
造体として作用する。イオンは、ゲート構造24の両側で
領域に注入され、各ゲートエッジと隣接したn+領域との
間で小さい線状の分離が生じる。金属エッチマスク22に
よってゲートの長さより大きい間隔を両注入領域間に与
えることが可能となる。これは、最適条件のGaAsSAG処
理の重要な特性である。それというのも、これら２つの
大きさの差を制御することによってのみ装置はゲートキ
ャハシタンスと降状電圧対寄生直列抵抗の間のトレード
オフで最適条件となるからである。
n+注入はエッチマスク22によってゲート構造の領域か
らマスクされ、ゲートエッジをゲート金属のプラズマア
ンダーカットによって決定された隣接したn+領域から分
離させる。プラズマアンダーカットは、ゲートキャパシ
タンスと直列抵抗の両方に関してゲート構造を最適化す
るのに十分な正確さで制御される。フォトレジストマス
ク28は酸素プラズマで取除かれ、エッチマスク22は55℃
の塩酸で溶解され、残っているフォトレジスト残留物も
取除かれる。
その後ウェーハは約3000Åあるいはその以下の誘電カ
プセル30で被覆され、20分間約850℃でアニールされ
る。カプセル層30は、ひ素が高いアニール温度で蒸発す
るので、GaAsウェーハ11が分解しないようにするための
ものである。TiW要素の原子比率によって層20は異常に
高い熱的安定性を有することができるので、チャンネル
およびイオン注入の両方に対してだけ１回のアニール段
階が必要なだけである。上述のように、これによって各
注入が最適に活性化し、電子移動度がより高くなり、寄
生抵抗が減少し、また優れた装置性質が得られる。また
１アニール炉、および２つの別々のアニール処理段階の
必要性がなくなり、そのため製造価格が安くなる。誘電
カプセル層30は、化学蒸発堆積したシリコン２酸化物
（SiO2）、シリコン窒化物（SiN）、あるいはシリコン
酸化窒化物（SiON）のうちのいずれかでよい。
次の段階は表面26のオーム接触32の組成である。これ
は、２つの方法のうちいずれか１つで行われる。１方法
では、アニールカプセル層30はフッ化水素酸で取除か
れ、接触32は蒸着およびはく離によって形成される。は
く離段階は、エッチマスク22の組成に関して前述したよ
うな方法で行われる。
第６図に示されるような第２の好ましい方法では、ア
ニールカプセル層30は、ウェーハ11に配置されたままで
あり、埋められた接触32は、カプセル層を介してオーム
接触パターンを表面26にプラズマエッチングし、エッチ
ングされたパターンに金属被覆を蒸着させパターンをは
く離することによって形成される。
接触32に対する好ましい材料は、ニッケルでめっきさ
れた金ゲルマニウム化合物の第１の層である。第１の方
法は処理が簡単であり、第２の方法は、装置が安定し完
全なゲートパッシベーションを提供するという利点を有
している。どちらかの方法で、接触32の材料は蒸着より
スパッタリングによって堆積され、よりよい表面洗浄お
よび再現可能な接触性質が得られるという利点がある。
どちらかの場合にも、接触32は、好ましくは水晶ハロ
ゲンタングステンランプで10秒間急速に400℃に加熱す
ることによってGaAs表面26に合金化される。
第７図に関して、オーム接触32が合金化されたあと、
第１のレベルの導電性相互連結金属34ははく離法によっ
て表面15に形成される。この金属層34はオーム接触32を
覆い、各ゲートフィンガーの端部で小さいゲートパッド
に接続される。ゲート金属そのものは、抵抗が高いので
回路の相互連結には使用せず、そのため導電性の層34が
これに代用される。層34に対する好ましい材料はチタン
パラジウム金合金あるいは白金金合金のいずれかであ
る。
第２レベルの相互連結金属被覆を形成するために、ウ
ェーハは次に、層36を形成するために適切な誘電材料で
被覆される。ポリイミドのような有機材料はこの誘電材
料に使用することができる。他の誘電材料としてプラズ
マ堆積されたSiNあるいはSiONのような無機材料も含ま
れる。接触バイアス38は、パターン化されたフォトレジ
スト層40を介してプラズマエッチングすることによって
誘電層36に開口される。接触バイアス38によっては、第
７図で示されるように下方の第１レベル相互連結金属34
と相互連結金属の第２のレベルとの間の接続が可能とな
る。
第２レベルの相互連結金属は、第１図に示されるよう
に、開口と接触を介して第１レベル金属をふさぐ方法
で、堆積され、はく離あるいはエッチングのどちらかに
よってパターン化される。
別の相互連結のレベルが同じ方法で形成することがで
き、所望ならば、ウェーハはスクラッチから守るために
最終誘電パッシベーション被覆をすることもできる。
ウェーハはそれから小片に分割される。
以上、特定の装置に関係して本発明の原理を前述のよ
うに説明してきたが、これらの説明は例示として説明さ
れたものに過ぎず、この発明の目的および特許請求の範
囲に記載された本発明の技術的範囲を限定するものでは
ないことを理解すべきである。
【図面の簡単な説明】
第１図は、本発明によって製造された電界効果トランジ
スタの断面図を示し、第２図乃至第７図は、本発明によ
る電界効果トランジスタの製造段階を示す。 12……ひ化ガリウム基板、13……位置決め目印、14……
誘電層、16……フォトレジスト層、17……ウィンドウ、
20……金属被覆層、22……エッチマスク、32……接触。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーサー・ユージン・ガイスバーガー アメリカ合衆国，バージニア州 24014, ローノーク，サークル・ブルツク・ドラ イブ・エス・ダブリユ 3332ケー

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１および第２の不純物濃度の不純物が２
    回のイオン注入によってGaAs基体中にイオン注入され、 第１の不純物濃度の不純物のイオン注入に続いて基体を
    アニールすることなく１乃至20原子パーセントの比率の
    チタンを含むチタンとタングステンの合金の金属ゲート
    が基体表面に形成され、 この金属ゲートをマスクとして使用して第２の不純物濃
    度の不純物がGaAs基体中にイオン注入され、 GaAs基体を830乃至850℃の範囲の温度で約20分加熱する
    ことによってGaAs基体をアニールしてイオン注入された
    第１および第２の不純物濃度の両方の不純物を活性化さ
    せることを特徴とするGaAs電界効果トランジスタの製造
    方法。
JP61247664A 1985-10-21 1986-10-20 ＧａＡｓ電界効果トランジスタの製造方法 Expired - Lifetime JP2624656B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US78952385A 1985-10-21 1985-10-21
US789523 1985-10-21

Publications (2)

Publication Number Publication Date
JPS6298780A JPS6298780A (ja) 1987-05-08
JP2624656B2 true JP2624656B2 (ja) 1997-06-25

Family

ID=25147883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61247664A Expired - Lifetime JP2624656B2 (ja) 1985-10-21 1986-10-20 ＧａＡｓ電界効果トランジスタの製造方法

Country Status (3)

Country Link
EP (1) EP0220605B1 (ja)
JP (1) JP2624656B2 (ja)
DE (1) DE3676160D1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847212A (en) * 1987-01-12 1989-07-11 Itt Gallium Arsenide Technology Center Self-aligned gate FET process using undercut etch mask
JPH01120818A (ja) * 1987-09-23 1989-05-12 Siemens Ag 低伝達抵抗オーム接触の形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152167A (en) * 1981-03-13 1982-09-20 Nec Corp Manufacture of schottky barrier gate field effect transistor
JPS57152166A (en) * 1981-03-13 1982-09-20 Nec Corp Manufacture of schottky barrier gate field effect transistor
JPS58124276A (ja) * 1982-01-20 1983-07-23 Sumitomo Electric Ind Ltd シヨツトキゲ−ト電界効果トランジスタおよびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152168A (en) * 1981-03-13 1982-09-20 Nec Corp Manufacture of schottky barrier gate field effect transistor
WO1985000077A2 (en) * 1983-06-17 1985-01-03 Hughes Aircraft Co Self-aligned gate mesfet and the method of fabricating same
US4712291A (en) * 1985-06-06 1987-12-15 The United States Of America As Represented By The Secretary Of The Air Force Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs
US4711701A (en) * 1986-09-16 1987-12-08 Texas Instruments Incorporated Self-aligned transistor method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152167A (en) * 1981-03-13 1982-09-20 Nec Corp Manufacture of schottky barrier gate field effect transistor
JPS57152166A (en) * 1981-03-13 1982-09-20 Nec Corp Manufacture of schottky barrier gate field effect transistor
JPS58124276A (ja) * 1982-01-20 1983-07-23 Sumitomo Electric Ind Ltd シヨツトキゲ−ト電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
EP0220605B1 (en) 1990-12-12
EP0220605A3 (en) 1989-05-31
EP0220605A2 (en) 1987-05-06
DE3676160D1 (de) 1991-01-24
JPS6298780A (ja) 1987-05-08

Similar Documents

Publication Publication Date Title
US4863879A (en) Method of manufacturing self-aligned GaAs MESFET
US4849376A (en) Self-aligned refractory gate process with self-limiting undercut of an implant mask
US4546540A (en) Self-aligned manufacture of FET
JP3488236B2 (ja) 複合ゲート電極を有するｍｏｓトランジスタ
US4965218A (en) Self-aligned gate realignment employing planarizing overetch
US4859618A (en) Method of producing the gate electrode of a field effect transistor
US6770540B2 (en) Method of fabricating semiconductor device having L-shaped spacer
JP2609267B2 (ja) 自己整列ひ化ガリウム装置の製造方法
US4956308A (en) Method of making self-aligned field-effect transistor
JPS6239835B2 (ja)
EP0322243B1 (en) Process of manufacture of a gallium arsenide field effect transistor
US4997779A (en) Method of making asymmetrical gate field effect transistor
US5550065A (en) Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact
US5314833A (en) Method of manufacturing GaAs metal semiconductor field effect transistor
US5631178A (en) Method for forming a stable semiconductor device having an arsenic doped ROM portion
JP2624656B2 (ja) ＧａＡｓ電界効果トランジスタの製造方法
GB2074374A (en) Method of making field effect transistors
JPS63275181A (ja) 半導体装置の製造方法
JPH0640543B2 (ja) 半導体装置の製造方法
EP0271070A1 (en) Semiconductor device with silicide conductive layers and process of fabrication thereof
KR100194601B1 (ko) 금속반도체 전계효과 트랜지스터의 제조방법
KR930007197B1 (ko) 내열성 자기정렬 게이트 GaAs MESFET의 제조방법
JPH063814B2 (ja) 半導体装置の製造方法
JPH05136084A (ja) 半導体装置の表面にメタライゼーシヨンを形成する方法
JPH01251667A (ja) 電界効果トランジスタの製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term