JPH063814B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH063814B2 JPH063814B2 JP1064937A JP6493789A JPH063814B2 JP H063814 B2 JPH063814 B2 JP H063814B2 JP 1064937 A JP1064937 A JP 1064937A JP 6493789 A JP6493789 A JP 6493789A JP H063814 B2 JPH063814 B2 JP H063814B2
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Description
【発明の詳細な説明】 〔概要〕 化合物半導体を用いたショットキ・ゲート電界効果トラ
ンジスタのような半導体装置を製造する方法の改良に関
し、 ８５０〔℃〕以上の熱処理に耐えることができるショッ
トキ・ゲート電極を有する半導体装置を製造できるよう
にすることを目的とし、 化合物半導体上にタングステンを含むシリサイドからな
るショットキ・ゲート電極を形成する工程と、次いで、
該ショットキ・ゲート電極をマスクとして不純物をイオ
ン注入し該ショットキ・ゲート電極の両側にソース領域
及びドレイン領域を形成する工程と、次いで、前記化合
物半導体上に新たな被膜を形成する工程と、次いで、前
記イオン注入された不純物を活性化する高温熱処理を行
う工程と、次いで、前記新たな被膜を除去してから前記
ソース領域及びドレイン領域の上にソース電極及びドレ
イン電極を形成する工程とが含まれてなるよう構成す
る。
ンジスタのような半導体装置を製造する方法の改良に関
し、 ８５０〔℃〕以上の熱処理に耐えることができるショッ
トキ・ゲート電極を有する半導体装置を製造できるよう
にすることを目的とし、 化合物半導体上にタングステンを含むシリサイドからな
るショットキ・ゲート電極を形成する工程と、次いで、
該ショットキ・ゲート電極をマスクとして不純物をイオ
ン注入し該ショットキ・ゲート電極の両側にソース領域
及びドレイン領域を形成する工程と、次いで、前記化合
物半導体上に新たな被膜を形成する工程と、次いで、前
記イオン注入された不純物を活性化する高温熱処理を行
う工程と、次いで、前記新たな被膜を除去してから前記
ソース領域及びドレイン領域の上にソース電極及びドレ
イン電極を形成する工程とが含まれてなるよう構成す
る。
本発明は、化合物半導体を用いたショットキ・ゲート電
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。
例えばＧａＡｓショットキ・ゲート電界効果トランジス
タに於けるゲート電極としては、アルミニウム（Ａ
ｌ）、金（Ａｕ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、タンタル（Ｔａ）などの金
属が用いられている。然しながら、いずれも６００
〔℃〕程度の熱処理で、ゲート電極の電気的特性、例え
ば障壁高さ、ｎ値（１．０４）、逆方向耐圧などが劣化
し、トランジスタとしての動作は不能になる。
タに於けるゲート電極としては、アルミニウム（Ａ
ｌ）、金（Ａｕ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、タンタル（Ｔａ）などの金
属が用いられている。然しながら、いずれも６００
〔℃〕程度の熱処理で、ゲート電極の電気的特性、例え
ば障壁高さ、ｎ値（１．０４）、逆方向耐圧などが劣化
し、トランジスタとしての動作は不能になる。
従って、その程度の熱処理を加えても、特性の劣化を生
じないゲート電極が必要である。
じないゲート電極が必要である。
近年、前記要求に応えることができるものとして、Ｔｉ
Ｗを材料とするゲート電極が発表されている。
Ｗを材料とするゲート電極が発表されている。
前記ＴｉＷを材料とするゲート電極は、それまでのゲー
ト電極に比較して高温に耐えることが可能になったが、
例えば８５０〔℃〕以上の熱処理に対してては、矢張
り、ショットキ障壁が失われて電界効果トランジスタの
動作が不安定になる。
ト電極に比較して高温に耐えることが可能になったが、
例えば８５０〔℃〕以上の熱処理に対してては、矢張
り、ショットキ障壁が失われて電界効果トランジスタの
動作が不安定になる。
また、通常の製造プロセスを適用すると、その間に腐蝕
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。
本発明は、８５０〔℃〕以上の熱処理に耐えることがで
きるショットキ・ゲート電極を有する半導体装置を製造
できるようにする。
きるショットキ・ゲート電極を有する半導体装置を製造
できるようにする。
尚、本発明に於いて、ショットキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。
本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、前記化
合物半導体上にイオン注入マスクとして加工されるべき
第一の被膜（例えば二酸化シリコン膜５）を形成する工
程と、次いで、通常のレジスト膜をマスクとするリソグ
ラフィ技術を適用し前記第一の被膜の選択的エッチング
を行なって前記ショットキ・ゲート電極周辺のソース領
域及びドレイン領域となる前記化合物半導体の部分を選
択的に露出する窓をもったイオン注入マスクとして加工
する工程と、次いで、前記ショットキ・ゲート電極及び
前記第一の被膜をマスクとして不純物をイオン注入し前
記ショットキ・ゲート電極の両側に選択的にソース領域
及びドレイン領域を形成する工程と、次いで、前記化合
物半導体上に形成されている第一の被膜及び新たに形成
する被膜が重なる部分の発生を排除して厚さを均一化す
る為に前記第一の被膜を除去してから均一な厚さをもち
且つ下地である前記化合物半導体に於ける構成元素の蒸
発を防止する為の第二の被膜（例えば、新たに形成され
た厚さ例えば１０００〔Å〕程度の二酸化シリコン膜）
で覆われた化合物半導体表面を得る工程と、次いで、前
記タングステンを含むシリサイドからなるショットキ・
ゲート電極以外のショットキ・ゲート電極では耐え得な
い高温を適用して前記イオン注入された不純物を活性化
する熱処理を行なう工程と、次いで、前記均一な厚さの
第二の被膜を除去してから前記ソース領域及びドレイン
領域の上にソース電極及びドレイン電極を形成する工程
とが含まれてなることを特徴とする。
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、前記化
合物半導体上にイオン注入マスクとして加工されるべき
第一の被膜（例えば二酸化シリコン膜５）を形成する工
程と、次いで、通常のレジスト膜をマスクとするリソグ
ラフィ技術を適用し前記第一の被膜の選択的エッチング
を行なって前記ショットキ・ゲート電極周辺のソース領
域及びドレイン領域となる前記化合物半導体の部分を選
択的に露出する窓をもったイオン注入マスクとして加工
する工程と、次いで、前記ショットキ・ゲート電極及び
前記第一の被膜をマスクとして不純物をイオン注入し前
記ショットキ・ゲート電極の両側に選択的にソース領域
及びドレイン領域を形成する工程と、次いで、前記化合
物半導体上に形成されている第一の被膜及び新たに形成
する被膜が重なる部分の発生を排除して厚さを均一化す
る為に前記第一の被膜を除去してから均一な厚さをもち
且つ下地である前記化合物半導体に於ける構成元素の蒸
発を防止する為の第二の被膜（例えば、新たに形成され
た厚さ例えば１０００〔Å〕程度の二酸化シリコン膜）
で覆われた化合物半導体表面を得る工程と、次いで、前
記タングステンを含むシリサイドからなるショットキ・
ゲート電極以外のショットキ・ゲート電極では耐え得な
い高温を適用して前記イオン注入された不純物を活性化
する熱処理を行なう工程と、次いで、前記均一な厚さの
第二の被膜を除去してから前記ソース領域及びドレイン
領域の上にソース電極及びドレイン電極を形成する工程
とが含まれてなることを特徴とする。
前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはなく、また、
該ソース領域及びドレイン領域を構成する不純物を活性
化するのに高温の熱処理を加えても、ショットキ・ゲー
ト電極に於けるショットキ・バリヤは良好な状態に維持
される。
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはなく、また、
該ソース領域及びドレイン領域を構成する不純物を活性
化するのに高温の熱処理を加えても、ショットキ・ゲー
ト電極に於けるショットキ・バリヤは良好な状態に維持
される。
第１図乃至第６図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
第１図参照 (1)−１ 例えばクロム（Ｃｒ）をドープした半絶縁性ＧａＡｓ基
板１に厚さ例えば６０００〔Å〕程度の二酸化シリコン
（ＳｉＯ２）膜２を形成する。
板１に厚さ例えば６０００〔Å〕程度の二酸化シリコン
（ＳｉＯ２）膜２を形成する。
(1)−２ 通常のフォト・リソグラフィ技術を適用することに依
り、二酸化シリコン膜２のパターニングを行って窓２ａ
を形成する。
り、二酸化シリコン膜２のパターニングを行って窓２ａ
を形成する。
(1)−３ イオン注入法を適用することに依り、ドーズ量を２．６
×１０12〔cm-2〕としてシリコン・イオンを注入する。
×１０12〔cm-2〕としてシリコン・イオンを注入する。
第２図参照 (2)−１ 二酸化シリコン膜２を除去してから、新たに厚さ例えば
１０００〔Å〕程度の外方拡散を防止する為の二酸化シ
リコン膜（図示せず）を形成する。
１０００〔Å〕程度の外方拡散を防止する為の二酸化シ
リコン膜（図示せず）を形成する。
(2)−２ 温度を例えば８５０〔℃〕、また、時間を例えば１５
〔分〕として熱処理を行う。これに依って、図示のよう
なｎ型層３を得ることができる。
〔分〕として熱処理を行う。これに依って、図示のよう
なｎ型層３を得ることができる。
(2)−３ 前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。
る。
第３図参照 (3)−１ ＴｉＷＳｉ合金、例えばＴｉ0.3Ｗ0.7Ｓｉ2からなる合
金をスパッタ法にて被着して厚さ例えば６０００〔Å〕
の合金膜を形成する。
金をスパッタ法にて被着して厚さ例えば６０００〔Å〕
の合金膜を形成する。
(3)−２ エッチング・ガスをＣＦ４＋Ｏ２（５〔％〕）とするド
ライ・エッチング法を適用し、前記合金膜のパターニン
グを行ってゲート電極４を形成する。
ライ・エッチング法を適用し、前記合金膜のパターニン
グを行ってゲート電極４を形成する。
第４図参照 (4)−１ 通常の技法を適用することに依り、二酸化シリコン膜５
を形成する。
を形成する。
(4)−２ 通常の技法を適用することに依り、二酸化シリコン膜５
の選択的エッチングを行って窓５ａを形成する。
の選択的エッチングを行って窓５ａを形成する。
(4)−３ イオン注入法を適用することに依り、ドーズ量を１．７
×１０13〔cm-2〕及び加速エネルギを１７５〔ＫｅＶ〕
としてＳｉの注入を行う。
×１０13〔cm-2〕及び加速エネルギを１７５〔ＫｅＶ〕
としてＳｉの注入を行う。
第５図参照 (5)−１ 二酸化シリコン膜５を除去してから、新たに厚さ例えば
１０００〔Å〕程度の外方拡散を防止する為の二酸化シ
リコン膜（図示せず）を形成する。
１０００〔Å〕程度の外方拡散を防止する為の二酸化シ
リコン膜（図示せず）を形成する。
(5)−２ 温度を例えば８００〔℃〕、また、時間を例えば１５
〔分〕として熱処理を行う。
〔分〕として熱処理を行う。
これに依って、図示のようなｎ＋型領域６及び７を得る
ことができる。
ことができる。
(5)−３ 前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。
る。
この工程で形成されたｎ＋型領域６及び７の不純物濃度
はピーク部分で１×１０18〔cm-3〕、そして、ｎ型層３
のそれは同じくピーク部分で１×１０17〔cm-3〕であっ
た。
はピーク部分で１×１０18〔cm-3〕、そして、ｎ型層３
のそれは同じくピーク部分で１×１０17〔cm-3〕であっ
た。
第６図参照 (6)−１ ＧａＡｓ部分の表面を１００〔Å〕程度エッチングす
る。尚、このときのエッチング液としてはＫＯＨ＋Ｈ２
Ｏ２を使用して良い。
る。尚、このときのエッチング液としてはＫＯＨ＋Ｈ２
Ｏ２を使用して良い。
(6)−２ 通常の技法を適用することに依り、ｎ＋型領域６及び７
上に電極８及び９を形成して完成する。尚、電極材料と
しては、ＡｕＧｅ／Ａｕ系を使用して良い。
上に電極８及び９を形成して完成する。尚、電極材料と
しては、ＡｕＧｅ／Ａｕ系を使用して良い。
このようにして製造した半導体装置に関する具体的デー
タを挙げると次の通りである。
タを挙げると次の通りである。
ゲート長：１．４〔μｍ〕 ゲート幅：２００〔μｍ〕 ソース・ドレイン間隔：６〔μｍ〕 相互コンダクタンスｇｍ：２３〔ｍＳ〕 ソース・ゲート間容量Ｃgs：０．２１〔ｐＦ〕 遮断周波数ｆｒ：１２．３〔ＧHz〕 ショットキ・ゲートについて ｎ値：１．１８ バリヤ・ハイト：０．７８ 破壊電圧：１０〔Ｖ〕 ところで、本発明では、ｎ＋型領域６及び７をショット
キ・ゲート電極４をマスクにした自己整合方式で形成し
ているので、通常であればショットキ・ゲート電極４と
ｎ＋型領域６及び７との短絡が懸念されるところである
が、これは全く問題にならない。即ち、前記したよう
に、イオン注入法などを適用してｎ＋型領域６並びに７
を形成すると、そこでの不純物濃度分布は第７図に見ら
れるようにガウシャン分布となり、ピークは深さで例え
ば０．１５〔μｍ〕のところに生成され、そこで１×１
０18〔cm-3〕程度であれば、表面では１×１０17〔c
m-3〕程度になって５〔Ｖ〕以上の耐圧が得られる。ま
た、工程(6)−１に記述したように、ｎ＋型領域６並び
に７の表面をエッチングした場合、第６図から明らかで
あるが、該表面はショットキ・ゲート電極４とｎ型層３
との界面よりも低くなって、耐圧は更に高くなる。
キ・ゲート電極４をマスクにした自己整合方式で形成し
ているので、通常であればショットキ・ゲート電極４と
ｎ＋型領域６及び７との短絡が懸念されるところである
が、これは全く問題にならない。即ち、前記したよう
に、イオン注入法などを適用してｎ＋型領域６並びに７
を形成すると、そこでの不純物濃度分布は第７図に見ら
れるようにガウシャン分布となり、ピークは深さで例え
ば０．１５〔μｍ〕のところに生成され、そこで１×１
０18〔cm-3〕程度であれば、表面では１×１０17〔c
m-3〕程度になって５〔Ｖ〕以上の耐圧が得られる。ま
た、工程(6)−１に記述したように、ｎ＋型領域６並び
に７の表面をエッチングした場合、第６図から明らかで
あるが、該表面はショットキ・ゲート電極４とｎ型層３
との界面よりも低くなって、耐圧は更に高くなる。
ショットキ・ゲート電極に於ける逆方向耐圧を維持する
には次のような手段をとることが考えられる。
には次のような手段をとることが考えられる。
(a)ｎ＋型領域６並びに７のドーズ量を低下させる。
(b)ｎ＋型領域６並びに７を形成後、ショットキ・ゲー
ト電極４をエッチングして細くする。
ト電極４をエッチングして細くする。
(c)ショットキ・ゲート電極４を絶縁化する。
(d)ｎ＋型領域６並びに７の表面をエッチングする。
(e)ｎ＋型領域６並びに７を形成する前にマスクとなる
ショットキ・ゲート電極４を加工して傘型にするか、傘
型を構成するマスクを別設してからイオン注入を行う。
ショットキ・ゲート電極４を加工して傘型にするか、傘
型を構成するマスクを別設してからイオン注入を行う。
(f)イオン注入のエネルギを高くしてプロジェクト・レ
インジを深くする。
インジを深くする。
本発明では、前記(f)の手段を採ることが基本になって
いるが、必要に応じて他の手段を併用して良く、前記実
施例では、該(f)の手段と(d)の手段とを併用している。
尚、該(d)の手段は、他の手段と比較すると、実施が極
めて容易で、且つ、そのわりに効果が大きい旨の利点が
ある。
いるが、必要に応じて他の手段を併用して良く、前記実
施例では、該(f)の手段と(d)の手段とを併用している。
尚、該(d)の手段は、他の手段と比較すると、実施が極
めて容易で、且つ、そのわりに効果が大きい旨の利点が
ある。
因みに、ＧａＡｓｎ＋型領域に対するショットキ逆方向
耐圧に関するデータを示すと次の通りである。
耐圧に関するデータを示すと次の通りである。
不純物濃度が２×１０18〔cm-3〕の場合 −１エピタキシャル成長などに依るｎ＋型平坦層では
０．８５〔Ｖ〕 −２Ｓｉイオン注入に依りガウシァン分布を有するｎ
＋型層であって、Ｅ：１７５〔ＫｅＶ〕、ＲＰ：０．１
５０〔μ〕であれば３．６５〔Ｖ〕 −３−２に於いてＥ：３５０〔ＫｅＶ〕、ＲＰ：
０．３０６〔μ〕であれば７．７７〔Ｖ〕 不純物濃度が１×１０18〔cm-3〕の場合 −１エピタキシャル成長などに依るｎ＋型平坦層では
１．６９〔Ｖ〕 Ｓｉイオン注入に依りガウシァン分布を有するｎ＋型
層であって、Ｅ：１７５〔ＫｅＶ〕、ＲＰ：０．１５０
〔μ〕であれば５．２７〔Ｖ〕 −３−２に於いてＥ：３５０〔ＫｅＶ〕、ＲＰ：
０．３０６〔μ〕であれば１０．２〔Ｖ〕 不純物濃度が５×１０17〔cm-3〕の場合 −１エピタキシャル成長などに依るｎ＋型平坦層では
３．３９〔Ｖ〕 −２Ｓｉイオン注入に依りガウシァン分布を有するｎ
＋型層であって、Ｅ：１７５〔ＫｅＶ〕、ＲＰ：０．１
５０〔μ〕であれば７．５０〔Ｖ〕 −３−２に於いてＥ：３５０〔ＫｅＶ〕、ＲＰ：
０．３０６〔μ〕であれば１３．３〔Ｖ〕 ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにＴｉＷとＴｉＷＳｉとを比較してデータを示
すと次の通りである。
０．８５〔Ｖ〕 −２Ｓｉイオン注入に依りガウシァン分布を有するｎ
＋型層であって、Ｅ：１７５〔ＫｅＶ〕、ＲＰ：０．１
５０〔μ〕であれば３．６５〔Ｖ〕 −３−２に於いてＥ：３５０〔ＫｅＶ〕、ＲＰ：
０．３０６〔μ〕であれば７．７７〔Ｖ〕 不純物濃度が１×１０18〔cm-3〕の場合 −１エピタキシャル成長などに依るｎ＋型平坦層では
１．６９〔Ｖ〕 Ｓｉイオン注入に依りガウシァン分布を有するｎ＋型
層であって、Ｅ：１７５〔ＫｅＶ〕、ＲＰ：０．１５０
〔μ〕であれば５．２７〔Ｖ〕 −３−２に於いてＥ：３５０〔ＫｅＶ〕、ＲＰ：
０．３０６〔μ〕であれば１０．２〔Ｖ〕 不純物濃度が５×１０17〔cm-3〕の場合 −１エピタキシャル成長などに依るｎ＋型平坦層では
３．３９〔Ｖ〕 −２Ｓｉイオン注入に依りガウシァン分布を有するｎ
＋型層であって、Ｅ：１７５〔ＫｅＶ〕、ＲＰ：０．１
５０〔μ〕であれば７．５０〔Ｖ〕 −３−２に於いてＥ：３５０〔ＫｅＶ〕、ＲＰ：
０．３０６〔μ〕であれば１３．３〔Ｖ〕 ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにＴｉＷとＴｉＷＳｉとを比較してデータを示
すと次の通りである。
Ａ比抵抗（８５０〔℃〕，１５〔分〕の熱処理後） Ａ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、２〜３×
１０４〔Ω・cm〕 Ａ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 ０．８〜１×１０-4〔Ω・cm〕 ＢＨＦ（ｃｏｎｃ）に対する腐蝕 Ｂ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、１〔μｍ
／分〕 Ｂ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 １９００〔Å／分〕 ＣＮＨ４Ｆ：ＨＦ＝１０：１に対する腐蝕 Ｃ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、１２００
〔Å／分〕 Ｃ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 ２６７〔Å／分〕 Ｄ８５０〔℃〕，１５〔分〕の熱処理後のショットキ接
合安定性 Ｄ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、約５０
〔％〕が劣化し不安定 Ｄ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 約１００〔％〕が安定なショットキ特性バリヤ・ハイ
ト：０．７８〔Ｖ〕 ｎ値：１．１８ 前記実施例に於いて、ゲート電極の材料としてＴｉＷＳ
ｉを用いたが、この組成のうち、ＴｉはＧａＡｓに対す
る密着性の向上を目的として含有させたものであり、こ
れは、ＷとＳｉとの組成比を最適化して密着性を向上さ
せることで不要にすることができる。
１０４〔Ω・cm〕 Ａ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 ０．８〜１×１０-4〔Ω・cm〕 ＢＨＦ（ｃｏｎｃ）に対する腐蝕 Ｂ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、１〔μｍ
／分〕 Ｂ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 １９００〔Å／分〕 ＣＮＨ４Ｆ：ＨＦ＝１０：１に対する腐蝕 Ｃ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、１２００
〔Å／分〕 Ｃ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 ２６７〔Å／分〕 Ｄ８５０〔℃〕，１５〔分〕の熱処理後のショットキ接
合安定性 Ｄ−１ＴｉＷ（Ｔｉ：１０〔重量％〕）では、約５０
〔％〕が劣化し不安定 Ｄ−２ＴｉｘＷ1-xＳｉ２（Ｔｉ：１０〔重量％〕）で
は、 約１００〔％〕が安定なショットキ特性バリヤ・ハイ
ト：０．７８〔Ｖ〕 ｎ値：１．１８ 前記実施例に於いて、ゲート電極の材料としてＴｉＷＳ
ｉを用いたが、この組成のうち、ＴｉはＧａＡｓに対す
る密着性の向上を目的として含有させたものであり、こ
れは、ＷとＳｉとの組成比を最適化して密着性を向上さ
せることで不要にすることができる。
尚、本発明に於いて、合金膜の組成は化学量的合金に限
られものではなく、当該化学量論値とは若干異なってい
てもよい。
られものではなく、当該化学量論値とは若干異なってい
てもよい。
本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、前記化
合物半導体上にイオン注入マスクとして加工されるべき
第一の被膜を形成する工程と、次いで、通常のレジスト
膜をマスクとするリソグラフィ技術を適用し前記第一の
被膜の選択的エッチングを行なって前記ショットキ・ゲ
ート電極周辺のソース領域及びドレイン領域となる前記
化合物半導体の部分を選択的に露出する窓をもったイオ
ン注入マスクとして加工する工程と、次いで、前記ショ
ットキ・ゲート電極及び前記第一の被膜をマスクとして
不純物をイオン注入し前記ショットキ・ゲート電極の両
側に選択的にソース領域及びドレイン領域を形成する工
程と、次いで、前記化合物半導体上に形成されている第
一の被膜及び新たに形成する被膜が重なる部分の発生を
排除して厚さを均一化する為に前記第一の被膜を除去し
てから均一な厚さをもち且つ下地である前記化合物半導
体に於ける構成元素の蒸発を防止する為の第二の被膜で
覆われた化合物半導体表面を得る工程と、次いで、前記
タングステンを含むシリサイドからなるショットキ・ゲ
ート電極以外のショットキ・ゲート電極では耐え得ない
高温を適用して前記イオン注入された不純物を活性化す
る熱処理を行なう工程と、次いで、前記均一な厚さの第
二の被膜を除去してから前記ソース領域及びドレイン領
域の上にソース電極及びドレイン電極を形成する工程と
が含まれてなることを特徴とする。
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、前記化
合物半導体上にイオン注入マスクとして加工されるべき
第一の被膜を形成する工程と、次いで、通常のレジスト
膜をマスクとするリソグラフィ技術を適用し前記第一の
被膜の選択的エッチングを行なって前記ショットキ・ゲ
ート電極周辺のソース領域及びドレイン領域となる前記
化合物半導体の部分を選択的に露出する窓をもったイオ
ン注入マスクとして加工する工程と、次いで、前記ショ
ットキ・ゲート電極及び前記第一の被膜をマスクとして
不純物をイオン注入し前記ショットキ・ゲート電極の両
側に選択的にソース領域及びドレイン領域を形成する工
程と、次いで、前記化合物半導体上に形成されている第
一の被膜及び新たに形成する被膜が重なる部分の発生を
排除して厚さを均一化する為に前記第一の被膜を除去し
てから均一な厚さをもち且つ下地である前記化合物半導
体に於ける構成元素の蒸発を防止する為の第二の被膜で
覆われた化合物半導体表面を得る工程と、次いで、前記
タングステンを含むシリサイドからなるショットキ・ゲ
ート電極以外のショットキ・ゲート電極では耐え得ない
高温を適用して前記イオン注入された不純物を活性化す
る熱処理を行なう工程と、次いで、前記均一な厚さの第
二の被膜を除去してから前記ソース領域及びドレイン領
域の上にソース電極及びドレイン電極を形成する工程と
が含まれてなることを特徴とする。
前記構成を採ることに依り、ショットキ・ゲート電極と
して高融点金属シリサイドを使用することに依り該電極
の位置決めを自己整合方式で行うことができ、しかも、
そのようにしても、ソース領域及びドレイン領域とショ
ットキ・ゲート電極とが短絡を生ずることはなく、ま
た、該ソース領域及びドレイン領域を構成する不純物を
活性化するのに高温の熱処理を加えても、ショットキ・
ゲート電極に於けるショットキ・バリヤは良好な状態に
維持さすることができ、従って、化合物を材料とする半
導体装置を高集積化するのに有効である。
して高融点金属シリサイドを使用することに依り該電極
の位置決めを自己整合方式で行うことができ、しかも、
そのようにしても、ソース領域及びドレイン領域とショ
ットキ・ゲート電極とが短絡を生ずることはなく、ま
た、該ソース領域及びドレイン領域を構成する不純物を
活性化するのに高温の熱処理を加えても、ショットキ・
ゲート電極に於けるショットキ・バリヤは良好な状態に
維持さすることができ、従って、化合物を材料とする半
導体装置を高集積化するのに有効である。
第１図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表してい
る。 図に於いて、１は基板、２は二酸化シリコン膜、３はｎ
型層、４はゲート電極、６及び７はｎ＋型領域、８及び
９は電極をそれぞれ示している。
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表してい
る。 図に於いて、１は基板、２は二酸化シリコン膜、３はｎ
型層、４はゲート電極、６及び７はｎ＋型領域、８及び
９は電極をそれぞれ示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｃ 8617−4Ｍ Ｍ
Claims (1)
- 【請求項１】化合物半導体上にタングステンを含むシリ
サイドからなるショットキ・ゲート電極を形成する工程
と、 次いで、前記化合物半導体上にイオン注入マスクとして
加工されるべき第一の被膜を形成する工程と、 次いで、通常のレジスト膜をマスクとするリソグラフィ
技術を適用し前記第一の被膜の選択的エッチングを行な
って前記ショットキ・ゲート電極周辺のソース領域及び
ドレイン領域となる前記化合物半導体の部分を選択的に
露出する窓をもったイオン注入マスクとして加工する工
程と、 次いで、前記ショットキ・ゲート電極及び前記第一の被
膜をマスクとして不純物をイオン注入し前記ショットキ
・ゲート電極の両側に選択的にソース領域及びドレイン
領域を形成する工程と、 次いで、前記化合物半導体上に形成されている第一の被
膜及び新たに形成する被膜が重なる部分の発生を排除し
て厚さを均一化する為に前記第一の被膜を除去してから
均一な厚さをもち且つ下地である前記化合物半導体に於
ける構成元素の蒸発を防止する為の第二の被膜で覆われ
た化合物半導体表面を得る工程と、 次いで、前記タングステンを含むシリサイドからなるシ
ョットキ・ゲート電極以外のショットキ・ゲート電極で
は耐え得ない高温を適用して前記イオン注入された不純
物を活性化する熱処理を行なう工程と、 次いで、前記均一な厚さの第二の被膜を除去してから前
記ソース領域及びドレイン領域の上にソース電極及びド
レイン電極を形成する工程と が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064937A JPH063814B2 (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064937A JPH063814B2 (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55189544A Division JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0249435A JPH0249435A (ja) | 1990-02-19 |
| JPH063814B2 true JPH063814B2 (ja) | 1994-01-12 |
Family
ID=13272442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064937A Expired - Lifetime JPH063814B2 (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063814B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006265985A (ja) * | 2005-03-25 | 2006-10-05 | Tec:Kk | 巾木 |
| EP2818784A4 (en) | 2012-02-21 | 2016-02-24 | Nichias Corp | ANTI-NOISE THERMAL INSULATION MAT ASSEMBLY AND ITS ASSEMBLY METHOD |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPH0219975A (ja) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Ｃａｄシステムにおける操作復元処理方式 |
-
1989
- 1989-03-18 JP JP1064937A patent/JPH063814B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPH0219975A (ja) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Ｃａｄシステムにおける操作復元処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249435A (ja) | 1990-02-19 |
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