JPS59229876A - シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS59229876A JPS59229876A JP58105306A JP10530683A JPS59229876A JP S59229876 A JPS59229876 A JP S59229876A JP 58105306 A JP58105306 A JP 58105306A JP 10530683 A JP10530683 A JP 10530683A JP S59229876 A JPS59229876 A JP S59229876A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＧａＡｓ等の化合物半導体を用いたショットキ
ーダート型電界効果トランジスタ（以下ＭＥＳＦＥＴと
称す）の製造方法に関する。
ーダート型電界効果トランジスタ（以下ＭＥＳＦＥＴと
称す）の製造方法に関する。
ＧａＡｓ ＭＥＳＦＥＴは高周波増幅器や発振器などを
構成する個別半導体素子として広く使われている。また
、最近ではＧＩＬＡｓ ＩＣの基本素子としても重要な
役割を果しつつある。このいずれの応用でもＧａＡａ
ＦＥＴの性能を十分引き出すことが要求される。ＧａＡ
ｓ ＦＥＴ０高周波性能指数は良く知られているように
Ｃｇｓ／ｇｍで記述される。ここでＣｇＢはダート・ノ
ース間容量であり、ｇｍはＦＥＴの相互コンダクタンス
である。０ｇ８を減らし、ｇｍを太きくしてやることに
よシ高周波性能指数は改善される。ｇｍに着目すると、
ＦＥＴの実質的なｇｍは となることが知られている。ｇｍｏはＦＥＴのチャンネ
ル部の特性から決まる真性相互コンダクタンスである。
構成する個別半導体素子として広く使われている。また
、最近ではＧＩＬＡｓ ＩＣの基本素子としても重要な
役割を果しつつある。このいずれの応用でもＧａＡａ
ＦＥＴの性能を十分引き出すことが要求される。ＧａＡ
ｓ ＦＥＴ０高周波性能指数は良く知られているように
Ｃｇｓ／ｇｍで記述される。ここでＣｇＢはダート・ノ
ース間容量であり、ｇｍはＦＥＴの相互コンダクタンス
である。０ｇ８を減らし、ｇｍを太きくしてやることに
よシ高周波性能指数は改善される。ｇｍに着目すると、
ＦＥＴの実質的なｇｍは となることが知られている。ｇｍｏはＦＥＴのチャンネ
ル部の特性から決まる真性相互コンダクタンスである。
これが引き出しうる最大のｇであるが現実にはソース・
ｒ−ト間の直列抵抗Ｒ８があシ、上式のように実質的な
ｇｍはｇｍｏよシ小さなものとなってしま゛う。従って
、このＲ，をいかにして小さくするかが大きい相互コン
ダクタンスを得てＦＥＴの高周波特性を改善するだめの
１つの鍵である。
ｒ−ト間の直列抵抗Ｒ８があシ、上式のように実質的な
ｇｍはｇｍｏよシ小さなものとなってしま゛う。従って
、このＲ，をいかにして小さくするかが大きい相互コン
ダクタンスを得てＦＥＴの高周波特性を改善するだめの
１つの鍵である。
もう１つはｇｍＯ自体を大きくすることである。
ｇｍｏを０ｇ８を増大させることなく大きくする有効な
手段はダート長（Ｌｇ）を短くすることである。
手段はダート長（Ｌｇ）を短くすることである。
以上のようにＧａＡｓ ＭＥＳＦＥＴの高周波性能を改
善するための技術として、（１）寄生抵抗の低減化技術
、（２）ダート長短縮化技術、の開発が望まれている。
善するための技術として、（１）寄生抵抗の低減化技術
、（２）ダート長短縮化技術、の開発が望まれている。
ＭＥＳＦＥＴの直列抵抗Ｒ８の低減化をはかる方法とし
てセルファライン（自己整合）法が知られている。これ
にはいくつかの方法があるが、代表的なのは第１図に示
すようにダート電極１３をマスクとして高濃度イオン注
入をし、電子濃度が１０ ｃｍ 以上のソース、ド
レイン領域１４゜１５をダート電極１３に近接させて形
成する方法である。１ノは半絶縁性ＧａＡａ結晶、１２
は活性層、１６．１７はそれぞれソース、ドレイン電極
である。この方法で最も難しい技術は側熱性ダート電極
金属の選択である。ダート電極をマスクとして高濃度イ
オン注入したソース、ドレイン部を高電子濃度層とする
にはアニーリング工程が必要であるが、通常ＧａＡｓへ
のドナーイオン注入層のアニール温度は約８００℃にも
なる。こうした高温アニール工程を経ｆｃあともマスク
として使ったダート電極とＧａＡｓとが良好なショット
キー障壁を有していることが必要である。こうした厳し
い条件下でＧ−ａＡｓと良好なショットキー障壁を形成
しうる金属は数少い。主にＷ ｐ Ｍｏ ｒ Ｔａ ＃
Ｔｉなどの耐熱性金属その他Ｔｉ／Ｗなどの耐熱性金
属合金がその可能性を有している。実際にＴ Ｉ／Ｗゲ
ートのセルファラインＧａＡｓ ＭＥＳＦＥＴの実験例
が報告されている（例えば、Ｎ 、 ＹＯＫＯＹＡＭＡ
ｅ ｔａｌ 、１９８１ ｌ５ＳＣＣ）。しかし、こ
うした耐熱性金属は一般にＧａＡｇとの機械的密着性が
悪く、再現性よく良好な接合を得ることは難しい。
てセルファライン（自己整合）法が知られている。これ
にはいくつかの方法があるが、代表的なのは第１図に示
すようにダート電極１３をマスクとして高濃度イオン注
入をし、電子濃度が１０ ｃｍ 以上のソース、ド
レイン領域１４゜１５をダート電極１３に近接させて形
成する方法である。１ノは半絶縁性ＧａＡａ結晶、１２
は活性層、１６．１７はそれぞれソース、ドレイン電極
である。この方法で最も難しい技術は側熱性ダート電極
金属の選択である。ダート電極をマスクとして高濃度イ
オン注入したソース、ドレイン部を高電子濃度層とする
にはアニーリング工程が必要であるが、通常ＧａＡｓへ
のドナーイオン注入層のアニール温度は約８００℃にも
なる。こうした高温アニール工程を経ｆｃあともマスク
として使ったダート電極とＧａＡｓとが良好なショット
キー障壁を有していることが必要である。こうした厳し
い条件下でＧ−ａＡｓと良好なショットキー障壁を形成
しうる金属は数少い。主にＷ ｐ Ｍｏ ｒ Ｔａ ＃
Ｔｉなどの耐熱性金属その他Ｔｉ／Ｗなどの耐熱性金
属合金がその可能性を有している。実際にＴ Ｉ／Ｗゲ
ートのセルファラインＧａＡｓ ＭＥＳＦＥＴの実験例
が報告されている（例えば、Ｎ 、 ＹＯＫＯＹＡＭＡ
ｅ ｔａｌ 、１９８１ ｌ５ＳＣＣ）。しかし、こ
うした耐熱性金属は一般にＧａＡｇとの機械的密着性が
悪く、再現性よく良好な接合を得ることは難しい。
一方、ダート領域にマスクを設けてソース。
ドレイン領域の高濃度イオン注入層を形成した後に、上
記マスクを除去してダート電極コンタクトエツジがソー
ス、ドレイン領域端より内側にくるようにダート電極を
形成したセルファライン型ＭＥＳＦＥＴが発表されてい
る（ ＥＬＥＣＴＲＯＮＩＣ８ＬＥＴＴＫＲ８４ｔｈ
Ｆｅｂ、 １９８２ Ｖｏｌ、 １８ Ｎｏ、３ Ｐ１
１’Ｊ−１２１）。これは、ダート電極形成後に高温ア
ニールを必要としないため、優れたショットキー障壁特
性を得ることができる”。
記マスクを除去してダート電極コンタクトエツジがソー
ス、ドレイン領域端より内側にくるようにダート電極を
形成したセルファライン型ＭＥＳＦＥＴが発表されてい
る（ ＥＬＥＣＴＲＯＮＩＣ８ＬＥＴＴＫＲ８４ｔｈ
Ｆｅｂ、 １９８２ Ｖｏｌ、 １８ Ｎｏ、３ Ｐ１
１’Ｊ−１２１）。これは、ダート電極形成後に高温ア
ニールを必要としないため、優れたショットキー障壁特
性を得ることができる”。
しかしながらとの方法では、ダート領域に設けるマスク
としてレジストを主体としたものを用いこれをサイドエ
ツチングするというプロセスを使用しているが、レジス
トはポストベークの温度１時間等によシエッチング特性
が変化するため、サイドエツチングの制御には細心の注
意を必要とするという難点がある。
としてレジストを主体としたものを用いこれをサイドエ
ツチングするというプロセスを使用しているが、レジス
トはポストベークの温度１時間等によシエッチング特性
が変化するため、サイドエツチングの制御には細心の注
意を必要とするという難点がある。
またこの方法では、ダート電極形成の際に再度マスク合
せが必要である。このためダート電極はマスク合せの際
のマージンだけソース、ドレイン領域とオーバーラツプ
してしまい、ダート容量Ｃｇｓの増大をもたらす。これ
は素子が微細化、集積化されるに従って相対的に影響が
大きくなシ、素子の性能上問題となる。
せが必要である。このためダート電極はマスク合せの際
のマージンだけソース、ドレイン領域とオーバーラツプ
してしまい、ダート容量Ｃｇｓの増大をもたらす。これ
は素子が微細化、集積化されるに従って相対的に影響が
大きくなシ、素子の性能上問題となる。
更にダート電極形成に再度マスク合わせを必要とするこ
とは、工程が複雑になるだけでなく、素子の微細化自体
を制約する要因となる。
とは、工程が複雑になるだけでなく、素子の微細化自体
を制約する要因となる。
本発明は上記の如き問題を解決した高性能のセルファラ
イン型ＭＥＳＦＥＴを製造する方法を提供することを目
的とする。
イン型ＭＥＳＦＥＴを製造する方法を提供することを目
的とする。
本発明の第１の方法は、まず化合物半導体基板に比較的
厚い絶縁膜を堆積し、この上にリフ゛トオフ加工等を利
用してｒ−）電極形成領域に金属パターンを形成する。
厚い絶縁膜を堆積し、この上にリフ゛トオフ加工等を利
用してｒ−）電極形成領域に金属パターンを形成する。
つづいて、この７４ターンをマスクとして異方性エツチ
ング法にょシ絶縁膜のエツチングを行う。このあとリン
グラフィによシ素子領域に開口をもつレジスト・ぞター
ンを形成し、不純物を高濃度にイオン注入し、ソース・
ドレイン領域を形成する。その結果、高濃度ソース、ド
レイン領域がケ゛−ト領域に残された絶縁膜に自己整合
された状態で形成される。このあと等方性エツチング法
にて前記絶縁膜の側面を僅かにエツチングする。この後
金属パターンを除去しアニールを行った後全面に有機膜
を塗布し、表面を平坦化する。そして、この有機膜を全
面エツチングして前記絶縁膜の表面を露出させ、ついで
この絶縁膜をエツチング除去して基板表面を露出させる
。これにより、絶縁膜のあった部分に孔があき、その周
囲は有機膜でおおわれた状態となる。この後ダート電極
金属膜を全面に被着し、有機膜によシリフトオフ加工し
てダート電極を形成する。ソースおよびドレイン電極は
、このｆ−）電極形成の後、または前記有機膜を塗布す
る前に形成すればよい。
ング法にょシ絶縁膜のエツチングを行う。このあとリン
グラフィによシ素子領域に開口をもつレジスト・ぞター
ンを形成し、不純物を高濃度にイオン注入し、ソース・
ドレイン領域を形成する。その結果、高濃度ソース、ド
レイン領域がケ゛−ト領域に残された絶縁膜に自己整合
された状態で形成される。このあと等方性エツチング法
にて前記絶縁膜の側面を僅かにエツチングする。この後
金属パターンを除去しアニールを行った後全面に有機膜
を塗布し、表面を平坦化する。そして、この有機膜を全
面エツチングして前記絶縁膜の表面を露出させ、ついで
この絶縁膜をエツチング除去して基板表面を露出させる
。これにより、絶縁膜のあった部分に孔があき、その周
囲は有機膜でおおわれた状態となる。この後ダート電極
金属膜を全面に被着し、有機膜によシリフトオフ加工し
てダート電極を形成する。ソースおよびドレイン電極は
、このｆ−）電極形成の後、または前記有機膜を塗布す
る前に形成すればよい。
本発明の第２の方法は、まず化合物半導体基板表面に比
較的厚い絶縁膜を堆積し、この絶縁膜上にソース、ドレ
イン形式領域に開口を有する第１のマスクを形成し異方
性エツチング法によシ絶縁膜をエツチングして基板表面
を露出させる。そして第１のマスクとその下の絶縁膜を
マスクとしてイオン注入を行ってソース、トレイン領域
を形成した後、前記第１のマスクを残したまま等方性エ
ツチング法によシその下の絶縁膜の側面を一部エッチン
グする。この後、前金 記第１のマスクを除去レアニールを行った後醜面に有機
膜を塗布して表面を平坦化する。そしてこの有機膜上に
ダート電極形成領域を含む領域に開口を有する第２のマ
スクを形成し、有機膜を選択エツチングして前記ダート
電極形成領域の絶縁膜表面を露出させ、露出した絶縁膜
をエツチング除去して基板表面を露出させる。そして全
面に金属膜を被着しこれを前記有機膜を除去することに
よ）す７トオフ加工してダート電極を形成する。
較的厚い絶縁膜を堆積し、この絶縁膜上にソース、ドレ
イン形式領域に開口を有する第１のマスクを形成し異方
性エツチング法によシ絶縁膜をエツチングして基板表面
を露出させる。そして第１のマスクとその下の絶縁膜を
マスクとしてイオン注入を行ってソース、トレイン領域
を形成した後、前記第１のマスクを残したまま等方性エ
ツチング法によシその下の絶縁膜の側面を一部エッチン
グする。この後、前金 記第１のマスクを除去レアニールを行った後醜面に有機
膜を塗布して表面を平坦化する。そしてこの有機膜上に
ダート電極形成領域を含む領域に開口を有する第２のマ
スクを形成し、有機膜を選択エツチングして前記ダート
電極形成領域の絶縁膜表面を露出させ、露出した絶縁膜
をエツチング除去して基板表面を露出させる。そして全
面に金属膜を被着しこれを前記有機膜を除去することに
よ）す７トオフ加工してダート電極を形成する。
ソース、ドレイン電極はダート電極を形成した後、また
は前記有機膜を塗布する工程の前に形成すればよいとＡ
は第１の方法と同じである。
は前記有機膜を塗布する工程の前に形成すればよいとＡ
は第１の方法と同じである。
本発明によれば、ノース、ドレイン領域を形成した後、
その際の不純物イオン注入マスクとして用いた絶縁膜ノ
４ターン形状をｆ−）電極に移し変える方法でセルファ
ライン構造を得るため、ｒ−ト電極形成後に高温熱工程
を必要とせず、従ってダート電極金属の制約がなく良好
なショットキー障壁を得ることができる。また本発明で
は、異方性エツチング法でノやターニングした絶縁膜を
マスクとしてソース、ドレインのイオン注入を行った後
、等方性エツチング法でその絶縁膜の側面を一部エッチ
ングして、残された絶縁膜パターンをそのままダート電
極に移し変えるため、ダート長がマスク寸法よシも短か
＜、ｒ−）電極とソース、ドレイン領域トの間のオーバ
ラップがないセルファライン構造が得られ、ダート容ｉ
ｃｇ、が小さく高性能のＭＥＳＦＥＴを実現すること
ができる。
その際の不純物イオン注入マスクとして用いた絶縁膜ノ
４ターン形状をｆ−）電極に移し変える方法でセルファ
ライン構造を得るため、ｒ−ト電極形成後に高温熱工程
を必要とせず、従ってダート電極金属の制約がなく良好
なショットキー障壁を得ることができる。また本発明で
は、異方性エツチング法でノやターニングした絶縁膜を
マスクとしてソース、ドレインのイオン注入を行った後
、等方性エツチング法でその絶縁膜の側面を一部エッチ
ングして、残された絶縁膜パターンをそのままダート電
極に移し変えるため、ダート長がマスク寸法よシも短か
＜、ｒ−）電極とソース、ドレイン領域トの間のオーバ
ラップがないセルファライン構造が得られ、ダート容ｉ
ｃｇ、が小さく高性能のＭＥＳＦＥＴを実現すること
ができる。
また本発明では、ダート領域に残された絶縁膜を埋込む
形で有機膜で平坦化を行い、この有機膜をエツチングし
て上記絶縁膜を露出させてこれを除去し、続いて有機膜
をそのままリフトオフ材として；ｆｆＩ用してダート電
極を形成するので、上記絶縁膜ノ母ターンをそのままダ
ート電極に移し変える工程も簡単である。
形で有機膜で平坦化を行い、この有機膜をエツチングし
て上記絶縁膜を露出させてこれを除去し、続いて有機膜
をそのままリフトオフ材として；ｆｆＩ用してダート電
極を形成するので、上記絶縁膜ノ母ターンをそのままダ
ート電極に移し変える工程も簡単である。
以下に本発明の第１の方法による実施例を、第２図（、
）〜（ｊ）を用いて説明する。まず、例えばＣｒをドー
プした半絶縁性ＧａＡｓ基板２ノに２８６ ｔ ＋イオ
ンを加速エネルギ１００ ｋｅｙ、 ドーズ量３．０
Ｘ１０１２個／画２でイオン注入し、ＡｓＨ３雰囲気中
で８５０℃１５分の熱処理を行ない活性層２２を形成し
た後、ＣＶＤ法によシ５１０２膜２３を約１μｍの厚さ
に堆積する。次にフォトリングラフィによＦ）、？”−
）電極形成領域に幅Ｌ□＝ＬＯμｍの開口をもつレジス
トパターン２４を形成する（ａ）。続いて反応性イオン
エツチング（ＲＩＥ）のマスクとなる金属としてｋＡを
約１０００１蒸着し、す７トオフすることによシ、レジ
ストノやターンに対応したＡｔパターン２５を形成する
（ｂ）。
）〜（ｊ）を用いて説明する。まず、例えばＣｒをドー
プした半絶縁性ＧａＡｓ基板２ノに２８６ ｔ ＋イオ
ンを加速エネルギ１００ ｋｅｙ、 ドーズ量３．０
Ｘ１０１２個／画２でイオン注入し、ＡｓＨ３雰囲気中
で８５０℃１５分の熱処理を行ない活性層２２を形成し
た後、ＣＶＤ法によシ５１０２膜２３を約１μｍの厚さ
に堆積する。次にフォトリングラフィによＦ）、？”−
）電極形成領域に幅Ｌ□＝ＬＯμｍの開口をもつレジス
トパターン２４を形成する（ａ）。続いて反応性イオン
エツチング（ＲＩＥ）のマスクとなる金属としてｋＡを
約１０００１蒸着し、す７トオフすることによシ、レジ
ストノやターンに対応したＡｔパターン２５を形成する
（ｂ）。
この際、金属の蒸着に先立って、５１０２膜２３を、金
属の膜厚と同程度エツチングしておくと、パターン内と
レジスト上の金属が確実に分離され、パリ等の発生しな
い良好なリフトオフが達成される。
属の膜厚と同程度エツチングしておくと、パターン内と
レジスト上の金属が確実に分離され、パリ等の発生しな
い良好なリフトオフが達成される。
次にこのＡＡＡｔパターン２５マスクとして平行平板型
ＲＩＥ装置によシ、５ｔｏ２膜２３を８０００Ｘ程度エ
ツチングするとＡｔパターン２５以外の所には２０００
Ｘの８１０２膜２３が残る（Ｃ）。ＲＩＥの条件は、エ
ツチングガスとしてＣＦ４とＨ２の混合ガスを用い、流
量はそれぞれ２０ ｃｃ／ｍｉｎ及び１０ ｃｃ／ｍｉ
ｎ 、エツチング時のガス圧は０．０７Ｔｏｒｒ 。
ＲＩＥ装置によシ、５ｔｏ２膜２３を８０００Ｘ程度エ
ツチングするとＡｔパターン２５以外の所には２０００
Ｘの８１０２膜２３が残る（Ｃ）。ＲＩＥの条件は、エ
ツチングガスとしてＣＦ４とＨ２の混合ガスを用い、流
量はそれぞれ２０ ｃｃ／ｍｉｎ及び１０ ｃｃ／ｍｉ
ｎ 、エツチング時のガス圧は０．０７Ｔｏｒｒ 。
高周波電力は２００Ｗである。この条件下では、５１０
２膜のエツチングレートが〜５００ ｉ／ｍｉｎ。
２膜のエツチングレートが〜５００ ｉ／ｍｉｎ。
Ａｔのエツチングレートが〜２０ Ｘ／ｍｉｎであり、
Ａｔ ／ Ｓ ｉ ０２の選択比は２０以上であるため
、１０００＾と薄いＡｔでも１μの５ＩＯ２をＲＩＥす
る間充分にマスク効果を保持できる。
Ａｔ ／ Ｓ ｉ ０２の選択比は２０以上であるため
、１０００＾と薄いＡｔでも１μの５ＩＯ２をＲＩＥす
る間充分にマスク効果を保持できる。
次に、リングラフィによ多素子領域に開口をもつレジス
トパターン２６を形成した後、厩びＲＩＥによｊｌ）
５ｔｏ２ｉ２ｓをエツチングし、基板表面を露出させて
、ｎ屋不純物として２８Ｓｔ＋イオンを、加速エネルギ
２００ｋｅＶ、 ドーズ量３．０×１０１３個／ａｎ
２で注入し、ソース、ドレイン領域に高濃度不純物層２
７．．２７．を形成する（ｄ）。
トパターン２６を形成した後、厩びＲＩＥによｊｌ）
５ｔｏ２ｉ２ｓをエツチングし、基板表面を露出させて
、ｎ屋不純物として２８Ｓｔ＋イオンを、加速エネルギ
２００ｋｅＶ、 ドーズ量３．０×１０１３個／ａｎ
２で注入し、ソース、ドレイン領域に高濃度不純物層２
７．．２７．を形成する（ｄ）。
この際、Ａｔパターン２５下の５ｉ０２膜２３がイオン
注入のマスクとして働くため、この５１０２膜２３の下
部には高濃度層が形成されない。
注入のマスクとして働くため、この５１０２膜２３の下
部には高濃度層が形成されない。
つぎに、再びＡｔパターン２５をマスクとしてケミカル
・ドライ・エツチング（ＣＤＩ）によシ５ｉ０２膜２３
を等方エツチングする。ＣＤＥにょるＳ ｔｏ２膜のエ
ツチング速度は〜２００ Ｘ／ｍｉｎであ’） ｓ Ｇ
ａＡｓ基板及びＡｔは全くエツチングされないため、Ｃ
ＤＥを１０）間行なうことによ、９ Ａｔパターン、２
５ＦＯ８ｉ０２膜２３が横方向にのみ片側Ｌｓ＝０．２
μｍずつエツチングされる（ｅ）。このサイドエツチン
グは極めて制御性よく行われる。
・ドライ・エツチング（ＣＤＩ）によシ５ｉ０２膜２３
を等方エツチングする。ＣＤＥにょるＳ ｔｏ２膜のエ
ツチング速度は〜２００ Ｘ／ｍｉｎであ’） ｓ Ｇ
ａＡｓ基板及びＡｔは全くエツチングされないため、Ｃ
ＤＥを１０）間行なうことによ、９ Ａｔパターン、２
５ＦＯ８ｉ０２膜２３が横方向にのみ片側Ｌｓ＝０．２
μｍずつエツチングされる（ｅ）。このサイドエツチン
グは極めて制御性よく行われる。
このことによル後で形成するダート電極領域が高濃度不
純物層２７１ ｅ ２７！からそれぞれＬ ＠ ＝
０．２ μｍ離れた所にり、 〜１．０−（０，２Ｘ２
）〜０．６μｍの幅をもって正確に形成される。
純物層２７１ ｅ ２７！からそれぞれＬ ＠ ＝
０．２ μｍ離れた所にり、 〜１．０−（０，２Ｘ２
）〜０．６μｍの幅をもって正確に形成される。
この後、レジスト膜ぐターン２６およびｈｔ／母ターン
２５を除去した後、５ｔｏ２膜を部分的に残したまま、
ＡｓＨ３雰囲気中で８００℃、１５分間のアニールを行
ない、高濃度不純物層２２１ 。
２５を除去した後、５ｔｏ２膜を部分的に残したまま、
ＡｓＨ３雰囲気中で８００℃、１５分間のアニールを行
ない、高濃度不純物層２２１ 。
２７、を電気的に活性化せしめる。なお、Ａｔは、Ｎａ
ＱＨまたＨＣｔ等でＧａＡｓ基板を痛めることなく容易
に除去できる。アニールの後、レジスト膜２８を全面に
塗布し、表面を平坦化する（ｆ）。この時、実験によれ
ば粘度２７ ｃｐのポジ藪′・フォトレジストを、６０
００回転で３０秒間塗布すると、平坦部でのレジストの
厚さは１６１μｍであるが、厚さ９０００Ｘ〜１μｍの
Ｓ ｉ０２膜の上部ではレジストの厚さが０．３μｍと
なシ、レジストの表面はほぼ平坦になっていることが確
かめられている。
ＱＨまたＨＣｔ等でＧａＡｓ基板を痛めることなく容易
に除去できる。アニールの後、レジスト膜２８を全面に
塗布し、表面を平坦化する（ｆ）。この時、実験によれ
ば粘度２７ ｃｐのポジ藪′・フォトレジストを、６０
００回転で３０秒間塗布すると、平坦部でのレジストの
厚さは１６１μｍであるが、厚さ９０００Ｘ〜１μｍの
Ｓ ｉ０２膜の上部ではレジストの厚さが０．３μｍと
なシ、レジストの表面はほぼ平坦になっていることが確
かめられている。
次にレジスト膜２８を全面エツチングしてゆき、ダート
領域上の５ｉ０２膜２３の頭部を露出させる（ｇ）。こ
のレジストの除去方法には０２ガスによるＲＩＥが最も
適している。ＲＩＥはほぼ完全な異方性ドライエツチン
グであるため、最初に塗布したレジストの形状が保たれ
たまま膜厚のみが減少してゆき、その制御がきわめて容
易だからである。
領域上の５ｉ０２膜２３の頭部を露出させる（ｇ）。こ
のレジストの除去方法には０２ガスによるＲＩＥが最も
適している。ＲＩＥはほぼ完全な異方性ドライエツチン
グであるため、最初に塗布したレジストの形状が保たれ
たまま膜厚のみが減少してゆき、その制御がきわめて容
易だからである。
例えば、０２ガスの流量１１０８ＣＣ，ガス圧０，０５
Ｔｏｒｒ、 ？ｉＦｒ周波電力１００Ｗの条件下でのレ
ジストのエツチング速度は約８００ Ｘ／ｍｉｎであシ
、また、基板の温度上昇の影響などもほとんど受けず、
面内均一性、再現性、制御性などにおいて、溶液による
レジストの除去などに比べはるかに優れている。
Ｔｏｒｒ、 ？ｉＦｒ周波電力１００Ｗの条件下でのレ
ジストのエツチング速度は約８００ Ｘ／ｍｉｎであシ
、また、基板の温度上昇の影響などもほとんど受けず、
面内均一性、再現性、制御性などにおいて、溶液による
レジストの除去などに比べはるかに優れている。
この条件下でレジストの０２によるＲＩＥを７分間行な
うと、平坦部では約５５００＾のレジストが残るが、ｒ
−ト電極形成領域の５ｉ０２膜２３の上部のレジストは
、もともと膜厚が薄いため、完全に除去される。
うと、平坦部では約５５００＾のレジストが残るが、ｒ
−ト電極形成領域の５ｉ０２膜２３の上部のレジストは
、もともと膜厚が薄いため、完全に除去される。
このように５ｉｏ２膜２３の頭部を露出させたのち、こ
のＳ ｉ Ｏ２膜２３を除去すれば、ダート電極形成領
域の基板表面が露出し、その周囲にレジスト膜２８が残
された状態が得られる。
のＳ ｉ Ｏ２膜２３を除去すれば、ダート電極形成領
域の基板表面が露出し、その周囲にレジスト膜２８が残
された状態が得られる。
次に、全面にグー゛ト電極金属としてｐｔ膜２９を１０
００Ｘ蒸着する（ｈ）。このときレジストパターンのニ
ップが極めて急峻であるためｖＰｔ膜２９が段切れをお
こし、パターン内とレジスト上のｐｔが分離されるから
、レジスト膜２８を除去することによシリ７トオフ加工
をしてダート電極となるＰｔ１ｌｉｚ９のみ残す（１）
。この後、Ａｕ−Ｇｅ系合金によシソース、ドレイン電
極３０１ 。
００Ｘ蒸着する（ｈ）。このときレジストパターンのニ
ップが極めて急峻であるためｖＰｔ膜２９が段切れをお
こし、パターン内とレジスト上のｐｔが分離されるから
、レジスト膜２８を除去することによシリ７トオフ加工
をしてダート電極となるＰｔ１ｌｉｚ９のみ残す（１）
。この後、Ａｕ−Ｇｅ系合金によシソース、ドレイン電
極３０１ 。
３０２を形成してＭＥＳＦＥＴを完成する（ｊ）。こう
して得られたＦＩＴの特性を測定したところ、マスク上
で１μｍであったダート長が実際のデバイスでは０．６
μｍと小さくなっておシ、またソース。
して得られたＦＩＴの特性を測定したところ、マスク上
で１μｍであったダート長が実際のデバイスでは０．６
μｍと小さくなっておシ、またソース。
ダート間ダート、ドレイン間が０．２μｍであってダー
ト電極は高電子濃度層とオーバーラツプせず、かつ極め
て近接しているため、ソース直列抵抗もダート容量も十
分に小さく、ドレイン耐圧が高いことが確認された。
ト電極は高電子濃度層とオーバーラツプせず、かつ極め
て近接しているため、ソース直列抵抗もダート容量も十
分に小さく、ドレイン耐圧が高いことが確認された。
なお、ソース、ドレイン電極は、ダート電極形成の前に
例えば第２図（、）の状態で形成しておいてもよい。
例えば第２図（、）の状態で形成しておいてもよい。
本発明の第１の方法による他の実施例を第３図により説
明する。上記実施例中の第２図（ｇ）において、ダート
電極形成領域のＳ ｉ０２膜２３の頭部を露出させた後
、ウニノ）をクロロベンゼンに浸−ｊ。クロロベンゼン
にはフォトレジスト表面を変質、硬化させる作用がある
ため、第３図（、）に示すように硬化膜３１が形成され
る。この後５ｉ０２膜２３を除去した後、ウニノーをレ
ジストの現像液に浸せば、クロロベンゼンにより硬化さ
れたレジスト表面は現像されず、下部のレジスト膜２８
のみがわずかにエツチングされ、第３図（ｂ）に示すよ
うなオーパーツ１ング構造とするこステップカバレージ
のよい方法で行なっても、第３図（ｃ）のように上記の
オーバーハング構造のために、パターン内とレノスト上
のＰｔ膜が分離され、リフトオフが容易となる。
明する。上記実施例中の第２図（ｇ）において、ダート
電極形成領域のＳ ｉ０２膜２３の頭部を露出させた後
、ウニノ）をクロロベンゼンに浸−ｊ。クロロベンゼン
にはフォトレジスト表面を変質、硬化させる作用がある
ため、第３図（、）に示すように硬化膜３１が形成され
る。この後５ｉ０２膜２３を除去した後、ウニノーをレ
ジストの現像液に浸せば、クロロベンゼンにより硬化さ
れたレジスト表面は現像されず、下部のレジスト膜２８
のみがわずかにエツチングされ、第３図（ｂ）に示すよ
うなオーパーツ１ング構造とするこステップカバレージ
のよい方法で行なっても、第３図（ｃ）のように上記の
オーバーハング構造のために、パターン内とレノスト上
のＰｔ膜が分離され、リフトオフが容易となる。
さらに他の実施例を第４図によシ説明する。
上記実施例中の５ｔｏ２膜２３の部分を第４図（、）に
示すごとく、５ｔｏ２膜２３ＸとＳｉＮ膜２３．の積層
構造にする。この図中で、例えば５ｔｏ２膜２３１の厚
さを２０００ Ｘ ＳＩＮ膜２３．の厚さを８０００Ｘ
とし、高濃度イオン注入の際の窓あけを、第４図（ｂ）
のように５ＩＯ２膜２３１が露出するまで行ない、２０
００Ｘの５ｉ０２膜２３□を通して加速エネルギー２５
０ ｋｅＶ、ドーズ量３．０Ｘ１０１３個／ｃｒｎ２で
２８３ ｔ＋をイオン注入する。
示すごとく、５ｔｏ２膜２３ＸとＳｉＮ膜２３．の積層
構造にする。この図中で、例えば５ｔｏ２膜２３１の厚
さを２０００ Ｘ ＳＩＮ膜２３．の厚さを８０００Ｘ
とし、高濃度イオン注入の際の窓あけを、第４図（ｂ）
のように５ＩＯ２膜２３１が露出するまで行ない、２０
００Ｘの５ｉ０２膜２３□を通して加速エネルギー２５
０ ｋｅＶ、ドーズ量３．０Ｘ１０１３個／ｃｒｎ２で
２８３ ｔ＋をイオン注入する。
コ＋７）とき、ＣＦ４カス系＋７） ＲＩＥによる８１
Ｎ／Ｒ１０２の選択比が２以上とれるので、イオン注入
の窓あけを５ｉ０２表面まででとめることは比較的容易
である。
Ｎ／Ｒ１０２の選択比が２以上とれるので、イオン注入
の窓あけを５ｉ０２表面まででとめることは比較的容易
である。
この後、ＣＤＥ法によシ第４図（Ｃ）のようにＳＩＮ膜
２３□をサイドエツチングするが、このときもＳ ｉ
Ｎ／Ｓ ｉ ０２の選択比が１０程度と太きいため、５
ｉｏ２膜２ｓ、はほとんどエツチングされず、ＳｉＮ膜
２３□のみをエツチングすることができる。このような
構造にすればＧａＡｓ表面はＳ ｉ０２で保護されてい
るため高濃度イオン注入層の活性化のためのアニールを
、Ｎ２ ｒ Ａｒ ｓ もしくはＨ２などの一般的な雰
囲気中で行なうことが可能となる。
２３□をサイドエツチングするが、このときもＳ ｉ
Ｎ／Ｓ ｉ ０２の選択比が１０程度と太きいため、５
ｉｏ２膜２ｓ、はほとんどエツチングされず、ＳｉＮ膜
２３□のみをエツチングすることができる。このような
構造にすればＧａＡｓ表面はＳ ｉ０２で保護されてい
るため高濃度イオン注入層の活性化のためのアニールを
、Ｎ２ ｒ Ａｒ ｓ もしくはＨ２などの一般的な雰
囲気中で行なうことが可能となる。
さらに、上記実施例と同様にレジスト膜２８の塗布によ
る平坦化を行い、０２ガスのＲＩＥによる８ｉＮ膜２３
□の頭出しを行なった後、ＳｉＮ＋ＳｉＯ□を等方性エ
ツチングによシ連続的に除去してやれば、第４図（ｄ）
に示すごと（５ｉ０２膜２３１にアンダーカットが生じ
た状態が得られ、この後形成するダート電極金属は、そ
の蒸着方法を選ばず容易にリフトオフが可能となる。
る平坦化を行い、０２ガスのＲＩＥによる８ｉＮ膜２３
□の頭出しを行なった後、ＳｉＮ＋ＳｉＯ□を等方性エ
ツチングによシ連続的に除去してやれば、第４図（ｄ）
に示すごと（５ｉ０２膜２３１にアンダーカットが生じ
た状態が得られ、この後形成するダート電極金属は、そ
の蒸着方法を選ばず容易にリフトオフが可能となる。
また、もう一つの実施例として、ダート電極金属にＰｔ
＃ Ｔｉ ｌ ＰｄなどＧａＡｓと反応して化合物を
形成するものを用い、熱処理によシ反応を進めてゲート
閾値電圧を制御する方法がある。
＃ Ｔｉ ｌ ＰｄなどＧａＡｓと反応して化合物を
形成するものを用い、熱処理によシ反応を進めてゲート
閾値電圧を制御する方法がある。
上記実施例においてもダート電極としてｐｔを用いてい
るが、ダート電極形成後は、熱工程がな（ＧａＡｓとの
反応が進行していない。また、イオン注入条件が１００
ｋｅＶ、 ３．ＯＸ １０１２個／ｃｒｎ２であるた
め、このままではノーマリ−オン型のＦＥＴである。こ
れを、３８０℃で３０分間の熱処理を行ない、ＰｔとＧ
ａＡｓを反応させ、ショットキー障壁面を活性層内部に
形成することによシ、実効的にダート下部の活性層の厚
さを薄くし、閾値電圧を制御してノーマリ−オフ型にす
ることができる。
るが、ダート電極形成後は、熱工程がな（ＧａＡｓとの
反応が進行していない。また、イオン注入条件が１００
ｋｅＶ、 ３．ＯＸ １０１２個／ｃｒｎ２であるた
め、このままではノーマリ−オン型のＦＥＴである。こ
れを、３８０℃で３０分間の熱処理を行ない、ＰｔとＧ
ａＡｓを反応させ、ショットキー障壁面を活性層内部に
形成することによシ、実効的にダート下部の活性層の厚
さを薄くし、閾値電圧を制御してノーマリ−オフ型にす
ることができる。
次に本発明の第２の方法による実施例を、第５図（、）
〜（ｉ）を用いて詳細に説明する。まず、Ｃｒをドープ
した半絶縁性ＧａＡｓ基板４１に、選択的イオン注入法
によ、ｊ）Ｓｔイオンを加速エネルギー１００ ｋ＠Ｖ
、ドーズ量３ Ｘ １０１２個／ｃｒｎ２でイオン注入
し、アルシン雰囲気中で８５０℃１５分間のアニールを
行ない電気的活性層４２を形成する。この後低温（〜４
００℃） ＣＶＤ法にょシ５１０２膜４３を１μｍの厚
さに堆積する＜、）。次にソース、ドレイン形式領域に
開口を有する第１のマスクとしてレジストパターン４４
を形成し、５ＩＯ２膜４３をＣＦ４＋Ｈ２の混合ガスに
よる反応性イオンエツチング（ＲＩＢ）によシ除去した
後、Ｓｉイオンを１５０ｋｅＶ、３Ｘ１０１３個／ｃ１
ｎ２でイオン注入し、高濃度不純物層４５□ 、４５．
を形成する（ｂ）。この際、５ｉ０２膜４３のエツチン
グには、ここで用いたＲＩＥのような異方性エツチング
が必要である。すなわち後でダート電極となる部分では
、ＳｉＯ□膜４３膜幅３０幅だか１−２μｍである場合
が多く、５ｉ０２膜４３の厚さが１μｍと厚いために、
通常の等方的なエツチングではサイドエツチングによｐ
パターン精度が著しく損なわれるからである。また、Ｒ
ＩＥは、その条件を選ぶことによ、り ５ｉ０２／Ｇａ
Ａｓ ｐ ５ｉ０２／レジストの選択比がそれぞれ＞１
０．＞５と大きくとれる。従ってエツチング後の５ｉ０
２膜４３の側面はほぼ垂直になり、また多少のオーバー
エツチングを行ってもＧａＡｓはほとんどエツチングさ
れない。さらに、 ＲＩＥでは、イオン衝撃によシ半導
体に損傷を与えるが、これは高濃度のイオン注入に比べ
れば極めて小さなものであシ、後に続く８００℃以上の
注入不純物活性化のためのアニールによシ完全に回復す
る。
〜（ｉ）を用いて詳細に説明する。まず、Ｃｒをドープ
した半絶縁性ＧａＡｓ基板４１に、選択的イオン注入法
によ、ｊ）Ｓｔイオンを加速エネルギー１００ ｋ＠Ｖ
、ドーズ量３ Ｘ １０１２個／ｃｒｎ２でイオン注入
し、アルシン雰囲気中で８５０℃１５分間のアニールを
行ない電気的活性層４２を形成する。この後低温（〜４
００℃） ＣＶＤ法にょシ５１０２膜４３を１μｍの厚
さに堆積する＜、）。次にソース、ドレイン形式領域に
開口を有する第１のマスクとしてレジストパターン４４
を形成し、５ＩＯ２膜４３をＣＦ４＋Ｈ２の混合ガスに
よる反応性イオンエツチング（ＲＩＢ）によシ除去した
後、Ｓｉイオンを１５０ｋｅＶ、３Ｘ１０１３個／ｃ１
ｎ２でイオン注入し、高濃度不純物層４５□ 、４５．
を形成する（ｂ）。この際、５ｉ０２膜４３のエツチン
グには、ここで用いたＲＩＥのような異方性エツチング
が必要である。すなわち後でダート電極となる部分では
、ＳｉＯ□膜４３膜幅３０幅だか１−２μｍである場合
が多く、５ｉ０２膜４３の厚さが１μｍと厚いために、
通常の等方的なエツチングではサイドエツチングによｐ
パターン精度が著しく損なわれるからである。また、Ｒ
ＩＥは、その条件を選ぶことによ、り ５ｉ０２／Ｇａ
Ａｓ ｐ ５ｉ０２／レジストの選択比がそれぞれ＞１
０．＞５と大きくとれる。従ってエツチング後の５ｉ０
２膜４３の側面はほぼ垂直になり、また多少のオーバー
エツチングを行ってもＧａＡｓはほとんどエツチングさ
れない。さらに、 ＲＩＥでは、イオン衝撃によシ半導
体に損傷を与えるが、これは高濃度のイオン注入に比べ
れば極めて小さなものであシ、後に続く８００℃以上の
注入不純物活性化のためのアニールによシ完全に回復す
る。
高濃度のイオン注入の後、５ｔｏ２膜４３を等方性エツ
チングによシサイドエッチングする（ｃ）。
チングによシサイドエッチングする（ｃ）。
この目的は１つは先の実施例と同様、ダート長の短縮で
あシ、もう１つはダートと高濃度層のオーバーラツプを
避けるためである。すなわち、活性層２２上の５１０２
ｇ４３の幅が１μｍであったとすると、５ｉ０２膜４３
を０．２μｍサイドエツチングすることによシ、ダート
電極のノぐターン幅は１、０−（０，２Ｘ２ ）＝０．
６μとなシ、通常の光露方法によシサブミクロン・ダー
トを形成することが可能となる。また、高濃度不純物層
は、イオン注入、及びアニール時に横方向にも拡散する
ことが十分に考えられる。このため、５ｉｏ２膜４３を
サイドエツチングすることなく、そのままゲート電極に
パターンを移し変えた際には、−ダート電極と高濃度不
純物層が重なってしまう。このことは、ダート容量Ｃｇ
８を増加させるばかシでなく、ダート、ドレイン間の耐
圧が低くなシ、最悪の場合には、ダートと高濃度不純物
層がショートする結果となる。５ｉ０２膜４３のサイド
両ッチングによりこれ塾らのことを避けることかでき、
ダートと高濃度不純物層の間隔を十分小さく保ったまま
所望の距離だけわずかに離すことができる。
あシ、もう１つはダートと高濃度層のオーバーラツプを
避けるためである。すなわち、活性層２２上の５１０２
ｇ４３の幅が１μｍであったとすると、５ｉ０２膜４３
を０．２μｍサイドエツチングすることによシ、ダート
電極のノぐターン幅は１、０−（０，２Ｘ２ ）＝０．
６μとなシ、通常の光露方法によシサブミクロン・ダー
トを形成することが可能となる。また、高濃度不純物層
は、イオン注入、及びアニール時に横方向にも拡散する
ことが十分に考えられる。このため、５ｉｏ２膜４３を
サイドエツチングすることなく、そのままゲート電極に
パターンを移し変えた際には、−ダート電極と高濃度不
純物層が重なってしまう。このことは、ダート容量Ｃｇ
８を増加させるばかシでなく、ダート、ドレイン間の耐
圧が低くなシ、最悪の場合には、ダートと高濃度不純物
層がショートする結果となる。５ｉ０２膜４３のサイド
両ッチングによりこれ塾らのことを避けることかでき、
ダートと高濃度不純物層の間隔を十分小さく保ったまま
所望の距離だけわずかに離すことができる。
さらにこの方法は、イオン注入の方向性によるオフセッ
トを避けることができる、という利点も併せもっている
。一般にイオン注入の際には、面チャンネリングの効果
を避けるため基板を５〜１０°傾けて行なわれる。従っ
て、イオン注入の前にマスクをサイドエツチングしてお
く方法では、ｒ−ｈにソースもしくはドレインのどちら
か一方の高濃度不純物層が必要以上に近接してしまうこ
とが生じるが、本実施例のように、イオン注入を行った
後サイドエツチングをかける方法を用いれば、このこと
を十分に妨げる。
トを避けることができる、という利点も併せもっている
。一般にイオン注入の際には、面チャンネリングの効果
を避けるため基板を５〜１０°傾けて行なわれる。従っ
て、イオン注入の前にマスクをサイドエツチングしてお
く方法では、ｒ−ｈにソースもしくはドレインのどちら
か一方の高濃度不純物層が必要以上に近接してしまうこ
とが生じるが、本実施例のように、イオン注入を行った
後サイドエツチングをかける方法を用いれば、このこと
を十分に妨げる。
なお、 ５ｔｏ２膜４３のサイドエツチングは、通常の
湿式エツチング法を用いてもよいが、本実施例ではケミ
カル・ドライ・エツチング（ＣＤＥ）を用いている。こ
れは、ＣＤＥなどのドライエツチングの方がその制御性
、均一性において優れているためである。
湿式エツチング法を用いてもよいが、本実施例ではケミ
カル・ドライ・エツチング（ＣＤＥ）を用いている。こ
れは、ＣＤＥなどのドライエツチングの方がその制御性
、均一性において優れているためである。
５１０２膜４３を０．２μｍサイドエツチングした後、
レジストパターン４４を剥離し、不純物注入のマスクと
して用いたＳ ｉ０２膜４３を残したままアルシン雰囲
気中で８００℃１０分間のアニールを行ない、高濃度不
純物層４５エ 、４５□を電気的に活性化せしめる。
レジストパターン４４を剥離し、不純物注入のマスクと
して用いたＳ ｉ０２膜４３を残したままアルシン雰囲
気中で８００℃１０分間のアニールを行ない、高濃度不
純物層４５エ 、４５□を電気的に活性化せしめる。
この後全面に有機膜としてフォトレジスト膜４６を塗布
する（ｄ）。この際に問題となるのは、フォトレジスト
膜４６のカバレージ、すなわちその辰面の平坦性である
。５ｉｏ２膜４３のｉ９ターンがある部分とない部分で
、その厚さの差が十分大きくなければ、後に５ｉ０２濃
４３０頭部を露出させる工程でレジストのエツチングの
制御性が厳しく要求される。
する（ｄ）。この際に問題となるのは、フォトレジスト
膜４６のカバレージ、すなわちその辰面の平坦性である
。５ｉｏ２膜４３のｉ９ターンがある部分とない部分で
、その厚さの差が十分大きくなければ、後に５ｉ０２濃
４３０頭部を露出させる工程でレジストのエツチングの
制御性が厳しく要求される。
本実施例においては、５ｉ０２膜４３の段差は高濃度不
純物層４５．．４５２の形成される部分のみであり、そ
の他の部分には１μｍのＳ ｓｏ２膜４３が残されてい
る。従ってレジスト膜４６は、この５１０２膜４３の上
部で通常の厚さとなる。また、段差部の広さＬはたかだ
か５〜１０μｍ程度であるため（ｄ）に示す如く通常の
塗布方法によっても、この段差部にレジスト膜４６を充
てんすることは十分に可能である。本実施例では粘度２
７ｃｐのポジ型レジストを６０００回転で３０秒間塗布
したが、段差の幅がＬ＝７μｍのところで、下部にｓ
ｔｏ２がある部分とない部分のレジスト膜４６の表面の
段差は００１μｍ以下であった。
純物層４５．．４５２の形成される部分のみであり、そ
の他の部分には１μｍのＳ ｓｏ２膜４３が残されてい
る。従ってレジスト膜４６は、この５１０２膜４３の上
部で通常の厚さとなる。また、段差部の広さＬはたかだ
か５〜１０μｍ程度であるため（ｄ）に示す如く通常の
塗布方法によっても、この段差部にレジスト膜４６を充
てんすることは十分に可能である。本実施例では粘度２
７ｃｐのポジ型レジストを６０００回転で３０秒間塗布
したが、段差の幅がＬ＝７μｍのところで、下部にｓ
ｔｏ２がある部分とない部分のレジスト膜４６の表面の
段差は００１μｍ以下であった。
レジスト塗布による平坦化工程に引き続き、第２のマス
クとなるＳｉＮ膜４膜上７ノ（１，夕で１０００Ｘ堆積
した後、ダート電極領域よシもひとまわシ大きいパター
ニングをレジスト膜４８により施し、 ＲＩＥによｐ
ＳｉＮ膜４膜上７口する（、）。これは、ダート電極を
形成する部分の５ｉ０２膜４３のみを露出させ、他の部
分にはダート金属を付着させないためである。
クとなるＳｉＮ膜４膜上７ノ（１，夕で１０００Ｘ堆積
した後、ダート電極領域よシもひとまわシ大きいパター
ニングをレジスト膜４８により施し、 ＲＩＥによｐ
ＳｉＮ膜４膜上７口する（、）。これは、ダート電極を
形成する部分の５ｉ０２膜４３のみを露出させ、他の部
分にはダート金属を付着させないためである。
この後、 ＳＩＮ膜４７をマスクとして０２ガスによる
ＲＩＥを行ない、ダート電極領域のＳ ｉｏ２膜４３の
頭部を露出させる（ｆ）。０２ガスの流量１０ ｃｃ／
ｍｉｎ ｓガス圧０．０５ Ｔｏｒｒ 、高周波電力１
００Ｗの条件下で、レジスト膜４６は８００Ｘ ／ ｍ
ｉ ｎの速度で除去され、そのエツチングはほぼ異方性
を保って進行するため、極めて制御性がよい。また８１
Ｎ膜４７のエツチングレートは８０ ｉ／ｍｉｎ以下で
ある。さらに、レジスト膜４６の厚さ性、５ｔｏ２膜４
３上で１，０８ｍ％５ｉ０２膜４３のｉｅターンがない
ＧＩＬＡｓ上で紘実効的に２．０μｍになってお、９，
８ｉ０２膜４３の頭部が露出した時点でレジスト膜４６
のＲＩＥを終了させることは容易であシ、またレジスト
厚の余裕も１μｍと大きい。
ＲＩＥを行ない、ダート電極領域のＳ ｉｏ２膜４３の
頭部を露出させる（ｆ）。０２ガスの流量１０ ｃｃ／
ｍｉｎ ｓガス圧０．０５ Ｔｏｒｒ 、高周波電力１
００Ｗの条件下で、レジスト膜４６は８００Ｘ ／ ｍ
ｉ ｎの速度で除去され、そのエツチングはほぼ異方性
を保って進行するため、極めて制御性がよい。また８１
Ｎ膜４７のエツチングレートは８０ ｉ／ｍｉｎ以下で
ある。さらに、レジスト膜４６の厚さ性、５ｔｏ２膜４
３上で１，０８ｍ％５ｉ０２膜４３のｉｅターンがない
ＧＩＬＡｓ上で紘実効的に２．０μｍになってお、９，
８ｉ０２膜４３の頭部が露出した時点でレジスト膜４６
のＲＩＥを終了させることは容易であシ、またレジスト
厚の余裕も１μｍと大きい。
さらに０２ガスによるＲＩＥは、上述のように制御性に
優れまた面内均一性や再現性においても、ウェット法な
どによるレジストの除去に比べ極めて優れている。こう
してレジスト膜４６のＲＩＥを、余裕を見込んで１５分
間行なうと、図に示すごとく、Ｓ ｉ０２膜４３の頭部
が露出する。
優れまた面内均一性や再現性においても、ウェット法な
どによるレジストの除去に比べ極めて優れている。こう
してレジスト膜４６のＲＩＥを、余裕を見込んで１５分
間行なうと、図に示すごとく、Ｓ ｉ０２膜４３の頭部
が露出する。
続いて露出したＳ ｉ０２膜４３を完全に除去すると、
５ｉ０２膜４３のパターンに対応したレジスト膜４６の
開口部が得られる（ｇ）。このレジスト膜４６を残した
まま、全面にＡｔを１００ＯＸ蒸着した後、残っている
レジスト膜４６でリフトオフ加工を行なうとダート電＠
４９が形成される（ｈ）。このダート電極４９のノやタ
ーンは、レジスト膜４６を塗布する前の活性層上の５ｉ
ｏ２膜４３のノ臂ターンと全く同一である。従って、−
第１のマスクであるレジスト膜４４の最小寸法が１μｍ
であったにもかかわらず、このパターンの幅すなわちＦ
ＥＴのダート長は０．６μｍＫまで短縮されている。さ
らに、このダート電極４９は、高濃度層４５□ 、４５
□から０．２μｍ程度離れて形成され、高濃度層４５□
、４５．とは全くオーバーラツプしない。
５ｉ０２膜４３のパターンに対応したレジスト膜４６の
開口部が得られる（ｇ）。このレジスト膜４６を残した
まま、全面にＡｔを１００ＯＸ蒸着した後、残っている
レジスト膜４６でリフトオフ加工を行なうとダート電＠
４９が形成される（ｈ）。このダート電極４９のノやタ
ーンは、レジスト膜４６を塗布する前の活性層上の５ｉ
ｏ２膜４３のノ臂ターンと全く同一である。従って、−
第１のマスクであるレジスト膜４４の最小寸法が１μｍ
であったにもかかわらず、このパターンの幅すなわちＦ
ＥＴのダート長は０．６μｍＫまで短縮されている。さ
らに、このダート電極４９は、高濃度層４５□ 、４５
□から０．２μｍ程度離れて形成され、高濃度層４５□
、４５．とは全くオーバーラツプしない。
この後、Ａｕ−Ｇｅ系合金によシソース、ドレイン電極
５０１．５０．を形成する（ｉ）。なお、このソース、
ドレイン電極５０□ 、５０□は表面平坦化のレジスト
膜４６を塗布する前に形成しておいてもよい。
５０１．５０．を形成する（ｉ）。なお、このソース、
ドレイン電極５０□ 、５０□は表面平坦化のレジスト
膜４６を塗布する前に形成しておいてもよい。
この結果、ｒ−）のマスク寸法が１μｍであるにもかか
わらず、実際のダート長が０．６μｍと短く、また、ソ
ース、ドレインとｆ−）間が０．２μｍと小さいためソ
ース直列抵抗も？” ）８量も十分に小さく、高速動
作が可能で、かつドレイン耐圧がＩＯＶ以上という高性
能のＦＥＴが得られた。しかもＦＥＴ％性はウェハ面内
及びウニへ間でもバラツキが少なく、非常に均一性のよ
いものであった。
わらず、実際のダート長が０．６μｍと短く、また、ソ
ース、ドレインとｆ−）間が０．２μｍと小さいためソ
ース直列抵抗も？” ）８量も十分に小さく、高速動
作が可能で、かつドレイン耐圧がＩＯＶ以上という高性
能のＦＥＴが得られた。しかもＦＥＴ％性はウェハ面内
及びウニへ間でもバラツキが少なく、非常に均一性のよ
いものであった。
また、ソース、ドレイン領域形成後にｆ−）電極を形成
しているため、ダート電極形成後の高温熱工程を必要と
せず、従って側熱性金属を用いることなくセルファライ
ン構造を実現することができた。
しているため、ダート電極形成後の高温熱工程を必要と
せず、従って側熱性金属を用いることなくセルファライ
ン構造を実現することができた。
参考例として、上記実施例中の５ｔｏｚ膜４３のサイド
エツチング工程を行なわずにＦＥＴを形成した。これを
上記実施例と比較すると、参考例の方がダート電極と高
碌度層の短絡による不良品の発生が与られたが、上記実
施例のものはこの種の不良品は発生しなかった。さらに
ドレイン耐圧も、参考例のものは４ｖ〜８ｖと小さく、
かつバラツキが太きかったが、上記実施例によるものは
ＩＯＶ〜１２Ｖと十分満足できる値が得られた。参考例
の場合ドレイン耐圧が低いのは、ダートと高濃度層が必
要以上に近接しているためであシ、さらにそのばらつき
は、イオン注入時に基板を７°傾けているためと考えら
れるが、上記実施例においてはこれらの影響をほとんど
うけていないことがわかった。
エツチング工程を行なわずにＦＥＴを形成した。これを
上記実施例と比較すると、参考例の方がダート電極と高
碌度層の短絡による不良品の発生が与られたが、上記実
施例のものはこの種の不良品は発生しなかった。さらに
ドレイン耐圧も、参考例のものは４ｖ〜８ｖと小さく、
かつバラツキが太きかったが、上記実施例によるものは
ＩＯＶ〜１２Ｖと十分満足できる値が得られた。参考例
の場合ドレイン耐圧が低いのは、ダートと高濃度層が必
要以上に近接しているためであシ、さらにそのばらつき
は、イオン注入時に基板を７°傾けているためと考えら
れるが、上記実施例においてはこれらの影響をほとんど
うけていないことがわかった。
本発明の第２の方法による他の実施例としては、ダート
電極金属としてＰｔ 、 Ｐｄ 、 Ｔｉなど、ＧａＡ
ｓと反応して化合物を形成するものを選び、熱処理によ
シ反応を進行させてＧａＡｓ内部にショット接合界面を
形成して閾値電圧を制御する方法がある。ｐｉｆ：ダー
ト電極としてＧａＡａと反応させ、ノーマリ−オフ型Ｆ
ＥＴを製作した実施例と先の実施例を比較するとダート
電極にｐｔを用いたものの方がさらにＲ８が小さく、高
ｇｍＯものが得られた。これは、ｆ−）電極にｐｔを用
いたものは、ダート電極形成後の熱処理にょシしきい値
電圧を制御しているため、０．２μｍと短いソース、ダ
ート間も低抵抗になっておシ、この部分の影響がさらに
低減されているためである。
電極金属としてＰｔ 、 Ｐｄ 、 Ｔｉなど、ＧａＡ
ｓと反応して化合物を形成するものを選び、熱処理によ
シ反応を進行させてＧａＡｓ内部にショット接合界面を
形成して閾値電圧を制御する方法がある。ｐｉｆ：ダー
ト電極としてＧａＡａと反応させ、ノーマリ−オフ型Ｆ
ＥＴを製作した実施例と先の実施例を比較するとダート
電極にｐｔを用いたものの方がさらにＲ８が小さく、高
ｇｍＯものが得られた。これは、ｆ−）電極にｐｔを用
いたものは、ダート電極形成後の熱処理にょシしきい値
電圧を制御しているため、０．２μｍと短いソース、ダ
ート間も低抵抗になっておシ、この部分の影響がさらに
低減されているためである。
さらに他の実施例を第６図によシ説明する。
先の実施例においては、レジストパターンにＳＩＮ膜４
７を堆積してこれをパターニングして第２のマスクとし
ているが、本実施例では、第６図（、）に示すようにレ
ジスト膜５ノにょシ第２のマスクを形成している。この
場合、レジスト膜５ノは平坦化レジスト膜４６とは異種
材料であることが必要で、例えばレゾスト膜４６をポジ
型、レジスト膜５１をネｆ型とする。このようにお互い
がまじシ合わず、かつ現像特性の異るものを用いること
によシ、工程を単純化することが可能である。この状態
で０２ガスによシＲＩＥを行ない、第６図（ｂ）のよう
にＳ ｔｏ２股４３の頭部を露出させることができる。
７を堆積してこれをパターニングして第２のマスクとし
ているが、本実施例では、第６図（、）に示すようにレ
ジスト膜５ノにょシ第２のマスクを形成している。この
場合、レジスト膜５ノは平坦化レジスト膜４６とは異種
材料であることが必要で、例えばレゾスト膜４６をポジ
型、レジスト膜５１をネｆ型とする。このようにお互い
がまじシ合わず、かつ現像特性の異るものを用いること
によシ、工程を単純化することが可能である。この状態
で０２ガスによシＲＩＥを行ない、第６図（ｂ）のよう
にＳ ｔｏ２股４３の頭部を露出させることができる。
この後は先の実施例と同様の工程を採ればよい。
本発明は更に種々変形実施することができる。
例えば絶縁膜は、Ｓ ｉ０２に限らすＳｉＮなどでもよ
いし、その堆積方法、エツチング方法、エツチングガス
なども種々選択できる。また活性層はイオン注入法によ
る他、エピタキシャル成長法で形成してもよい。半導体
基板として、ＧａＡ＠の他ＩｎＰその他の化合物半導体
を用いた場合にも本発明を適用することができる。また
、表面平坦化に用いる膜としてレジストの他、各種有機
膜を用いることが可能である。
いし、その堆積方法、エツチング方法、エツチングガス
なども種々選択できる。また活性層はイオン注入法によ
る他、エピタキシャル成長法で形成してもよい。半導体
基板として、ＧａＡ＠の他ＩｎＰその他の化合物半導体
を用いた場合にも本発明を適用することができる。また
、表面平坦化に用いる膜としてレジストの他、各種有機
膜を用いることが可能である。
第１図は、従来法によるＧａＡａ ＭＥＳＦＥＴの構造
を示す図、第２図（、）〜（ｊ）は本発明の第１の方法
による実施例のＧａＡｇ ＭＥＳＦＥＴ Ｏ製造工程を
示す図、第３図（、）〜（ｃ）及び第４図（、）〜（ｄ
）は他の実施例によるＧａＡｓ廊５ＦＥＴの製造工程を
示す図、第５図（、）〜（ｉ）は本発明の第２の方法に
よる実施例ｆ）：ｉ ａＡｓＭＥＳＦＥＴの製造工程を
示す図、第６図（ａ） ｐ （ｂ）は同じく他の実施例
のＧａＡｓ ＭＥＳＦＥＴの製造工程を示す図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・ｎ型活性
層、２３・・・ｓｉｏｚｇ、２４・・・レジストツクタ
ーン、２５・・・Ａｔ／４１−ン、２６・・・レジスト
パターン、２７□。 ２７、・・・高濃度不純物層（ソース、ドレイン領域）
、２８・・・レジスト膜、２９・・・ｐｔ膜（ダート電
極金属膜）、３０．．３０．・・・ソース、ドレイン電
極、３１・・・硬化膜、２３□・・・５ｉ０２膜、２３
、・・・ＳｉＮ膜、４ノ・・・半絶縁性ＧａＡｓ＋基板
、４２・・・ｎ型活性層、４３・・・ｓ ｔｏ２膜、４
４・・・レジスト膜（第１のマスク）、４５□ 、４５
．・・・高濃度不純物層（ソース、ドレイン領域）、４
６・・・レジスト膜、４７・・・ＳｉＮ膜（第２のマス
ク）、４８・・・レゾスト膜、４９・・・ダート電極、
５０□。 ５０、・・・ソース、ドレイン電極、６１・・・レジス
ト膜（第２のマスク）。 出願人代理人 弁理士 鈴 江 武 彦第２図 ２４ 第２ 図 第３図 第５ｒ！Ｊ ４３ 第５図 第５図 第６図 １
を示す図、第２図（、）〜（ｊ）は本発明の第１の方法
による実施例のＧａＡｇ ＭＥＳＦＥＴ Ｏ製造工程を
示す図、第３図（、）〜（ｃ）及び第４図（、）〜（ｄ
）は他の実施例によるＧａＡｓ廊５ＦＥＴの製造工程を
示す図、第５図（、）〜（ｉ）は本発明の第２の方法に
よる実施例ｆ）：ｉ ａＡｓＭＥＳＦＥＴの製造工程を
示す図、第６図（ａ） ｐ （ｂ）は同じく他の実施例
のＧａＡｓ ＭＥＳＦＥＴの製造工程を示す図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・ｎ型活性
層、２３・・・ｓｉｏｚｇ、２４・・・レジストツクタ
ーン、２５・・・Ａｔ／４１−ン、２６・・・レジスト
パターン、２７□。 ２７、・・・高濃度不純物層（ソース、ドレイン領域）
、２８・・・レジスト膜、２９・・・ｐｔ膜（ダート電
極金属膜）、３０．．３０．・・・ソース、ドレイン電
極、３１・・・硬化膜、２３□・・・５ｉ０２膜、２３
、・・・ＳｉＮ膜、４ノ・・・半絶縁性ＧａＡｓ＋基板
、４２・・・ｎ型活性層、４３・・・ｓ ｔｏ２膜、４
４・・・レジスト膜（第１のマスク）、４５□ 、４５
．・・・高濃度不純物層（ソース、ドレイン領域）、４
６・・・レジスト膜、４７・・・ＳｉＮ膜（第２のマス
ク）、４８・・・レゾスト膜、４９・・・ダート電極、
５０□。 ５０、・・・ソース、ドレイン電極、６１・・・レジス
ト膜（第２のマスク）。 出願人代理人 弁理士 鈴 江 武 彦第２図 ２４ 第２ 図 第３図 第５ｒ！Ｊ ４３ 第５図 第５図 第６図 １
Claims (7)
- （１）化合物半導体基板上に絶縁膜を堆積する工程と、
この絶縁膜上のダート電極形成領域に金属ノ４ターンを
形成する工程と、この金属パターンをマスクとして異方
性エツチング法によシ前記絶縁膜をエツチングする工程
と、前記金属ノやターンを残したまま素子領域に開口を
有するレジストツクターンを形成しイオン注入を行って
ソース、ドレイン領域を形成する工程と、この後前記金
ｆ１５． ／（ターンをマスクとして等方性エツチング
法により前記絶縁膜の側面を所定の厚みエツチングする
工程と、この後前記金属／ｆターンを除去し全面に有機
膜を塗布して表面を平坦化する工程と、この有機膜を全
面エツチングして前記絶縁膜の表面を露出させる工程と
、露出させた前記絶縁膜をエラ−、チング除去して基板
表面を露出させる工程と、この後露出した基板表面との
間でショットキー障壁を形成する金属膜を全面に被着し
前記有機膜を除去してリフトオフ加工によりダート電極
を形成する工程と、この工程の後または前記有機膜を塗
布する工程の前にソースおよびドレイン電極を形成する
工程とを備えたことを特徴とするショットキーゲート型
電界効果トランジスタの製造方法。 - （２）前記化合物半導体基板は、半絶縁性ＧａＡβ基板
の表面部に活性層を形成したものであフ、前記ダート電
極用の金属膜はｐｔ 、・Ｐｄ 。 Ｔｉから選ばれた一種以上の金属膜であシ、この金属膜
被着後に熱処理を行ってｒ−）しきい値電圧を所望値に
設定する特許請求の範囲第１項記載のショットキーダー
ト型電界効果トランジスタΩ製造方法。 - （３）前記有機膜を全面エツチングして前記絶縁膜表面
を露出させ、残された有機膜の表面を硬化処理し、前記
絶縁膜をエツチング除去した後、残された前記有機膜を
エツチングして表面の硬化膜によジオ−バーハング構造
を形成する特許請求の範囲第１項記載のショットキーダ
ート型電界効果トランジスタの製造方法。 - （４）化合物半導体基板上に絶縁膜を堆積する工程と、
この絶縁膜上にソース、ドレイン形成領域に開口を有す
る第１のマスクを形成し異方性エツチング法により絶縁
膜をエツチングして基板表面を露出させる工程と、前記
第１のマスクおよびその下の絶縁膜をマスクとしてイオ
ン注入を行ってソース、ドレイン領域を形成する工程と
、前記第１のマスクを残したまま等方性エツチング法に
よシ第１のマスク下の絶縁膜の側面を一部工、チングす
る工程と、前記第１のマスクを除去し全面に有機膜を塗
布して表面を平坦化する工程と、この有機膜上にｆ−）
電極形成領域を含む領域に開口を有する第２のマスクを
形成し、有機膜を選択エツチングして前記ダート電極形
成領域の絶縁膜表面を露出させる工程と、露出した絶縁
膜をエツチング除去してダート電極形式領域の基板表面
を露出させる工程と、この後ダート電極金属膜を全面に
被着しこれを前記有機膜を除去することによシリフトオ
７加工してダート電極を形成する工程と、この後または
前記有機膜の塗布工程前にソース。 ドレイン電極を形成する工程とを備えたことを特徴とす
るショットキーダート型電界効果トランジスタの製造方
法。 - （５） 前記化合物半導体基板は、半絶縁性ＧａＡａ
基板の表面に活性層を形成したものであシ、前記ダート
電極金属膜はＡｔ膜である特許請求の範囲第４項記載の
ショットキーダート型電界効果トランジスタの製造方法
。 - （６） 前記化合物半導体基板は半絶縁性ＧａＡｓ基
板の表面に活性層を形成したものであシ、前記ダート電
極金属膜はＰｔ 、 Ｐｄ 、 Ｔｉがら選ばれた１種
以上の金属膜であって、ｆ−）電極形成後熱処理を行っ
てダートしきい値電圧を制御する特許請求の範囲第４項
記載のショットキーダート型電界効果トランジスタの製
造方法。 - （７） 前記有機膜はレジスト膜であシ、前記第２の
マスクは前記有機膜とは異種の有機膜又は無機膜である
特許請求の範囲第４項記載のショットキーゲート型電界
効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105306A JPS59229876A (ja) | 1983-06-13 | 1983-06-13 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
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