JPS6272175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 5
- 238000011144 upstream manufacturing Methods 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 abstract description 2
- 239000007789 gas Substances 0.000 abstract 2
- 230000008021 deposition Effects 0.000 abstract 1
- 239000012495 reaction gas Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にドレイン部
をゲート部から離したオフセットゲート構造のＧ ａ
Ａ ｓ電界効果トランジスタをセルフアライメント法で
形成する半導体装置の製造方法に関するものである。
をゲート部から離したオフセットゲート構造のＧ ａ
Ａ ｓ電界効果トランジスタをセルフアライメント法で
形成する半導体装置の製造方法に関するものである。
従来の技術
Ｇ ａ Ａ ｓはＳｌに比べて電子移動度が５〜６倍大
きく、高周波特性に優れた半導体装置を得ることが可能
である。特にＧ ａ Ａ ｓショットキ障壁型電界効果
トランジスタ（以下ＭＥＳＦＥＴ）は超高周波あるいは
超高速素子として優れた特性を有し、マイクロ波通信装
置における重要なデバイスとして多く用いている。また
近年ＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔを用ＭＥＳＦＥＴ
も構造や製造方法が適切でないと本来の特性を引き出す
ことができない場合がある。
きく、高周波特性に優れた半導体装置を得ることが可能
である。特にＧ ａ Ａ ｓショットキ障壁型電界効果
トランジスタ（以下ＭＥＳＦＥＴ）は超高周波あるいは
超高速素子として優れた特性を有し、マイクロ波通信装
置における重要なデバイスとして多く用いている。また
近年ＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔを用ＭＥＳＦＥＴ
も構造や製造方法が適切でないと本来の特性を引き出す
ことができない場合がある。
ＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔの高性能化のためには
、相互コンダクタンスｑｍの増大とゲート・ソース間容
量およびソース抵抗Ｒ８の低減が不可欠となる。これら
を実現する方法として、ゲート長の短縮、ゲート・ソー
ス間距離の短縮が有効である。ゲート・ソース間距離の
短縮には位置合せを必要としない、セルフアライメント
法により、ゲート電極あるいは、オーミック電極を形成
する技術が多用されている。
、相互コンダクタンスｑｍの増大とゲート・ソース間容
量およびソース抵抗Ｒ８の低減が不可欠となる。これら
を実現する方法として、ゲート長の短縮、ゲート・ソー
ス間距離の短縮が有効である。ゲート・ソース間距離の
短縮には位置合せを必要としない、セルフアライメント
法により、ゲート電極あるいは、オーミック電極を形成
する技術が多用されている。
第２図はセルフアライメント法によりＧ ａ Ａ ｓＭ
ＥＳＦＥＴを製作するプロセスを説明する図である。第
２図ａにおいて半絶縁性Ｇ ａ Ａ ｓ基板１１にンリ
コンイオンを注入し熱処理することによりｎ型活性層１
２を形成し、シリコン酸化膜でゲート電極パターン１３
を抜パターンで形成する。次に第２図すに示すように、
全面にシリコン窒化膜をプラズマＣＶＤ法で形成し、平
行電極ドライエツチング装置（ＲＩＥ）でゲート部のｎ
型活性層１２が露出させ、シリコン酸化膜パター７１３
側部にシリコン窒化膜１４を残す。次に第２図Ｃに示す
ように全面にゲート金属例えばＴ ｉ ／Ｐ ｔ ／Ａ
ｕを蒸着により形成し、フォトレジスト平坦化法でゲ
一部以外をフォトレジスト１７でおおい、開孔部のシリ
コン酸化膜を除去し、オーミック金属、ＡｕＧｅ ／Ｎ
ｉ ／Ａ ｕを蒸着し、リフトオフによりオーミック
電極１８を形成し、ＦＥＴを形成する。この場合、ゲー
ト・ソースおよびゲート・ドレイン間隔は、シリコン酸
化膜ゲートパターン側部のシリコン窒化膜厚で決まるた
め位置合わせを行うことなく、セルフアライメントに形
成できる。
ＥＳＦＥＴを製作するプロセスを説明する図である。第
２図ａにおいて半絶縁性Ｇ ａ Ａ ｓ基板１１にンリ
コンイオンを注入し熱処理することによりｎ型活性層１
２を形成し、シリコン酸化膜でゲート電極パターン１３
を抜パターンで形成する。次に第２図すに示すように、
全面にシリコン窒化膜をプラズマＣＶＤ法で形成し、平
行電極ドライエツチング装置（ＲＩＥ）でゲート部のｎ
型活性層１２が露出させ、シリコン酸化膜パター７１３
側部にシリコン窒化膜１４を残す。次に第２図Ｃに示す
ように全面にゲート金属例えばＴ ｉ ／Ｐ ｔ ／Ａ
ｕを蒸着により形成し、フォトレジスト平坦化法でゲ
一部以外をフォトレジスト１７でおおい、開孔部のシリ
コン酸化膜を除去し、オーミック金属、ＡｕＧｅ ／Ｎ
ｉ ／Ａ ｕを蒸着し、リフトオフによりオーミック
電極１８を形成し、ＦＥＴを形成する。この場合、ゲー
ト・ソースおよびゲート・ドレイン間隔は、シリコン酸
化膜ゲートパターン側部のシリコン窒化膜厚で決まるた
め位置合わせを行うことなく、セルフアライメントに形
成できる。
発明が解決しようとする問題点
第２図で説明したようなセルフアライメント法は、微小
寸法の電極間隔を精度よく形成できる長所はあるが、ゲ
ート・ソース間隔およびゲート・ドレイン間隔が常に同
一寸法となるためソース抵抗が減少する一方で、ゲート
・ドレイン間隔が小さくなる結果、その耐圧が少なくな
る欠点がある。
寸法の電極間隔を精度よく形成できる長所はあるが、ゲ
ート・ソース間隔およびゲート・ドレイン間隔が常に同
一寸法となるためソース抵抗が減少する一方で、ゲート
・ドレイン間隔が小さくなる結果、その耐圧が少なくな
る欠点がある。
ゲート・ドレイン耐圧は特にアナログ回路に応用する場
合、サージェの耐性、高出力素子の実現等において重要
な問題となる。
合、サージェの耐性、高出力素子の実現等において重要
な問題となる。
問題点を解決するだめの手段
前記問題点を解決するために、本発明は、半導体基板表
面の活性層上て第１の絶縁膜でゲート電極パターンを凹
型パターンで形成する工程、前記絶縁膜上およびパター
ン上全面に第２の絶縁膜を凹型パターンの側部でソース
側をドレイン側より薄く形成する工程、全面を基板に対
し垂直方向からリアクティブイオンエッチングしパター
ン（Ｉｌｌ 部の第２の絶縁膜を残したまま活性層表面
を露出さする工程、凹型パターン部ゲート金属を形成す
る工程、活性層上の第１の絶縁膜を第２の絶縁膜を残し
たま捷選択的に除去する工程、この除去部にオーミック
電極を形成する工程からなるものである。
面の活性層上て第１の絶縁膜でゲート電極パターンを凹
型パターンで形成する工程、前記絶縁膜上およびパター
ン上全面に第２の絶縁膜を凹型パターンの側部でソース
側をドレイン側より薄く形成する工程、全面を基板に対
し垂直方向からリアクティブイオンエッチングしパター
ン（Ｉｌｌ 部の第２の絶縁膜を残したまま活性層表面
を露出さする工程、凹型パターン部ゲート金属を形成す
る工程、活性層上の第１の絶縁膜を第２の絶縁膜を残し
たま捷選択的に除去する工程、この除去部にオーミック
電極を形成する工程からなるものである。
作 用
本発明は上記した構成によりＦＥＴのソース抵抗を小さ
く保ったまま、ゲート・ドレイン間の耐圧を大きくし、
微細寸法のオフセット・ゲート構造ＭＥＳＦＥＴをセル
フアライメント法により製作することが可能となる。ま
た、本発明の製造方法は、第１の絶縁膜によるゲートパ
ターン側部に堆積する第２の絶縁膜の膜厚により微細寸
法が決められるため、制御性が良くプロセスも簡単であ
る。
く保ったまま、ゲート・ドレイン間の耐圧を大きくし、
微細寸法のオフセット・ゲート構造ＭＥＳＦＥＴをセル
フアライメント法により製作することが可能となる。ま
た、本発明の製造方法は、第１の絶縁膜によるゲートパ
ターン側部に堆積する第２の絶縁膜の膜厚により微細寸
法が決められるため、制御性が良くプロセスも簡単であ
る。
実施例
第１図ａ−ｅは本発明の半導体装置の製造方法の一実施
例を示す製造工程の断面概略図である。
例を示す製造工程の断面概略図である。
第１図において１は半導体基板、２はｎ型活性層、３は
第１の絶縁膜、４はゲート電極パターン、５は第２の絶
縁膜、６はゲート電極パターン側部の第２の絶縁膜、７
はゲート電極、８はオーミック電極である。第１図ａに
示すように半導体基板１例えば半絶縁性Ｇ ａ Ａ ｓ
基板に、イオン注入法でＳｉイオンを５０ＫｅＶ、５Ｘ
１０ ｃｍ イオン注入し、８２０℃で１６分間キ
ャップレスアニールを行いｎ型活性層２を設け、その上
の所望の位置に第１の絶縁膜３例えばシリコン酸化膜を
膜厚５０００人形成し、フォトリソグラフィー技術でゲ
ート電極パターン４を凹型パターンでゲート長１μｍで
形成する。
第１の絶縁膜、４はゲート電極パターン、５は第２の絶
縁膜、６はゲート電極パターン側部の第２の絶縁膜、７
はゲート電極、８はオーミック電極である。第１図ａに
示すように半導体基板１例えば半絶縁性Ｇ ａ Ａ ｓ
基板に、イオン注入法でＳｉイオンを５０ＫｅＶ、５Ｘ
１０ ｃｍ イオン注入し、８２０℃で１６分間キ
ャップレスアニールを行いｎ型活性層２を設け、その上
の所望の位置に第１の絶縁膜３例えばシリコン酸化膜を
膜厚５０００人形成し、フォトリソグラフィー技術でゲ
ート電極パターン４を凹型パターンでゲート長１μｍで
形成する。
次に第１図すに示すように、第１の絶縁膜３上およびゲ
ート電極パターン４上全面に第２の絶縁膜５例えばシリ
コン窒化膜をＣＶＤ法で形成する。
ート電極パターン４上全面に第２の絶縁膜５例えばシリ
コン窒化膜をＣＶＤ法で形成する。
この時、ＣＶＤ法における反応ガス（シラン、アンモニ
ア）の流れを半導体基板１と平行な方向とし、かつゲー
ト方向に対し直角な方向（第１図すにおいて右側）から
とすれば、ゲート電極パターン４におけるシリコン窒化
膜の堆積状態はガスの上流部で薄く、ガスの下流部で厚
くなる。例えば、ガスの流量を１２０Ｃｃ／ ｍｉ ｎ
とすれば、第１の絶縁膜３上に４０００人のシリコン窒
化膜が堆積した時、ゲート電極パターン４のガス上流側
では約１５ｏＯ人堆積し、下流側では約３５００人堆積
される。
ア）の流れを半導体基板１と平行な方向とし、かつゲー
ト方向に対し直角な方向（第１図すにおいて右側）から
とすれば、ゲート電極パターン４におけるシリコン窒化
膜の堆積状態はガスの上流部で薄く、ガスの下流部で厚
くなる。例えば、ガスの流量を１２０Ｃｃ／ ｍｉ ｎ
とすれば、第１の絶縁膜３上に４０００人のシリコン窒
化膜が堆積した時、ゲート電極パターン４のガス上流側
では約１５ｏＯ人堆積し、下流側では約３５００人堆積
される。
次に、第１図Ｃに示すように、全面を平行電極のリア、
クチイブイオンエツチングでＣＦ４ガスを用いて第２の
絶縁膜６のシリコン窒化膜をエツチングし、ゲート電極
パターン４下部のｎ型活性層２を露出させる。この時ゲ
ート電極パターン４側部の第２の絶縁膜６はエツチング
されずに残り、その厚さは１５００人と３５００人であ
る。
クチイブイオンエツチングでＣＦ４ガスを用いて第２の
絶縁膜６のシリコン窒化膜をエツチングし、ゲート電極
パターン４下部のｎ型活性層２を露出させる。この時ゲ
ート電極パターン４側部の第２の絶縁膜６はエツチング
されずに残り、その厚さは１５００人と３５００人であ
る。
次に第１図ｄに示すように全面ゲート金属例えばＴ ｉ
／Ｐ ｔ ／Ａ ｕを１０００１５００／３０００人
形成し、フォトレジスト水損化法によりゲート電極パタ
ーン開孔部のみに選択的にフォトレジストヲ残し、この
フォトレジストをマスクにイオンミリングによりゲート
金属をエツチングし、ゲート電極７を形成する。
／Ｐ ｔ ／Ａ ｕを１０００１５００／３０００人
形成し、フォトレジスト水損化法によりゲート電極パタ
ーン開孔部のみに選択的にフォトレジストヲ残し、この
フォトレジストをマスクにイオンミリングによりゲート
金属をエツチングし、ゲート電極７を形成する。
次に第１図ｅに示すようにフォトレジストでＦＥＴ部以
外をおおい、第１の絶縁膜３シリコン酸化膜をゲート電
極パターン側部の第２の絶縁膜６のシリコン窒化膜を残
した凍ま弗酸で選択的に除去しオーミ、り開孔部を設け
、全面にオーミ。
外をおおい、第１の絶縁膜３シリコン酸化膜をゲート電
極パターン側部の第２の絶縁膜６のシリコン窒化膜を残
した凍ま弗酸で選択的に除去しオーミ、り開孔部を設け
、全面にオーミ。
り金属例えばＡ ｕ Ｇ ｅ ／Ｎ ｉ ／Ａ ｕを蒸
着し、リフトオフ法によりオーミック電極８を形成し、
Ｇ ａ Ａ ｓＭＥＳＦＥＴを完成する。こ、′、ノ時
、ゲート電極７とオーミック電極８との間隔は、ゲート
電極パターン側部の第２の絶縁膜６の膜厚で決まり、本
実施例では、１６００人と３５０ｏ人であり、広い方を
ドレイン電極、狭い方をソース電極とすれば・ソース抵
抗は低減され、ゲート・ドレイン耐圧は向上する。また
本実施例では、ゲート長は、０．６μｍとなる。ここで
、従来の方法で、ソース争ゲ〜トおよびゲート・ドレイ
ン間隔が共に２０００人で、ゲート長が０．６μｍのＦ
ＥＴを作成しく従来の方法によるセルフアライメントＧ
ａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔと）本実施例のＧａＡＳ
ＭＥＳＦＥＴを比較すると、ソース抵抗が１．２Ω／Ｎ
Ｒから０．９Ω／ｍｍ 、ゲート・ドレイン耐圧が６ｖ
かも９ｖへと本実施例のＧａＡｓＭＥＳＦＥＴの特性が
向上した。
着し、リフトオフ法によりオーミック電極８を形成し、
Ｇ ａ Ａ ｓＭＥＳＦＥＴを完成する。こ、′、ノ時
、ゲート電極７とオーミック電極８との間隔は、ゲート
電極パターン側部の第２の絶縁膜６の膜厚で決まり、本
実施例では、１６００人と３５０ｏ人であり、広い方を
ドレイン電極、狭い方をソース電極とすれば・ソース抵
抗は低減され、ゲート・ドレイン耐圧は向上する。また
本実施例では、ゲート長は、０．６μｍとなる。ここで
、従来の方法で、ソース争ゲ〜トおよびゲート・ドレイ
ン間隔が共に２０００人で、ゲート長が０．６μｍのＦ
ＥＴを作成しく従来の方法によるセルフアライメントＧ
ａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔと）本実施例のＧａＡＳ
ＭＥＳＦＥＴを比較すると、ソース抵抗が１．２Ω／Ｎ
Ｒから０．９Ω／ｍｍ 、ゲート・ドレイン耐圧が６ｖ
かも９ｖへと本実施例のＧａＡｓＭＥＳＦＥＴの特性が
向上した。
なお本実施例では、ゲート電極パターン側部の第２の絶
縁膜の堆積にＣＶＤ法を用いたが、斜めスパッタ蒸着や
、他の方法を用いてもよい。また、本実施例では、第１
の絶縁膜にシリコン酸化膜を用い第２の絶縁膜にシリコ
ン窒化膜を用いたが、逆に第１の絶縁膜にシリコン窒化
膜を用い、第２の絶縁膜にシリコン酸化膜を用いて、オ
ーミック開孔部の第１の絶縁膜の選択エッチにＣＦ４プ
ラズマを用いてもよい。また他の絶縁膜の組み合せでも
よい。
縁膜の堆積にＣＶＤ法を用いたが、斜めスパッタ蒸着や
、他の方法を用いてもよい。また、本実施例では、第１
の絶縁膜にシリコン酸化膜を用い第２の絶縁膜にシリコ
ン窒化膜を用いたが、逆に第１の絶縁膜にシリコン窒化
膜を用い、第２の絶縁膜にシリコン酸化膜を用いて、オ
ーミック開孔部の第１の絶縁膜の選択エッチにＣＦ４プ
ラズマを用いてもよい。また他の絶縁膜の組み合せでも
よい。
なお、本実施例ではＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔに
ついて述べたがＦＥＴの材料はこれに限らない。１だ、
ゲート電極、オーミ、り電極についても本実施例の材料
をで限らない。
ついて述べたがＦＥＴの材料はこれに限らない。１だ、
ゲート電極、オーミ、り電極についても本実施例の材料
をで限らない。
発明の効果
本発明の半導体装置の製造方法においては、ゲート・ソ
ース間隔を極めて小さくできるため、ソース抵抗を小さ
くすることができ、ゲート・ドレイン間隔をより広く形
成できるため、ドレイン耐圧を大きくできる特徴がある
。しかもこれらの構成を工程が簡単なセルフアライメン
ト法で形成するため、製作が極めて容易である。
ース間隔を極めて小さくできるため、ソース抵抗を小さ
くすることができ、ゲート・ドレイン間隔をより広く形
成できるため、ドレイン耐圧を大きくできる特徴がある
。しかもこれらの構成を工程が簡単なセルフアライメン
ト法で形成するため、製作が極めて容易である。
第１図ａ−ｅは本発明の一実施例の半導体装置の製造方
法の製造工程断面図、第２図ａ−ｄは従来の製造工程断
面図である。 １・・・・・半導体基板、２・・・・・・ｎ型活性層、
３・・・・・・第１の絶縁膜、４・・・・・・ゲート電
極パターン、５・・・・・・第２の絶縁膜、６・・・・
・・ゲート電極パターン側部の第２の絶縁膜、７・・・
・・・ゲート電極、８・・・・・・オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
法の製造工程断面図、第２図ａ−ｄは従来の製造工程断
面図である。 １・・・・・半導体基板、２・・・・・・ｎ型活性層、
３・・・・・・第１の絶縁膜、４・・・・・・ゲート電
極パターン、５・・・・・・第２の絶縁膜、６・・・・
・・ゲート電極パターン側部の第２の絶縁膜、７・・・
・・・ゲート電極、８・・・・・・オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）半導体基板表面の活性層上に第１の絶縁膜でゲー
ト電極パターンを凹型パターンで形成する工程、前記絶
縁膜上およばパターン上全面に第２の絶縁膜を前記凹型
パターンの側部でソース側をドレイン側より薄く形成す
る工程、全面を基板に対し垂直方向からリアクティブイ
オンエッチングしパターン側部の第２の絶縁膜を残した
まま、活性層表面を露出させる工程、前記凹型パターン
部にゲート金属を形成する工程、活性層上の第１の絶縁
膜を、前記第２の絶縁膜を残したまま選択的に除去する
工程、この除去部にオーミック電極を形成する工程を有
することを特徴とする半導体装置の製造方法。 - （２）第２の絶縁膜の形成をＣＶＤ法で行い、成長ガス
を基板に平行でかつゲート方向に対し直角な方向から流
し、第１の絶縁膜によるゲート電極パターン側部での膜
厚をガスの上流側を薄く、ガスの下流側を厚く形成する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21290185A JPS6272175A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21290185A JPS6272175A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272175A true JPS6272175A (ja) | 1987-04-02 |
Family
ID=16630151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21290185A Pending JPS6272175A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259568A (ja) * | 1988-04-11 | 1989-10-17 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| US8293077B2 (en) | 2005-02-09 | 2012-10-23 | Tornos Management Holding Sa | Process for the surface treatment of hollow parts, tank for implementing such a process, and continuous surface treatment process and installation using such a tank |
-
1985
- 1985-09-26 JP JP21290185A patent/JPS6272175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259568A (ja) * | 1988-04-11 | 1989-10-17 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| US8293077B2 (en) | 2005-02-09 | 2012-10-23 | Tornos Management Holding Sa | Process for the surface treatment of hollow parts, tank for implementing such a process, and continuous surface treatment process and installation using such a tank |
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