JPS61216487A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61216487A JPS61216487A JP5926385A JP5926385A JPS61216487A JP S61216487 A JPS61216487 A JP S61216487A JP 5926385 A JP5926385 A JP 5926385A JP 5926385 A JP5926385 A JP 5926385A JP S61216487 A JPS61216487 A JP S61216487A
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- Japan
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- gate electrode
- semiconductor substrate
- insulating layer
- pattern
- insulator
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特にショットキ障壁
型電界効果トランジスタの製造方法に関するもの□であ
る。
型電界効果トランジスタの製造方法に関するもの□であ
る。
従″来の技術
ショットキ障壁型電界効果トランジスタ（以下５ＢＦＥ
Ｔと称す）においては、それをより高周波、また□、よ
り高速度で動作させようとする場合、５ＢＦＥＴのゲー
ト電極に、１゛μｍ以下のサブミクロン長のゲート電極
が要求され、またゲート電極抵抗も小さくしなければな
らない。さらに、ソース・ゲート電極間の寄生抵抗を低
くおさえなければならない。
Ｔと称す）においては、それをより高周波、また□、よ
り高速度で動作させようとする場合、５ＢＦＥＴのゲー
ト電極に、１゛μｍ以下のサブミクロン長のゲート電極
が要求され、またゲート電極抵抗も小さくしなければな
らない。さらに、ソース・ゲート電極間の寄生抵抗を低
くおさえなければならない。
第５図（ａ）〜（ｆ）は従来の５ＢＦＥＴの製選方法の
一例（特開昭５７−１９６５８１号）を説明するための
断面図である。第５図（ａ）のように、半絶縁性ＧａＡ
ｓ基板１に所望の不純物濃度を有するｎ型半導体層２を
形成し、このｎ型半導体層２の表面にシリコン窒化膜３
およびシリコン酸化膜４を形成する。次に第５図（ｂ）
のように、シリコン窒化膜３およびシリコン酸化１１４
をフォトリソグラフィー技術およびエツチング技術を用
いて傘状構造体５に形成する。この傘状構造体５の庇部
および傘部をマスクとしイオン注入法で第５図（Ｃ）の
ように高１１度ｎ型半導体ＪＩ６を形成する。
一例（特開昭５７−１９６５８１号）を説明するための
断面図である。第５図（ａ）のように、半絶縁性ＧａＡ
ｓ基板１に所望の不純物濃度を有するｎ型半導体層２を
形成し、このｎ型半導体層２の表面にシリコン窒化膜３
およびシリコン酸化膜４を形成する。次に第５図（ｂ）
のように、シリコン窒化膜３およびシリコン酸化１１４
をフォトリソグラフィー技術およびエツチング技術を用
いて傘状構造体５に形成する。この傘状構造体５の庇部
および傘部をマスクとしイオン注入法で第５図（Ｃ）の
ように高１１度ｎ型半導体ＪＩ６を形成する。
次に、第５図（ｄ）のように、高濃度ｎ型半導体層６の
上にソース・ドレイン電極７を形成し、感光性樹脂等の
有機化合物８を全面に塗布し、これを酸素プラズマ中に
さらし、有機化合物８をエツチングし、傘状構造体５の
シリコン酸化１１３を露出させる。そして、傘状構造体
５のシリコン酸化膜４およびシリコン窒化ｌ１１３を除
去し、第５図（ｅ）のようにショットキー電極９となる
金属を真空蒸着法で蒸着する。次に第５図（ｆ’）のよ
うに、有機化合物８およびその上のショットキー電極９
となる金属の不要部を除去し、ショットキー電極９を形
成する。
上にソース・ドレイン電極７を形成し、感光性樹脂等の
有機化合物８を全面に塗布し、これを酸素プラズマ中に
さらし、有機化合物８をエツチングし、傘状構造体５の
シリコン酸化１１３を露出させる。そして、傘状構造体
５のシリコン酸化膜４およびシリコン窒化ｌ１１３を除
去し、第５図（ｅ）のようにショットキー電極９となる
金属を真空蒸着法で蒸着する。次に第５図（ｆ’）のよ
うに、有機化合物８およびその上のショットキー電極９
となる金属の不要部を除去し、ショットキー電極９を形
成する。
上記従来の製造方法によれば、ゲート電極とソース・ド
レイン高濃度ｎ型半導体層はセルファラインで形成され
、ゲート・ソース間の距離はシリコン窒化膜のサイドエ
ツチング量で決定され短縮することができる。。またゲ
ート電極はＴ型構造のため、ゲート長を短かくでき、ゲ
ート抵抗を低減することができる。
レイン高濃度ｎ型半導体層はセルファラインで形成され
、ゲート・ソース間の距離はシリコン窒化膜のサイドエ
ツチング量で決定され短縮することができる。。またゲ
ート電極はＴ型構造のため、ゲート長を短かくでき、ゲ
ート抵抗を低減することができる。
発明が解決しようとする問題点
しかしこのような構造のものでは、シリコン窒化膜３の
サイドエツチング量がゲート長およびソース・ゲート間
距離の双方を決定するため、サイドエツチング量のわず
かなバラツキが素子特性に多きな影響を与えるという問
題があった。また、ゲート電極９はＴ型構造によりゲー
ト電極配線抵抗の低減化をはかっているが、ゲート電極
形成がリフトオフ法によるため電極膜厚が小さく、充分
なゲート電極配線抵抗の低減化をはかることができなく
、さらにゲート電極がＴ型構造でゲート長を短かくした
とき、ゲート電極と半導体基板との密着が不十分といっ
た問題があった。
サイドエツチング量がゲート長およびソース・ゲート間
距離の双方を決定するため、サイドエツチング量のわず
かなバラツキが素子特性に多きな影響を与えるという問
題があった。また、ゲート電極９はＴ型構造によりゲー
ト電極配線抵抗の低減化をはかっているが、ゲート電極
形成がリフトオフ法によるため電極膜厚が小さく、充分
なゲート電極配線抵抗の低減化をはかることができなく
、さらにゲート電極がＴ型構造でゲート長を短かくした
とき、ゲート電極と半導体基板との密着が不十分といっ
た問題があった。
問題点を解決するための手段
前記問題点を解決するために、本発明は、半導体基板表
面に第１の絶縁物層からなる凸状構造を形成する工程と
、凸状構造をマスクとしてソース・ドレイン領域を前記
半導体基板に形成する工程と、第２の絶縁物層を半導体
基板表面および第１の絶縁物層上に形成する工程と、第
１の絶縁物１１１表面を露出させた後に前記第１の絶縁
物層を除去し、半導体基板表面を露出させる工程と、前
記第２の絶縁物層上および露出した半導体基板表面に第
３の絶縁物層を形成する工程と、前記第３の絶縁物層と
接する半導体基板表面を露出させる工程と、前記露出し
た半導体基板上にゲート電極を形成する工程と、ソース
・ドレイン電極を形成する工程を有するも−のである。
面に第１の絶縁物層からなる凸状構造を形成する工程と
、凸状構造をマスクとしてソース・ドレイン領域を前記
半導体基板に形成する工程と、第２の絶縁物層を半導体
基板表面および第１の絶縁物層上に形成する工程と、第
１の絶縁物１１１表面を露出させた後に前記第１の絶縁
物層を除去し、半導体基板表面を露出させる工程と、前
記第２の絶縁物層上および露出した半導体基板表面に第
３の絶縁物層を形成する工程と、前記第３の絶縁物層と
接する半導体基板表面を露出させる工程と、前記露出し
た半導体基板上にゲート電極を形成する工程と、ソース
・ドレイン電極を形成する工程を有するも−のである。
作用
本発明は上記した構成により、ゲート長を第３の絶縁物
層の膜厚で微細かつ高精度に制御でき、またソース・ゲ
ート間距離も第３の絶縁物層の膜厚で制御することがで
き、またゲート電極は第２の絶縁物層および第３の絶縁
物層で支持されゲート長が非常に微細な場合でもゲート
電極と半導体 □基板との密着性は良好である
。ざらにゲート電極はＴ型°構造にでき、その膜厚も十
分厚くとることができるため微細ゲート電極にもかかわ
らずゲート電極配線抵抗を低減、することができる。
層の膜厚で微細かつ高精度に制御でき、またソース・ゲ
ート間距離も第３の絶縁物層の膜厚で制御することがで
き、またゲート電極は第２の絶縁物層および第３の絶縁
物層で支持されゲート長が非常に微細な場合でもゲート
電極と半導体 □基板との密着性は良好である
。ざらにゲート電極はＴ型°構造にでき、その膜厚も十
分厚くとることができるため微細ゲート電極にもかかわ
らずゲート電極配線抵抗を低減、することができる。
実・施例
第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
の一実施例を説明するための断面図である。第１図にお
いて、１１は半導体基板、１２は活性領域、１３はソー
ス・ドレイン領域、１４は第１の絶縁物層、１５は第２
の絶縁物層、１Ｂは第３の絶縁物層、１７はソース・オ
ーミック電極、１８はゲート電極である。
の一実施例を説明するための断面図である。第１図にお
いて、１１は半導体基板、１２は活性領域、１３はソー
ス・ドレイン領域、１４は第１の絶縁物層、１５は第２
の絶縁物層、１Ｂは第３の絶縁物層、１７はソース・オ
ーミック電極、１８はゲート電極である。
第１図（ａ）において、半導体基板１１、例えば半絶縁
性ＧａＡｓｊ！板に所望の不純物濃度を有する活性領域
１２を形成し、表面に第１の絶縁物＠１４として例えば
シリコン酸化膜（ＳｉＯ２）を５００ＯＡ形成し、ゲー
ト形成部にフォトリソグラフィー技術で幅Ｏ，ａμｍの
フォトレジストパターンの形成を行い、これをマスクと
してリアクティブイオンエツチングで断面形状が長方形
に近くテーバの小さい凸状構造の絶縁物パターンを形成
し、この第１の絶縁物１１１４の絶縁物パターンをマス
クとして、イオン注入法を用いてＳｉイオンを１５０Ｋ
ｅ■で５Ｘ１Ｇ”＠（イオン注入し、砒素の雰囲気ガ
ス中で８５０℃で２０分間熱処理し、高濃度ｎ型ソース
・ドレイン領域１３を形成する。
性ＧａＡｓｊ！板に所望の不純物濃度を有する活性領域
１２を形成し、表面に第１の絶縁物＠１４として例えば
シリコン酸化膜（ＳｉＯ２）を５００ＯＡ形成し、ゲー
ト形成部にフォトリソグラフィー技術で幅Ｏ，ａμｍの
フォトレジストパターンの形成を行い、これをマスクと
してリアクティブイオンエツチングで断面形状が長方形
に近くテーバの小さい凸状構造の絶縁物パターンを形成
し、この第１の絶縁物１１１４の絶縁物パターンをマス
クとして、イオン注入法を用いてＳｉイオンを１５０Ｋ
ｅ■で５Ｘ１Ｇ”＠（イオン注入し、砒素の雰囲気ガ
ス中で８５０℃で２０分間熱処理し、高濃度ｎ型ソース
・ドレイン領域１３を形成する。
次に第１１１ （ｂ）のように第２の絶縁物層１５とし
て例えばシリコン窒化膜（ＳｉｘＮ＋）をプラズマＣＶ
Ｄ法で堆積速度１５ＯＡ／ｓｉｎ ｔ’４０００＾形成
する。この時、ＳｉＯ２パターン側部で５ｉｓＮ４は約
３０００＾形成される。このＳｉＯ２パターン側部の堆
積量はＳｉ３Ｎ＋ｌ１１の堆積速度に依存し、第２図に
示すように、堆積速度が小さいほど５ｉＯｚパタ一ン側
部の堆積量は大きくなる。次に感光性樹脂、例えばフォ
トレジストＡ ２ １４００−３１（商品名）を約２．
５μｍ回転塗布する。この場合パターン上部には薄く塗
布され表面は平坦化される。これを酸素プラズマ中にさ
らし、フォトレジストをエツチングし、凸状パターンの
上部を露出させ、ｓ’ｉ３Ｎ＋をＣＦ４ガスを用いたド
ライエツチングで除去し、第１図（Ｃ）のように、第１
の絶縁物１４のＳｉＯ２パターンをＨＦ系のエツチング
液でエツチングして除去する。その後フォトレジストを
除去する。
て例えばシリコン窒化膜（ＳｉｘＮ＋）をプラズマＣＶ
Ｄ法で堆積速度１５ＯＡ／ｓｉｎ ｔ’４０００＾形成
する。この時、ＳｉＯ２パターン側部で５ｉｓＮ４は約
３０００＾形成される。このＳｉＯ２パターン側部の堆
積量はＳｉ３Ｎ＋ｌ１１の堆積速度に依存し、第２図に
示すように、堆積速度が小さいほど５ｉＯｚパタ一ン側
部の堆積量は大きくなる。次に感光性樹脂、例えばフォ
トレジストＡ ２ １４００−３１（商品名）を約２．
５μｍ回転塗布する。この場合パターン上部には薄く塗
布され表面は平坦化される。これを酸素プラズマ中にさ
らし、フォトレジストをエツチングし、凸状パターンの
上部を露出させ、ｓ’ｉ３Ｎ＋をＣＦ４ガスを用いたド
ライエツチングで除去し、第１図（Ｃ）のように、第１
の絶縁物１４のＳｉＯ２パターンをＨＦ系のエツチング
液でエツチングして除去する。その後フォトレジストを
除去する。
第１図（ｄ）のように次に第３の絶縁物１６として例え
ばシリコン窒化膜（Ｓｉ３Ｎ＋）を全面にプラズマＣＶ
Ｄ法で堆積速度１５ＯＡ／Ｗｉｎ ｔ’４０００Ａ形成
する。このとき、第１の絶縁物１４跡の０．８μｍ凹パ
ターン側部には約２５００＾形成される。凹部パターン
側部に形成される３ｉ３Ｎ＋は凹部パターンのパターン
寸法に依存し、第３図のようになる。パターン寸法が１
μｍ以下になると、パターン側部の堆積−が少なくなる
ことがわかる。この凹部パターン側部に形成されるＳｉ
３Ｎ４の膜厚がソース・ゲート閤の距離となり、これは
、プラズマＣＶＤでＳｉ３Ｎ＋形成時の堆積速度高精度
に制御できる。
ばシリコン窒化膜（Ｓｉ３Ｎ＋）を全面にプラズマＣＶ
Ｄ法で堆積速度１５ＯＡ／Ｗｉｎ ｔ’４０００Ａ形成
する。このとき、第１の絶縁物１４跡の０．８μｍ凹パ
ターン側部には約２５００＾形成される。凹部パターン
側部に形成される３ｉ３Ｎ＋は凹部パターンのパターン
寸法に依存し、第３図のようになる。パターン寸法が１
μｍ以下になると、パターン側部の堆積−が少なくなる
ことがわかる。この凹部パターン側部に形成されるＳｉ
３Ｎ４の膜厚がソース・ゲート閤の距離となり、これは
、プラズマＣＶＤでＳｉ３Ｎ＋形成時の堆積速度高精度
に制御できる。
゛ 次に第１図（ｅ）めように、全面をＣＦ４ガス
中でリアクティブイオンエツチングし、ゲート部の基板
を露出させる。この時、凹部パターンの側部に形成され
たＳｉ３Ｎ＋は除去されずに残こり、この膜厚分だけ最
初のＳｉＯ２パターン幅が縮小され、容易にサブミクロ
ンパターンが得られる。
中でリアクティブイオンエツチングし、ゲート部の基板
を露出させる。この時、凹部パターンの側部に形成され
たＳｉ３Ｎ＋は除去されずに残こり、この膜厚分だけ最
初のＳｉＯ２パターン幅が縮小され、容易にサブミクロ
ンパターンが得られる。
コ（１）場合、ｏ、ａμｍのＳｉＯ２パターンが０．２
５μｍのＳｉ３Ｎ＋によりゲート長が０．３μｍと微細
になる。そして、第１図（ｆ）のように、ソース・ドレ
イン電極１７としてＡｕＧｅ／Ｎ ｉ／Ａｕをリフトオ
フ法でソース・ドレイン領域１３上の第２の絶縁層１５
に４０００＾形成し、またゲート電極１８としてＴｉ／
Ｐｔ／Ａｕを凹部パターン内に蒸着し、さらに選択メッ
キ法で幅１．０μｍ厚さ１．０μｍのＴ型構造に形成す
る。
５μｍのＳｉ３Ｎ＋によりゲート長が０．３μｍと微細
になる。そして、第１図（ｆ）のように、ソース・ドレ
イン電極１７としてＡｕＧｅ／Ｎ ｉ／Ａｕをリフトオ
フ法でソース・ドレイン領域１３上の第２の絶縁層１５
に４０００＾形成し、またゲート電極１８としてＴｉ／
Ｐｔ／Ａｕを凹部パターン内に蒸着し、さらに選択メッ
キ法で幅１．０μｍ厚さ１．０μｍのＴ型構造に形成す
る。
このように、ゲート５％ ０．３μｍ１ソース・ゲート
間距ｌｌ１Ｇ、２５μｍ１ゲート電極膜厚１．０μｍの
５ＢＦＥＴが形成できる。
間距ｌｌ１Ｇ、２５μｍ１ゲート電極膜厚１．０μｍの
５ＢＦＥＴが形成できる。
実施例では、ゲート長を０．３μｍ１ソース・ゲート閤
距離を０．２５μｍとしたが、これらの寸法は、第１の
絶縁物層のパターン幅および第３の絶縁物層の凹部パタ
ーン側部での堆積膜厚で制御でき、さらに微細なゲート
電極の形成も可能である。
距離を０．２５μｍとしたが、これらの寸法は、第１の
絶縁物層のパターン幅および第３の絶縁物層の凹部パタ
ーン側部での堆積膜厚で制御でき、さらに微細なゲート
電極の形成も可能である。
また、ゲート電極が微細になった時起こるショトチャン
ネル効果を防ぐ寸法として第４図に示すように第１の絶
縁膜１４の形状を等方性エツチングなどで台形状に形成
することにより、高濃度ｎ型ソース・ドレイン領域１３
の注入キャリア濃度をゲート側端部で減少させシフトチ
ャンネル効果を防ぐことができる。なお、凸状構造を台
形状にしても、後の工程には影響はしない。
ネル効果を防ぐ寸法として第４図に示すように第１の絶
縁膜１４の形状を等方性エツチングなどで台形状に形成
することにより、高濃度ｎ型ソース・ドレイン領域１３
の注入キャリア濃度をゲート側端部で減少させシフトチ
ャンネル効果を防ぐことができる。なお、凸状構造を台
形状にしても、後の工程には影響はしない。
発明の効果
以上述べてきたように、本発明によれば、凸部および凹
部パターンに絶縁膜を形成し、そしてエツチングするこ
とによりパターン側部に絶縁膜を残こし、これをソース
・ゲート間隔の形成、さらにゲート金属の支持として用
いることにより、ゲート長が短かくかつソース・ゲート
規制抵抗が小さく、さらにゲート電極抵抗が小さいとと
もに、ゲート電極と半導体基板の密着も確保できる５Ｂ
ＦＥＴが形成可能となった。
部パターンに絶縁膜を形成し、そしてエツチングするこ
とによりパターン側部に絶縁膜を残こし、これをソース
・ゲート間隔の形成、さらにゲート金属の支持として用
いることにより、ゲート長が短かくかつソース・ゲート
規制抵抗が小さく、さらにゲート電極抵抗が小さいとと
もに、ゲート電極と半導体基板の密着も確保できる５Ｂ
ＦＥＴが形成可能となった。
第１図（ａ）〜（ｆ）は本発明の一実施例における５Ｂ
ＦＥＴの製造工程を説明するための断面図、第２図はＳ
ｉ３Ｎ＋堆積膜厚の堆積速度依存性を示す図、第３図は
Ｓ ｉ ３Ｎ４堆積膜厚のパターン寸法依存性を示す図
、第４図は他の実施例の５ＢＦＥＴの断面図、第５図は
従来の５ＢＦＥＴの製造工程を説明するための断面図で
ある。 １１・・・半導体基板、１３・・・ソース・ドレイン領
域、１４・・・第１の絶縁物層、１５・・・第２の絶縁
物層、１６・・・第３の絶縁物層、１７・・・ソース・
ドレイン電極、１８・・・ゲート電極 代理人 森 本 義 弘 第１図 ｔａ ／２ ／ｊ 第２図 □ 用Ｕ度（イ／、４）− 第う図 ノ１°ｆ−ｙ刊シＷ （声−） Ｉ３ − リド、
Ｎ ト。
ＦＥＴの製造工程を説明するための断面図、第２図はＳ
ｉ３Ｎ＋堆積膜厚の堆積速度依存性を示す図、第３図は
Ｓ ｉ ３Ｎ４堆積膜厚のパターン寸法依存性を示す図
、第４図は他の実施例の５ＢＦＥＴの断面図、第５図は
従来の５ＢＦＥＴの製造工程を説明するための断面図で
ある。 １１・・・半導体基板、１３・・・ソース・ドレイン領
域、１４・・・第１の絶縁物層、１５・・・第２の絶縁
物層、１６・・・第３の絶縁物層、１７・・・ソース・
ドレイン電極、１８・・・ゲート電極 代理人 森 本 義 弘 第１図 ｔａ ／２ ／ｊ 第２図 □ 用Ｕ度（イ／、４）− 第う図 ノ１°ｆ−ｙ刊シＷ （声−） Ｉ３ − リド、
Ｎ ト。
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に第１の絶縁物層からなる凸状構造
を形成する第１の工程と、前記凸状構造をマスクとして
ソース・ドレイン領域を前記半導体基板に形成する第２
の工程と、第２の絶縁物層を前記半導体基板表面および
第１の絶縁物層上に形成する第３の工程と、前記第１の
絶縁物層表面を露出させた後に前記第１の絶縁物層を除
去し、半導体基板表面を露出させる第４の工程と、前記
第２の絶縁物層上および露出した半導体基板表面に第３
の絶縁物層を形成する第５の工程と、前記第３の絶縁物
層と接する半導体基板表面を露出させる第６の工程と、
前記露出した半導体基板上にゲート電極を形成する第７
の工程と、ソース・ドレイン電極を形成する第８の工程
を有することを特徴とする半導体装置の製造方法。 ２、第１の絶縁層がシリコン酸化膜、第２および第３の
絶縁物層がシリコ窒化膜であることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5926385A JPS61216487A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5926385A JPS61216487A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216487A true JPS61216487A (ja) | 1986-09-26 |
Family
ID=13108307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5926385A Pending JPS61216487A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216487A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263770A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 |
| KR100922575B1 (ko) * | 2007-12-05 | 2009-10-21 | 한국전자통신연구원 | 티형 게이트 전극을 구비한 반도체 소자 및 그의 제조 방법 |
| CN107871784A (zh) * | 2016-09-23 | 2018-04-03 | 住友电气工业株式会社 | 半导体器件 |
-
1985
- 1985-03-22 JP JP5926385A patent/JPS61216487A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263770A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 |
| KR100922575B1 (ko) * | 2007-12-05 | 2009-10-21 | 한국전자통신연구원 | 티형 게이트 전극을 구비한 반도체 소자 및 그의 제조 방법 |
| US7973368B2 (en) | 2007-12-05 | 2011-07-05 | Electronics And Telecommunications Research Institute | Semiconductor device with T-gate electrode |
| CN107871784A (zh) * | 2016-09-23 | 2018-04-03 | 住友电气工业株式会社 | 半导体器件 |
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