JPS61240684A - シヨツトキ−型電界効果トランジスタ及びその製造方法 - Google Patents
シヨツトキ−型電界効果トランジスタ及びその製造方法Info
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- JPS61240684A JPS61240684A JP8275385A JP8275385A JPS61240684A JP S61240684 A JPS61240684 A JP S61240684A JP 8275385 A JP8275385 A JP 8275385A JP 8275385 A JP8275385 A JP 8275385A JP S61240684 A JPS61240684 A JP S61240684A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ波通信等に用いられるショットキー
型電界効果トランジスタ及びその製造方法に関する。
型電界効果トランジスタ及びその製造方法に関する。
従来、この種のショットキー型電界効果トランジスタは
、高出力増幅回路に用いる際、ゲート・ドレイン電極間
耐圧が実用上の問題となっていた。
、高出力増幅回路に用いる際、ゲート・ドレイン電極間
耐圧が実用上の問題となっていた。
この耐圧を決定するデバイス構造上の要因として、高濃
度エピタキシャル層をエツチングしたリセス構造におい
て、ドレイン電極側に電界集中が発生することが知られ
ている。これに対する有効なデバイス構造設計技術とし
て、第４図に示す様な、基板表面に対し、緩やかな角度
を有するグレーデド・リセス構造がある。リセス構造の
幾何学的な曲率を小さくすることにより、電界の集中を
防止する手法である。
度エピタキシャル層をエツチングしたリセス構造におい
て、ドレイン電極側に電界集中が発生することが知られ
ている。これに対する有効なデバイス構造設計技術とし
て、第４図に示す様な、基板表面に対し、緩やかな角度
を有するグレーデド・リセス構造がある。リセス構造の
幾何学的な曲率を小さくすることにより、電界の集中を
防止する手法である。
一方、デバイス構造の設計上考慮すべき他の要因として
、ソース・ドレイン電極間距離の短縮化があり、デバイ
ス特性に対する外因的抵抗成分の低減が期待される。
、ソース・ドレイン電極間距離の短縮化があり、デバイ
ス特性に対する外因的抵抗成分の低減が期待される。
この点において、一定の厚さの高濃度エピタキシャル層
に対して、単にグレーデド・リセス構造を採用したので
は、むしろ電極間抵抗成分の増大となるため、特に電界
集中が問題となるドレイン電極側をグレーデド・リセス
化した非対称な形状が有効である。
に対して、単にグレーデド・リセス構造を採用したので
は、むしろ電極間抵抗成分の増大となるため、特に電界
集中が問題となるドレイン電極側をグレーデド・リセス
化した非対称な形状が有効である。
以上に述べた観点による従来技術として、第５を有する
Ｇ ａ Ａ ｓ基板上において、リセスを形成すことに
より、基板表面に対する面の角度を各々１９°、９０°
とする非対称リセス構造を実現するものである。
Ｇ ａ Ａ ｓ基板上において、リセスを形成すことに
より、基板表面に対する面の角度を各々１９°、９０°
とする非対称リセス構造を実現するものである。
しかしながら上述した従来のリセス構造では、特定の結
晶方位に対してのみ有効であるため、デバイス構造の設
計上着しい制約を受けるという欠点がある。通常、Ｇａ
Ａｓ電界効果トランジスタの製造に用いられる基板は（
１００）面を有するものであり、上述の従来例を、その
まま適用することができない。
晶方位に対してのみ有効であるため、デバイス構造の設
計上着しい制約を受けるという欠点がある。通常、Ｇａ
Ａｓ電界効果トランジスタの製造に用いられる基板は（
１００）面を有するものであり、上述の従来例を、その
まま適用することができない。
本発明は上記問題点に対処してなされたもので、基板の
結晶方位に依存することのない非対称リセス構造を可能
としドレイン耐圧の向上をもたらし、微細なゲート長の
電極を得ると共に、リセス構造とゲート電極を自己整合
的に形成でき、生産性が優几、特性の向上、均一化、微
細化の達成されたショットキー電界効果トランジスタを
提供することを目的とする。
結晶方位に依存することのない非対称リセス構造を可能
としドレイン耐圧の向上をもたらし、微細なゲート長の
電極を得ると共に、リセス構造とゲート電極を自己整合
的に形成でき、生産性が優几、特性の向上、均一化、微
細化の達成されたショットキー電界効果トランジスタを
提供することを目的とする。
５一
本発明の第１の発明のショットキー型電界効果トランジ
スタは、能動層に非対称なリセス構造を有し該リセス構
造内にゲート電極を有するショットキー型電界効果トラ
ンジスタにおいて、前記能動層の結晶面に依存すること
なく形成された非対称リセス構造と、該リセス構造内の
ソース電極側のリセス端に対し自己整合的に形成された
ゲート電極とを含んで構成される。
スタは、能動層に非対称なリセス構造を有し該リセス構
造内にゲート電極を有するショットキー型電界効果トラ
ンジスタにおいて、前記能動層の結晶面に依存すること
なく形成された非対称リセス構造と、該リセス構造内の
ソース電極側のリセス端に対し自己整合的に形成された
ゲート電極とを含んで構成される。
また、本発明の第２の発明のショットキー型電界効果ト
ランジスタの製造方法は、半導体基板の能動層上に形成
された絶縁膜に開口部を設け能動層を露出させる工程と
、表面に７オトレジストを塗布しソース側の絶縁膜の一
部とそれに続く絶縁膜除去領域の一部に７オトレジスト
開口部を設ける工程と、フォトレジストに熱処理を加え
フォトレジストと能動層の密着性を調節する工程と、フ
ォトレジストと絶縁膜をマスクとして能動層をエツチン
グ液によりエツチングし前記能動層に非対称リセス構造
を形成する工程と、少なくともソース電極側の絶縁膜の
エツチングマスクの一部を除去することなく、ソース電
極側のリセス端に自己整合してゲート電極を形成する工
程とを含んで構成される。
ランジスタの製造方法は、半導体基板の能動層上に形成
された絶縁膜に開口部を設け能動層を露出させる工程と
、表面に７オトレジストを塗布しソース側の絶縁膜の一
部とそれに続く絶縁膜除去領域の一部に７オトレジスト
開口部を設ける工程と、フォトレジストに熱処理を加え
フォトレジストと能動層の密着性を調節する工程と、フ
ォトレジストと絶縁膜をマスクとして能動層をエツチン
グ液によりエツチングし前記能動層に非対称リセス構造
を形成する工程と、少なくともソース電極側の絶縁膜の
エツチングマスクの一部を除去することなく、ソース電
極側のリセス端に自己整合してゲート電極を形成する工
程とを含んで構成される。
また本発明の第３の発明のショットキー型電界効果トラ
ンジスタの製造方法は半導体基板の能動層上に形成され
た絶縁膜に開口部を設け能動層を露出させる工程と、表
面に７オトレジストを塗布しソース側の絶縁膜の一部と
それに続く絶縁膜除去領域の一部にわたりフォトレジス
ト開口部を設ける工程と、前記露出した開口部の絶縁膜
を除去する工程と、フォトレジストと能動層の密着性を
調節する工程と、フォトレジストをマスクとして能動層
をエツチング液によりエツチングし前記能動層に非対象
リセス構造を形成する工程と、前記フォトレジストをマ
スクとしてゲート電極金属を付着し、ソース電極側のリ
セス端に自己整合してゲート電極を形成する工程とを含
んで構成さ几る。
ンジスタの製造方法は半導体基板の能動層上に形成され
た絶縁膜に開口部を設け能動層を露出させる工程と、表
面に７オトレジストを塗布しソース側の絶縁膜の一部と
それに続く絶縁膜除去領域の一部にわたりフォトレジス
ト開口部を設ける工程と、前記露出した開口部の絶縁膜
を除去する工程と、フォトレジストと能動層の密着性を
調節する工程と、フォトレジストをマスクとして能動層
をエツチング液によりエツチングし前記能動層に非対象
リセス構造を形成する工程と、前記フォトレジストをマ
スクとしてゲート電極金属を付着し、ソース電極側のリ
セス端に自己整合してゲート電極を形成する工程とを含
んで構成さ几る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。
第１図において、ソース電極１、ドレイン電極５はオー
ミック電極材料ＡｕＧｅ等により構成さｎている。また
ゲート電極３は、ＧａＡｓ基板６に対して良好なショッ
トキー特性を示すＭ等により構成され、ソース電極１の
側のリセス端において、絶縁膜２に対してオーバーレイ
構造をとることができる。この絶縁膜２はＣＶＤ法によ
るＳｉＯ２または５ｉｓＮ４等を用いることができる。
ミック電極材料ＡｕＧｅ等により構成さｎている。また
ゲート電極３は、ＧａＡｓ基板６に対して良好なショッ
トキー特性を示すＭ等により構成され、ソース電極１の
側のリセス端において、絶縁膜２に対してオーバーレイ
構造をとることができる。この絶縁膜２はＣＶＤ法によ
るＳｉＯ２または５ｉｓＮ４等を用いることができる。
またドレイン電極側のリセス形状４のみを表面に対しな
だらかな構造として本実施例は構成されている。
だらかな構造として本実施例は構成されている。
第２図（ａ）〜（Ｃ）は本発明の一実施例の第１の製造
方法を説明するために工程順に示した断面図である。
方法を説明するために工程順に示した断面図である。
まず、第２図（ａ）に示すように、半導体基板の能動層
１０３上に絶縁膜５ｉＯ２１０２を形成し、リセス構造
を形成するために絶縁膜１０２に開口部を設け能動層１
０３を露出させる。これらの加工はソース電極金属１０
１、ドレイン電極金属１０４の間に配置されるようパタ
ーン設計がなされる。
１０３上に絶縁膜５ｉＯ２１０２を形成し、リセス構造
を形成するために絶縁膜１０２に開口部を設け能動層１
０３を露出させる。これらの加工はソース電極金属１０
１、ドレイン電極金属１０４の間に配置されるようパタ
ーン設計がなされる。
次に、第２図中）に示すように、表面にフォトレジスト
を塗布し露光、現像することにより、その開口部に絶縁
物１０２の一部が露出し、それに続く絶縁膜除去領域の
一部も露出させる。
を塗布し露光、現像することにより、その開口部に絶縁
物１０２の一部が露出し、それに続く絶縁膜除去領域の
一部も露出させる。
次いで、フォトレジストに熱処理を加えフォトレジスト
１０５と能動層１０３の密着性を調節する。次に、フォ
トレジスト１０５と絶縁膜１０２をマスクとして、Ｈ２
Ｏ２、Ｈｓ ＰＯ４を主成分とする能動層１０２のエツ
チング液を用いてエツチングし、非対称リセス構造１０
６を形成する。
１０５と能動層１０３の密着性を調節する。次に、フォ
トレジスト１０５と絶縁膜１０２をマスクとして、Ｈ２
Ｏ２、Ｈｓ ＰＯ４を主成分とする能動層１０２のエツ
チング液を用いてエツチングし、非対称リセス構造１０
６を形成する。
ここで、エツチング液に対して、絶縁物５ｉＯ２１０２
と７オトレジスト１０５では能動層１０３の表面との接
触部に容易にエツチング液の侵入を許すため、エツチン
グ形状がアンダーカット形状を構成することを利用して
いる。フォトレジスト１０５の開口部の両側における材
質の密着性の相違を利用して、アンダーカット量の制御
を行い、非対称なリセス構造が形成される。
と７オトレジスト１０５では能動層１０３の表面との接
触部に容易にエツチング液の侵入を許すため、エツチン
グ形状がアンダーカット形状を構成することを利用して
いる。フォトレジスト１０５の開口部の両側における材
質の密着性の相違を利用して、アンダーカット量の制御
を行い、非対称なリセス構造が形成される。
リセス構造の制御は、パターニング後のレジスト１０５
において、例えば、ノボラック樹脂を主成分とするポジ
型レジストでは、８０℃〜２００℃の熱処理を３０分〜
１時間を施すことにより、容易に密着性を制御すること
ができる。このことは、レジスト処理のいわゆるアフタ
ーベーク、ポストベークと称される一般的な処理法であ
る。また逆に水洗処理をすることにより密着性を低下さ
せることも可能である。
において、例えば、ノボラック樹脂を主成分とするポジ
型レジストでは、８０℃〜２００℃の熱処理を３０分〜
１時間を施すことにより、容易に密着性を制御すること
ができる。このことは、レジスト処理のいわゆるアフタ
ーベーク、ポストベークと称される一般的な処理法であ
る。また逆に水洗処理をすることにより密着性を低下さ
せることも可能である。
また、ドレイン側のアンダーカットは、ドレイン側の絶
縁膜１０２の存在により無制限に進行することはない。
縁膜１０２の存在により無制限に進行することはない。
次に、第２図（Ｃ）に示すように、リセス構造１０６を
形成後、ゲート電極１０７１よ蒸着法等を用いて配置さ
れる。図より明らかなように、この際ゲート電極１０７
は一部を絶縁膜１０２を被覆するように配置される。そ
の後リフトオフ法によりフォトレジストを除去すると第
１図に示したデバイス構造が得られる。
形成後、ゲート電極１０７１よ蒸着法等を用いて配置さ
れる。図より明らかなように、この際ゲート電極１０７
は一部を絶縁膜１０２を被覆するように配置される。そ
の後リフトオフ法によりフォトレジストを除去すると第
１図に示したデバイス構造が得られる。
第３図（ａ）〜（Ｃ）は本発明の一実施の第２の製造方
法を説明するために工程順に示した断面図である。
法を説明するために工程順に示した断面図である。
まず、第３図（ａ）に示すように第２図（ａ）及び第２
図（ｂ）に示したと同様に半導体基板の能動層２０３上
に形成された絶縁膜２０２に開口部を設け能動層を露出
させる。次いで表面にフォトレジストを塗布し、ソース
側の絶縁膜の一部とそれに続く絶縁膜除去領域の一部に
わたりフォトレジスト開口部を設ける。
図（ｂ）に示したと同様に半導体基板の能動層２０３上
に形成された絶縁膜２０２に開口部を設け能動層を露出
させる。次いで表面にフォトレジストを塗布し、ソース
側の絶縁膜の一部とそれに続く絶縁膜除去領域の一部に
わたりフォトレジスト開口部を設ける。
次に、第３図（ｂ）に示すように、露出している絶縁膜
をエツチング除去する。しかるときは開口部よりソース
側は絶縁膜が、ドレイン側はフォトレジストが能動層に
接する構造が形成される。次いで熱処理しフォトレジス
トと能動層の密着性を調節する。
をエツチング除去する。しかるときは開口部よりソース
側は絶縁膜が、ドレイン側はフォトレジストが能動層に
接する構造が形成される。次いで熱処理しフォトレジス
トと能動層の密着性を調節する。
次に、第３図（ｅ）に示すように７オトレジスト２０５
をマスクとして能動層をエツチングし、能動層に非対称
リセス構造を形成する。次いでフォトレジスト２０５を
マスクとしてゲート電極金属２０７例えばＭを付着させ
、リフトオフ法によりフォトレジスト上の金属を除去す
るとゲート電極はソース電極側のリセス端に自己整合し
て形成できる。しかるときは、絶縁物５ｉＯ２２０２を
被覆することのない電極構造が得らｆる。
をマスクとして能動層をエツチングし、能動層に非対称
リセス構造を形成する。次いでフォトレジスト２０５を
マスクとしてゲート電極金属２０７例えばＭを付着させ
、リフトオフ法によりフォトレジスト上の金属を除去す
るとゲート電極はソース電極側のリセス端に自己整合し
て形成できる。しかるときは、絶縁物５ｉＯ２２０２を
被覆することのない電極構造が得らｆる。
以上、説明したように、本発明は、リセス構造形成のエ
ツチング時のマスク材のエツチング液に対する密着耐性
の相異を利用することにより、基板結晶面に関連なく、
非対称リセス構造を形成できる効果がある。
ツチング時のマスク材のエツチング液に対する密着耐性
の相異を利用することにより、基板結晶面に関連なく、
非対称リセス構造を形成できる効果がある。
こｎは、デバイス特性上、ドレイン耐圧の向上をもたら
す効果である。
す効果である。
加えて、非対称リセス構造の形成と、ゲート電極の形成
を連続した工程で処理できることにもたらされた効果が
ある。以下に説明をする。
を連続した工程で処理できることにもたらされた効果が
ある。以下に説明をする。
第２図（ａ）〜（Ｃ）、第３図（ａ）〜（Ｃ）の実施例
に示した様にソース電極側のリセス端に対して、整合し
てゲート電極が形成さｎるため、デバイス製造上相互コ
ンダクタンス等、特性の均一化に帰与することがある。
に示した様にソース電極側のリセス端に対して、整合し
てゲート電極が形成さｎるため、デバイス製造上相互コ
ンダクタンス等、特性の均一化に帰与することがある。
これは、相互コンダクタンスが、ソース、ゲート電極間
及び、ソース電極側のリセス形状等のデバイス構造上の
要因により、大きく影響されることによる。本発明によ
れば、単に非対称リセス構造を用いるばかりでなく、同
時にこうした効果も達成し得る。まだ、第２図（ａ）〜
（ｃ）に示した実施例においては、レジストの開口寸法
６′ に対して、絶縁物７０２の一部が露出してゲート
電極材料により被覆されるため、実際のゲート電極寸法
はｔで規定される。
及び、ソース電極側のリセス形状等のデバイス構造上の
要因により、大きく影響されることによる。本発明によ
れば、単に非対称リセス構造を用いるばかりでなく、同
時にこうした効果も達成し得る。まだ、第２図（ａ）〜
（ｃ）に示した実施例においては、レジストの開口寸法
６′ に対して、絶縁物７０２の一部が露出してゲート
電極材料により被覆されるため、実際のゲート電極寸法
はｔで規定される。
このことは、ゲート電極寸法の微細化によるデバイス特
性の向上において、レジストの最小バターニング限界を
越えた微細なゲート電極寸法を達成し得る効果をもつ。
性の向上において、レジストの最小バターニング限界を
越えた微細なゲート電極寸法を達成し得る効果をもつ。
こうした手法は、近年特に発達をとげた露光装置技術を
用いて可能である。
用いて可能である。
ステッパー等では、最小パターニング寸法をはるかにし
のぐ、位置合わせ精度の高度化が達成されており上記の
手法の適用可能性を示している。
のぐ、位置合わせ精度の高度化が達成されており上記の
手法の適用可能性を示している。
以上説明したとおり、本発明によｎば、基板の結晶方位
に依存することのない非対称リセス構造の製作が可能と
なり、ドレイン耐圧の向上をもたらすことができ、また
微細なゲート長の電極を自己整合的に形成することが可
能となり、高性能化、高信頼性化、微細化が進んだショ
ットキー電界効果トランジスタを生産性よく得ることが
できる。
に依存することのない非対称リセス構造の製作が可能と
なり、ドレイン耐圧の向上をもたらすことができ、また
微細なゲート長の電極を自己整合的に形成することが可
能となり、高性能化、高信頼性化、微細化が進んだショ
ットキー電界効果トランジスタを生産性よく得ることが
できる。
第１図は本発明の一実施例の断面図、第２図（ａ）〜（
Ｃ）は本発明の一実施例の製造方法を説明するために工
程順に示した断面図、第３図（ａ）〜（ｃ）は本発明の
他の実施例の製造方法を説明するために工程順に示した
断面図、第４図は従来のグレーデド・リセス構造の断面
図、第５図は従来の結晶面方位を利用した非対称リセス
構造の断面図である。 １・・・・・・ソース電極、２・・・・・・絶縁膜、３
・・・・・・ゲート電極、４・・・・・・非対称リセス
形状面、５・・・・・・ドレイン電極、６・・・・・・
能動層、７・・・・・・ＧａＡｓ（１１２’：１面、８
・・−−−−ＧａＡｓＣ（−１）（−１）１：１面、９
−−−−−−ＧａＡｓ（１１１）面、１０１ ・−・・
−・ソース電極金属、１０２．２０２・・・・・・絶縁
膜、１０３，２０３・・・・・・能動層、１０４・・・
・・・ドレイン電極金属、１０５，２０５・・・・・・
フォトレジスト、１０６・・・・・・リセス形状面、１
０７゜２０７・・・・・・ゲート電極金属。 −’ｑ ｑ ’ｑ −
Ｃ）は本発明の一実施例の製造方法を説明するために工
程順に示した断面図、第３図（ａ）〜（ｃ）は本発明の
他の実施例の製造方法を説明するために工程順に示した
断面図、第４図は従来のグレーデド・リセス構造の断面
図、第５図は従来の結晶面方位を利用した非対称リセス
構造の断面図である。 １・・・・・・ソース電極、２・・・・・・絶縁膜、３
・・・・・・ゲート電極、４・・・・・・非対称リセス
形状面、５・・・・・・ドレイン電極、６・・・・・・
能動層、７・・・・・・ＧａＡｓ（１１２’：１面、８
・・−−−−ＧａＡｓＣ（−１）（−１）１：１面、９
−−−−−−ＧａＡｓ（１１１）面、１０１ ・−・・
−・ソース電極金属、１０２．２０２・・・・・・絶縁
膜、１０３，２０３・・・・・・能動層、１０４・・・
・・・ドレイン電極金属、１０５，２０５・・・・・・
フォトレジスト、１０６・・・・・・リセス形状面、１
０７゜２０７・・・・・・ゲート電極金属。 −’ｑ ｑ ’ｑ −
Claims (3)
- （１）能動層に非対称なリセス構造を有し該リセス構造
内にゲート電極を有するショットキー型電界効果トラン
ジスタにおいて、前記能動層の結晶面に依存することな
く形成された非対称リセス構造と、該リセス構造内のソ
ース電極側のリセス端に対し自己整合的に形成されたゲ
ート電極とを含むことを特徴とするショットキー型電界
効果トランジスタ。 - （２）半導体基板の能動層上に形成された絶縁膜に開口
部を設け能動層を露出させる工程と、表面にフォトレジ
ストを塗布しソース側の絶縁膜の一部とそれに続く絶縁
膜除去領域の一部にわたりフォトレジスト開口部を設け
る工程と、フォトレジスと能動層の密着性を調節する工
程と、フォトレジストと絶縁膜をマスクとして能動層を
エッチング液によりエッチングし前記能動層に非対称リ
セス構造を形成する工程と、少なくともソース電極側の
絶縁膜のエッチングマスクの一部を除去することなく、
ソース電極側のリセス端に自己整合してゲート電極を形
成する工程とを含むことを特徴とするショットキー型電
果トランジスタの製造方法。 - （３）半導体基板の能動層上に形成された絶縁膜に開口
部を設け能動層を露出させる工程と、表面にフォトレジ
ストを塗布しソース側の絶縁膜の一部とそれに続く絶縁
膜除去領域の一部にわたりフォトレジスト開口部を設け
る工程と、前記露出した開口部の絶縁膜を除去する工程
と、フォトレジストと能動層の密着性を調節する工程と
、フォトレジストをマスクとして能動層をエッチング液
によりエッチングし前記能動層に非対称リセス構造を形
成する工程と、前記フォトレジストをマスクとしてゲー
ト電極金属を付着し、ソース電極側のリセス端に自己整
合してゲート電極を形成する工程とを含むことを特徴と
するショットキー型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082753A JPH0713982B2 (ja) | 1985-04-18 | 1985-04-18 | ショットキー型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082753A JPH0713982B2 (ja) | 1985-04-18 | 1985-04-18 | ショットキー型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240684A true JPS61240684A (ja) | 1986-10-25 |
| JPH0713982B2 JPH0713982B2 (ja) | 1995-02-15 |
Family
ID=13783196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082753A Expired - Lifetime JPH0713982B2 (ja) | 1985-04-18 | 1985-04-18 | ショットキー型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713982B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188964U (ja) * | 1987-05-28 | 1988-12-05 | ||
| JPH0366136A (ja) * | 1989-08-04 | 1991-03-20 | Fujitsu Ltd | 半導体装置 |
| JPH08288304A (ja) * | 1995-04-14 | 1996-11-01 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH09107092A (ja) * | 1995-10-09 | 1997-04-22 | Nec Corp | 電界効果トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS57211275A (en) * | 1981-06-22 | 1982-12-25 | Nec Corp | Manufacture of schottky barrier gate type field-effect transistor |
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-
1985
- 1985-04-18 JP JP60082753A patent/JPH0713982B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713982B2 (ja) | 1995-02-15 |
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