JP2714026B2 - 半導体装置用電極の形成方法 - Google Patents
半導体装置用電極の形成方法Info
- Publication number
- JP2714026B2 JP2714026B2 JP63213691A JP21369188A JP2714026B2 JP 2714026 B2 JP2714026 B2 JP 2714026B2 JP 63213691 A JP63213691 A JP 63213691A JP 21369188 A JP21369188 A JP 21369188A JP 2714026 B2 JP2714026 B2 JP 2714026B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist film
- photoresist
- film
- forming
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電界効果のトランジスタ等の半導体装置に用
いる電極の形成方法に関する。
いる電極の形成方法に関する。
（従来の技術） ショットキゲート型電界効果トランジスタ（以下、ME
SFETと略称を用いる）は、通常第２図に示すように半絶
縁性半導体基板１の上に高純度バッファ層２およびｎ形
の動作層３が積層されている。ｎ形動作層３上にオーミ
ック接触して形成されたソース電極４およびドレイン電
極５の間に動作層とショットキ接合を形成しているゲー
ト電極６が配置されている。
SFETと略称を用いる）は、通常第２図に示すように半絶
縁性半導体基板１の上に高純度バッファ層２およびｎ形
の動作層３が積層されている。ｎ形動作層３上にオーミ
ック接触して形成されたソース電極４およびドレイン電
極５の間に動作層とショットキ接合を形成しているゲー
ト電極６が配置されている。
MESFETの高周波特性を向上させるためには、ゲート電
極６の接合容量、直列抵抗を共に小さくすることが必要
であり、近年この要求を満たすゲート電極構造として、
第３図に示した長手方向に垂直な断面がＴ字形であるゲ
ートのMESFETの開発が進められている。
極６の接合容量、直列抵抗を共に小さくすることが必要
であり、近年この要求を満たすゲート電極構造として、
第３図に示した長手方向に垂直な断面がＴ字形であるゲ
ートのMESFETの開発が進められている。
従来Ｔ字形断面形状を持ったゲート電極を形成する方
法として第４図（ａ）に示すように半導体基板１上に一
例としてSiO2の薄膜７を3000Å、フォトレジスト膜８を
7000Å積層し、フォトレジスト膜８に露光、現像処理を
施して所定の形状を有する開孔を形成する。次にフォト
レジスト膜８の開孔を通して薄膜７をエッチングし、薄
膜７に開孔を形成した後、フォトレジスト膜18に薄膜７
の開孔を含む開孔を形成する（第４図（ｂ））。次いで
第４図（ｃ）のようにゲート電極用金属膜12（例えばA
l）を全面に真空蒸着する。これを通常のリフトオフ法
でフォトレジスト膜18およびその上の金属膜12を除去
し、第４図（ｄ）に示すような長手方向に垂直な断面が
Ｔ字形のゲート電極12が形成される。
法として第４図（ａ）に示すように半導体基板１上に一
例としてSiO2の薄膜７を3000Å、フォトレジスト膜８を
7000Å積層し、フォトレジスト膜８に露光、現像処理を
施して所定の形状を有する開孔を形成する。次にフォト
レジスト膜８の開孔を通して薄膜７をエッチングし、薄
膜７に開孔を形成した後、フォトレジスト膜18に薄膜７
の開孔を含む開孔を形成する（第４図（ｂ））。次いで
第４図（ｃ）のようにゲート電極用金属膜12（例えばA
l）を全面に真空蒸着する。これを通常のリフトオフ法
でフォトレジスト膜18およびその上の金属膜12を除去
し、第４図（ｄ）に示すような長手方向に垂直な断面が
Ｔ字形のゲート電極12が形成される。
（発明が解決しようとする課題） しかし、上述した従来の方法では、フォトレジスト膜
８に形成された開孔の寸法と薄膜７の開孔の寸法の差が
問題となる。例えば、薄膜７のエッチングに際して一般
に使用されている等方性のエッチングを施した場合、い
わゆるサイドエッチングのため、薄膜７の開孔はフォト
レジスト膜８の開孔寸法に薄膜７の厚さの約２倍の値を
加えた開孔寸法となる。従ってゲート電極12の接合面積
が大となり、接合容量の増加を招き、MESFETの高周波特
性を低下させる。
８に形成された開孔の寸法と薄膜７の開孔の寸法の差が
問題となる。例えば、薄膜７のエッチングに際して一般
に使用されている等方性のエッチングを施した場合、い
わゆるサイドエッチングのため、薄膜７の開孔はフォト
レジスト膜８の開孔寸法に薄膜７の厚さの約２倍の値を
加えた開孔寸法となる。従ってゲート電極12の接合面積
が大となり、接合容量の増加を招き、MESFETの高周波特
性を低下させる。
これに対し、イオンエッチング又は反応性イオンエッ
チング等の異方性エッチングを用いて薄膜７をエッチン
グする方法もある。イオンを照射して薄膜７をエッチン
グする方法は、フォトレジスト膜８の開孔寸法を比較的
忠実に薄膜７にパターン転写できるが、その反面MESFET
の動作層３に損傷を与えるためMESFETの特性劣化を招く
欠点がある。また、上記実施例では薄膜７がリフトオフ
後もそのまま残る。薄膜７が誘電率の高い物質の場合、
Ｔ字形の断面形状を持つゲート電極では、ゲート電極12
のひさしの部分（Ｔ字の横棒の部分）と動作層３との間
に存在する薄膜による寄生容量が無視できない。従っ
て、薄膜７は、ゲート電極12を形成した後直ちに除去す
ることが望ましい。ゲート電極12に悪影響を与えないで
薄膜７を除去するためには薄膜７の材質は厳しい制限を
受ける。
チング等の異方性エッチングを用いて薄膜７をエッチン
グする方法もある。イオンを照射して薄膜７をエッチン
グする方法は、フォトレジスト膜８の開孔寸法を比較的
忠実に薄膜７にパターン転写できるが、その反面MESFET
の動作層３に損傷を与えるためMESFETの特性劣化を招く
欠点がある。また、上記実施例では薄膜７がリフトオフ
後もそのまま残る。薄膜７が誘電率の高い物質の場合、
Ｔ字形の断面形状を持つゲート電極では、ゲート電極12
のひさしの部分（Ｔ字の横棒の部分）と動作層３との間
に存在する薄膜による寄生容量が無視できない。従っ
て、薄膜７は、ゲート電極12を形成した後直ちに除去す
ることが望ましい。ゲート電極12に悪影響を与えないで
薄膜７を除去するためには薄膜７の材質は厳しい制限を
受ける。
本発明は、上記の従来のMESFETの欠点を改善し、製造
が容易でマイクロ波特性の優れたMESFETを提供すること
を目的とする。
が容易でマイクロ波特性の優れたMESFETを提供すること
を目的とする。
［発明の構成］ （課題を解決するための手段） 半導体基板上に第一のフォトレジスト膜を形成し、こ
れに所定の第一の開孔を設けた後、この第一のフォトレ
ジスト膜表面にのみ、第二のフォトレジスト膜の現像処
理に耐える変成層を形成する。この上に第二のフォトレ
ジスト膜を形成し、露光、現像処理によりこの第二のフ
ォトレジスト膜に、前記第一のフォトレジスト膜の開孔
を含む開孔を形成する。次に全面に電極用金属膜を被着
し、第一のフォトレジスト膜、第二のフォトレジスト膜
を除去し同時にその上の金属膜を除去することにより、
長手方向の垂直な断面がＴ字形状を有する半導体装置用
電極を再現性よく容易に形成する方法を提供する。
れに所定の第一の開孔を設けた後、この第一のフォトレ
ジスト膜表面にのみ、第二のフォトレジスト膜の現像処
理に耐える変成層を形成する。この上に第二のフォトレ
ジスト膜を形成し、露光、現像処理によりこの第二のフ
ォトレジスト膜に、前記第一のフォトレジスト膜の開孔
を含む開孔を形成する。次に全面に電極用金属膜を被着
し、第一のフォトレジスト膜、第二のフォトレジスト膜
を除去し同時にその上の金属膜を除去することにより、
長手方向の垂直な断面がＴ字形状を有する半導体装置用
電極を再現性よく容易に形成する方法を提供する。
（作用） 本発明では、第一のフォトレジスト膜表面に第二フォ
トレジスト膜の現像処理に耐性を持つ変成層を形成す
る。そして、第一のフォトレジストでＴ字の縦棒の幅を
規制し第二のフォトレジストでＴ字の横棒の長さを規制
する。これによりＴ字の縦棒の幅を充分細く製作できる
ので、ゲート電極の接合面積が小になり、高周波特性が
良好となる。
トレジスト膜の現像処理に耐性を持つ変成層を形成す
る。そして、第一のフォトレジストでＴ字の縦棒の幅を
規制し第二のフォトレジストでＴ字の横棒の長さを規制
する。これによりＴ字の縦棒の幅を充分細く製作できる
ので、ゲート電極の接合面積が小になり、高周波特性が
良好となる。
また、Ｔ字の横棒と動作層の間にある絶縁膜（フォト
レジスト）は、通常の現像工程で他の部分に悪影響を与
えず、容易に除去することができる。
レジスト）は、通常の現像工程で他の部分に悪影響を与
えず、容易に除去することができる。
（実施例） 本発明の一つの実施例を図面を参照して説明する。
第１図（ａ）に示すように半導体基板１の上に第一の
フォトレジスト膜８（例えばノボラック樹脂をベースと
したポジ型フォトレジストのAZ1350（商品名））を3000
Åの厚さで形成した後、第一のフォトレジスト膜８に矢
印で示す方向に電子ビーム９を照射する。次に第一のフ
ォトレジスト膜８を例えばAZ系フォトレジスト専用現像
液に１分ディップし、第一のフォトレジスト膜８に第１
図（ｂ）に示す第一の開孔を形成する。次に第一のフォ
トレジスト膜８に例えばCF4プラズマを照射し、第一の
フォトレジスト膜８の表面に変成層10を形成する（第１
図（ｃ））。このように形成された変成層10はAZ系フォ
トレジストおよびその現像液に対して侵されない膜であ
ることが知られている。次に第二のフォトレジスト膜11
として例えばAZ1350J（商品名）を1.5μｍの厚さで塗布
し、露光、現像処理を施して第１図（ｄ）のように第一
フォトレジスト上の第一の開孔の長手方向に沿って第一
の開孔から更に外方に拡がる第二の開孔を第二のフォト
レジストに形成する。このとき、第一のフォトレジスト
膜８の開孔の縁は変成層10に覆われているため、第二の
フォトレジスト膜11の露光，現像処理によってなんら影
響を受けない。これによって半導体基板１上にＴ字形の
断面形状を持ったフォトレジスト膜の貫通孔が形成され
る。次に第１図（ｅ）に示すように全面に金属膜を第一
フォトレジスト膜の厚さにより厚く被着し、更に第一の
フォトレジスト膜８、第二のフォトレジスト膜11および
第二のフォトレジスト膜上の金属膜12を適当なフォトレ
ジスト剥離液、例えばアセトリンを用いリフトオフする
ことによって、第１図（ｆ）に示すようなＴ字形断面形
状の電極が半導体基板１上に形成される。
フォトレジスト膜８（例えばノボラック樹脂をベースと
したポジ型フォトレジストのAZ1350（商品名））を3000
Åの厚さで形成した後、第一のフォトレジスト膜８に矢
印で示す方向に電子ビーム９を照射する。次に第一のフ
ォトレジスト膜８を例えばAZ系フォトレジスト専用現像
液に１分ディップし、第一のフォトレジスト膜８に第１
図（ｂ）に示す第一の開孔を形成する。次に第一のフォ
トレジスト膜８に例えばCF4プラズマを照射し、第一の
フォトレジスト膜８の表面に変成層10を形成する（第１
図（ｃ））。このように形成された変成層10はAZ系フォ
トレジストおよびその現像液に対して侵されない膜であ
ることが知られている。次に第二のフォトレジスト膜11
として例えばAZ1350J（商品名）を1.5μｍの厚さで塗布
し、露光、現像処理を施して第１図（ｄ）のように第一
フォトレジスト上の第一の開孔の長手方向に沿って第一
の開孔から更に外方に拡がる第二の開孔を第二のフォト
レジストに形成する。このとき、第一のフォトレジスト
膜８の開孔の縁は変成層10に覆われているため、第二の
フォトレジスト膜11の露光，現像処理によってなんら影
響を受けない。これによって半導体基板１上にＴ字形の
断面形状を持ったフォトレジスト膜の貫通孔が形成され
る。次に第１図（ｅ）に示すように全面に金属膜を第一
フォトレジスト膜の厚さにより厚く被着し、更に第一の
フォトレジスト膜８、第二のフォトレジスト膜11および
第二のフォトレジスト膜上の金属膜12を適当なフォトレ
ジスト剥離液、例えばアセトリンを用いリフトオフする
ことによって、第１図（ｆ）に示すようなＴ字形断面形
状の電極が半導体基板１上に形成される。
上記実施例では、第一のフォトレジスト膜８の表面変
成層を形成するためにCF4プラズマ処理を施したが、他
の方法を用いても差支えない。例えば、第一のフォトレ
ジスト膜８としてSi含有フォトレジストを用い、通常の
露光現像を行い、第一の開孔を形成する。次に第一のフ
ォトレジスト膜８にO2プラズマ処理を施し、第一のフォ
トレジスト膜８の表面にSiOx膜を生成することによって
も同様の効果が得られる。この場合もアセトン等のフォ
トレジスト剥離液によってSiOx膜と第一のフォトレジス
ト膜の除去が可能であった。
成層を形成するためにCF4プラズマ処理を施したが、他
の方法を用いても差支えない。例えば、第一のフォトレ
ジスト膜８としてSi含有フォトレジストを用い、通常の
露光現像を行い、第一の開孔を形成する。次に第一のフ
ォトレジスト膜８にO2プラズマ処理を施し、第一のフォ
トレジスト膜８の表面にSiOx膜を生成することによって
も同様の効果が得られる。この場合もアセトン等のフォ
トレジスト剥離液によってSiOx膜と第一のフォトレジス
ト膜の除去が可能であった。
また第二のフォトレジスト膜11の開孔を形成した後、
この開孔を通して半導体基板１をエッチングし、その後
金属膜12を被着する半導体装置に対しても適用可能であ
る。
この開孔を通して半導体基板１をエッチングし、その後
金属膜12を被着する半導体装置に対しても適用可能であ
る。
［発明の効果］ 以上述べたように、本発明によれば、第一のフォトレ
ジスト膜の開孔寸法で半導体基板と接する電極パターン
の寸法が決定される。従って再現性よく容易に微細パタ
ーンの形成が可能となる。また第一フォトレジスト膜と
第二フォトレジスト膜の露光，現像処理は別々に行うた
めに第一のフォトレジスト膜の第一の開行と第二のフォ
トレジスト膜との重ね合せは任意に設定可能である。更
に個々のフォトレジスト膜の開孔寸法も、第一のフォト
レジスト膜の開孔寸法が第二のフォトレジスト膜の開孔
寸法を越えない範囲で任意に設定することが可能であ
る。このように本発明によれば高周波特性の優れた半導
体装置用電極を提供できる。
ジスト膜の開孔寸法で半導体基板と接する電極パターン
の寸法が決定される。従って再現性よく容易に微細パタ
ーンの形成が可能となる。また第一フォトレジスト膜と
第二フォトレジスト膜の露光，現像処理は別々に行うた
めに第一のフォトレジスト膜の第一の開行と第二のフォ
トレジスト膜との重ね合せは任意に設定可能である。更
に個々のフォトレジスト膜の開孔寸法も、第一のフォト
レジスト膜の開孔寸法が第二のフォトレジスト膜の開孔
寸法を越えない範囲で任意に設定することが可能であ
る。このように本発明によれば高周波特性の優れた半導
体装置用電極を提供できる。
第１図（ａ）〜（ｆ）は本発明に係る半導体装置用電極
の製造工程の一実施例を示す断面図、第２図、第３図は
従来方法による半導体装置用電極を示す断面図、第４図
（ａ）〜（ｄ）は従来方法による半導体装置用電極の製
造工程を示す断面図である。 １……半導体基板,2……バッファ層,3……動作層,4……
ソース電極,5……ドレイン電極,6……ゲート電極,7……
薄膜,8……第一フォトレジスト,9……電子ビーム,10…
…変成層、11……第二フォトレジスト,12……電極金属,
18……フォトレジスト
の製造工程の一実施例を示す断面図、第２図、第３図は
従来方法による半導体装置用電極を示す断面図、第４図
（ａ）〜（ｄ）は従来方法による半導体装置用電極の製
造工程を示す断面図である。 １……半導体基板,2……バッファ層,3……動作層,4……
ソース電極,5……ドレイン電極,6……ゲート電極,7……
薄膜,8……第一フォトレジスト,9……電子ビーム,10…
…変成層、11……第二フォトレジスト,12……電極金属,
18……フォトレジスト
Claims (1)
- 【請求項１】半導体基板上に第一のフォトレジスト膜を
形成し、このフォトレジスト膜に所定の第一の開孔を設
ける工程と、前記第一のフォトレジスト膜の表面にのみ
第二のフォトレジスト膜の現像処理に耐性を有する変成
層を形成する工程と、前記第一フォトレジスト膜上に形
成された耐性層上に第二のフォトレジスト膜を形成する
工程と、前記第一フォトレジスト膜の第一の開孔の長手
方向の縁から両側に広がる形状と大きさを有する第二の
開孔を前記第二のフォトレジスト膜に設ける工程と、そ
の上に電極金属を前記第一フォトレジストより厚く被着
する工程と、前記第一、第二のフォトレジスト膜および
その上の電極金属を除去する工程とよりなり、前記半導
体基板上にＴ字型の断面形状を有する電極を形成するこ
とを特徴とする半導体装置用電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213691A JP2714026B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体装置用電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213691A JP2714026B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体装置用電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265139A JPH0265139A (ja) | 1990-03-05 |
| JP2714026B2 true JP2714026B2 (ja) | 1998-02-16 |
Family
ID=16643389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213691A Expired - Fee Related JP2714026B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体装置用電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714026B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3131016B2 (ja) * | 1992-04-08 | 2001-01-31 | 沖電気工業株式会社 | ネガ型レジストパターンの形成方法 |
| SG60011A1 (en) * | 1995-07-26 | 1999-02-22 | Tdk Corp | Resist pattern of t-shaped cross section its preparation and magnetoresistance thin film element |
| US5981319A (en) * | 1997-09-22 | 1999-11-09 | Lucent Technologies Inc. | Method of forming a T-shaped gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4213840A (en) | 1978-11-13 | 1980-07-22 | Avantek, Inc. | Low-resistance, fine-line semiconductor device and the method for its manufacture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623783A (en) * | 1979-08-01 | 1981-03-06 | Matsushita Electronics Corp | Formation of electrode for semiconductor device |
| JPH07120676B2 (ja) * | 1986-08-15 | 1995-12-20 | 日本電気株式会社 | 電界効果型半導体装置の製造方法 |
-
1988
- 1988-08-30 JP JP63213691A patent/JP2714026B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4213840A (en) | 1978-11-13 | 1980-07-22 | Avantek, Inc. | Low-resistance, fine-line semiconductor device and the method for its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0265139A (ja) | 1990-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0130963B1 (ko) | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 | |
| JPH0637118A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6070768A (ja) | 電界効果トランジスタの製造方法 | |
| JP2714026B2 (ja) | 半導体装置用電極の形成方法 | |
| JPS6351550B2 (ja) | ||
| JP3612533B2 (ja) | 半導体装置の製造方法 | |
| JPH07176544A (ja) | 半導体装置およびその製造方法 | |
| JP2752119B2 (ja) | 半導体装置用電極の形成方法 | |
| JPH022175A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH09246285A (ja) | 半導体装置及びその製造方法 | |
| JP2788273B2 (ja) | 半導体装置用電極の形成方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JPH0713982B2 (ja) | ショットキー型電界効果トランジスタの製造方法 | |
| KR100264532B1 (ko) | 모드 또는 문턱전압이 각기 다른 전계효과 트랜지스터 제조 방법 | |
| JP2914236B2 (ja) | 半導体装置の製造方法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JP2626238B2 (ja) | 半導体装置の製造方法 | |
| JPH0638431B2 (ja) | 半導体装置の製造方法 | |
| JPH0684953A (ja) | 半導体装置の製造方法 | |
| JPH0684951A (ja) | 半導体装置の製造方法 | |
| JPS63220575A (ja) | 半導体装置の製法 | |
| JPH0358176B2 (ja) | ||
| JPH0327536A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03145140A (ja) | 化合物半導体装置の製造方法 | |
| JPH07335669A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |