JPH09246285A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09246285A JPH09246285A JP8051864A JP5186496A JPH09246285A JP H09246285 A JPH09246285 A JP H09246285A JP 8051864 A JP8051864 A JP 8051864A JP 5186496 A JP5186496 A JP 5186496A JP H09246285 A JPH09246285 A JP H09246285A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cap
- film made
- semiconductor substrate
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 239000011800 void material Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 21
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 14
- 239000002184 metal Substances 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 abstract description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 101000793686 Homo sapiens Azurocidin Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229920002319 Poly(methyl acrylate) Polymers 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28581—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
- H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 安価で高周波特性に優れた半導体装置の提
供。 【解決手段】 半導体基板１，２上に形成された茎部１
７1 と、前記半導体基板からの高さがソース側とドレイ
ン側とで異なる笠部１７2 ，１７3 とを有しているＴ型
構造のゲート電極１７を備えていることを特徴とする。
供。 【解決手段】 半導体基板１，２上に形成された茎部１
７1 と、前記半導体基板からの高さがソース側とドレイ
ン側とで異なる笠部１７2 ，１７3 とを有しているＴ型
構造のゲート電極１７を備えていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タを有する半導体装置及びその製造方法に関する。
タを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＧａＡｓやＩｎＰ等の化合物半
導体を用いた電界効果トランジスタ（以下、ＦＥＴとも
いう）は、電子移動度が大きい特性を活かして、マイク
ロ波やミリ波領域の高周波増幅素子として使用されてい
る。高周波特性を改善するためには、ゲート長を短縮す
ることがもっとも効果的で、現在では、０．１μｍ以下
のゲート長の素子も製造されている。このような短ゲー
ト素子では、ゲートの幅方向の抵抗が、ゲート長の短縮
とともに増加してしまう。そこで、ゲート断面積を確保
するため、図５に示すような、ゲート断面が茸形状のＴ
ゲートと呼ばれる構造が用いられる。
導体を用いた電界効果トランジスタ（以下、ＦＥＴとも
いう）は、電子移動度が大きい特性を活かして、マイク
ロ波やミリ波領域の高周波増幅素子として使用されてい
る。高周波特性を改善するためには、ゲート長を短縮す
ることがもっとも効果的で、現在では、０．１μｍ以下
のゲート長の素子も製造されている。このような短ゲー
ト素子では、ゲートの幅方向の抵抗が、ゲート長の短縮
とともに増加してしまう。そこで、ゲート断面積を確保
するため、図５に示すような、ゲート断面が茸形状のＴ
ゲートと呼ばれる構造が用いられる。
【０００３】このＴゲート３７は茸の茎部３７1 と、笠
部３７2 からなっており、ＡｌＧａＡｓ層２が形成され
たＧａＡｓ基板上に形成されている。茎部３７1 はゲー
ト長５０を決定し、笠部３７2 はゲート断面積を増して
ゲート抵抗の増加を抑えている。なお、ソース電極３９
及びドレイン電極４０はＡｌＧａＡｓ層２上に設けられ
たＧａＡｓキャップ層３上に形成されている。
部３７2 からなっており、ＡｌＧａＡｓ層２が形成され
たＧａＡｓ基板上に形成されている。茎部３７1 はゲー
ト長５０を決定し、笠部３７2 はゲート断面積を増して
ゲート抵抗の増加を抑えている。なお、ソース電極３９
及びドレイン電極４０はＡｌＧａＡｓ層２上に設けられ
たＧａＡｓキャップ層３上に形成されている。
【０００４】このＴゲート構造を有する電界効果トラン
ジスタの従来の製造方法を図６を参照して説明する。
ジスタの従来の製造方法を図６を参照して説明する。
【０００５】まずＡｌＧａＡｓ層２及びＧａＡｓキャッ
プ層３が順次形成されたＧａＡｓ基板１上にＰＭＭＡ
（ポリメチル・アクリレート）レジストを例えば０．３
μｍ程度塗布し、このレジスト膜を電子ビームを用いて
露光し、現像することにより所定領域に例えば０．１μ
ｍ長の開口部３２を有するレジストパターン３１を形成
する（図６（ａ）参照）。
プ層３が順次形成されたＧａＡｓ基板１上にＰＭＭＡ
（ポリメチル・アクリレート）レジストを例えば０．３
μｍ程度塗布し、このレジスト膜を電子ビームを用いて
露光し、現像することにより所定領域に例えば０．１μ
ｍ長の開口部３２を有するレジストパターン３１を形成
する（図６（ａ）参照）。
【０００６】次に上記レジストパターン３１上にホトレ
ジストを塗布し、露光、現像することにより上記開口部
３２を含む領域に例えば０．７μｍ程度の幅を有する逆
テーパ形状の開口を備えたホトレジストのパターン３３
を形成する（図６（ｂ）参照）。続いてレジストパター
ン３１の底面に露出しているＧａＡｓキャップ層３をウ
ェットエッチングにより除去し、ゲートの開口部３４を
形成する（図６（ｂ）参照）。
ジストを塗布し、露光、現像することにより上記開口部
３２を含む領域に例えば０．７μｍ程度の幅を有する逆
テーパ形状の開口を備えたホトレジストのパターン３３
を形成する（図６（ｂ）参照）。続いてレジストパター
ン３１の底面に露出しているＧａＡｓキャップ層３をウ
ェットエッチングにより除去し、ゲートの開口部３４を
形成する（図６（ｂ）参照）。
【０００７】次に例えばＭｏ層及びＡｕ層を各々０．０
３μｍ、０．４μｍ蒸着することにより上記開口部３
４，３２を埋め込む（図６（ｃ）参照）。そしてレジス
トパターン３３，３１を溶解し、不要金属膜３７ａを除
去することによりＴゲート構造を形成する（図６（ｄ）
参照）。その後はソース電極３９及びドレイン電極４０
を形成することにより電界効果トランジスタを完成す
る。
３μｍ、０．４μｍ蒸着することにより上記開口部３
４，３２を埋め込む（図６（ｃ）参照）。そしてレジス
トパターン３３，３１を溶解し、不要金属膜３７ａを除
去することによりＴゲート構造を形成する（図６（ｄ）
参照）。その後はソース電極３９及びドレイン電極４０
を形成することにより電界効果トランジスタを完成す
る。
【０００８】上述の製造方法においては、ゲートの底面
の幅は０．１μｍと微細であるが、現状では、このレベ
ルのリソグラフィーに光露光の適用は困難で、電子ビー
ム露光が適用されることが多い。しかし、電子ビーム露
光は、スループットが低く量産が困難であるので、製造
コストは高いものとなる。
の幅は０．１μｍと微細であるが、現状では、このレベ
ルのリソグラフィーに光露光の適用は困難で、電子ビー
ム露光が適用されることが多い。しかし、電子ビーム露
光は、スループットが低く量産が困難であるので、製造
コストは高いものとなる。
【０００９】また、図６において開孔幅が０．１μｍ、
厚みが０．３μｍのレジストを用いてキャップ層３のエ
ッチングを行っているが、アスペクト比が３程度と大き
くエッチング液の廻り込みが悪くエッチングの均一性を
保つことが困難である。また、ゲート金属の蒸着工程に
おいても、高アスペクト比のために段切れ３８が生じや
すい形状となる。
厚みが０．３μｍのレジストを用いてキャップ層３のエ
ッチングを行っているが、アスペクト比が３程度と大き
くエッチング液の廻り込みが悪くエッチングの均一性を
保つことが困難である。また、ゲート金属の蒸着工程に
おいても、高アスペクト比のために段切れ３８が生じや
すい形状となる。
【００１０】このような問題のためにＴゲート構造を持
った高性能ＦＥＴの量産展開が困難となっている。
った高性能ＦＥＴの量産展開が困難となっている。
【００１１】上述の問題のうちエッチングの均一性を保
つことが困難である点及び段切れしやすい形状となる点
は、図７に示すように、電子ビーム露光時のレジスト２
１ａの厚みを減じ、開口幅とのアスペクト比を減じれば
解決する。しかし、このようにレジスト２１ａの厚みを
減じて茸の茎部の高さを低くすると、ゲートとソース、
ドレイン間の距離が接近し寄生容量が増加する。特に、
ゲート・ドレイン間容量は、ゲートのフリンジ容量で決
定され、さらにＴゲート構造では、図８に示すように茸
の笠部３７2 がフリンジ容量４５の大半を占めるので、
茎部３７1 の高さを減じると、高周波特性が劣化すると
いう問題が生じる。
つことが困難である点及び段切れしやすい形状となる点
は、図７に示すように、電子ビーム露光時のレジスト２
１ａの厚みを減じ、開口幅とのアスペクト比を減じれば
解決する。しかし、このようにレジスト２１ａの厚みを
減じて茸の茎部の高さを低くすると、ゲートとソース、
ドレイン間の距離が接近し寄生容量が増加する。特に、
ゲート・ドレイン間容量は、ゲートのフリンジ容量で決
定され、さらにＴゲート構造では、図８に示すように茸
の笠部３７2 がフリンジ容量４５の大半を占めるので、
茎部３７1 の高さを減じると、高周波特性が劣化すると
いう問題が生じる。
【００１２】本発明は上記事情を考慮してなされたもの
であって、安価で高周波特性に優れている電界効果トラ
ンジスタを有する半導体装置及びその製造方法を提供す
ることを目的とする。
であって、安価で高周波特性に優れている電界効果トラ
ンジスタを有する半導体装置及びその製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明による半導体装置
の態様は、半導体基板上に形成された茎部と、前記半導
体基板からの高さがソース側とドレイン側とで異なる笠
部とを有しているＴ型構造のゲート電極を備えているこ
とを特徴とする。
の態様は、半導体基板上に形成された茎部と、前記半導
体基板からの高さがソース側とドレイン側とで異なる笠
部とを有しているＴ型構造のゲート電極を備えているこ
とを特徴とする。
【００１４】また本発明による半導体装置の製造方法の
態様は、半導体基板上に第１の材料からなる膜を堆積し
た後、この第１の材料からなる膜上にホトレジストを塗
布し、露光、現像することにより第１のレジストパター
ンを形成する工程と、前記第１のホトレジストパターン
をマスクにして第１の材料からなる膜に前記第１のホト
レジストパターンの端部から所定の寸法だけサイドエッ
チングを施す工程と、前記半導体基板の全面に、前記第
１の材料からなる膜よりも薄い第２の材料からなる膜を
堆積し、この第２の材料からなる膜と前記第１の材料か
らなる膜との間の前記半導体基板上に空隙を形成する工
程と、前記第１のホトレジストパターンを除去する工程
と前記半導体基板の全面にホトレジストを塗布し、露
光、現像することにより前記空隙を含む領域上に開口部
を有する第２のレジストパターンを形成する工程と、前
記半導体基板全面にゲート電極材料からなる膜を堆積す
る工程と、前記第２のレジストパターンを除去する工程
と、を備えていることを特徴とする。
態様は、半導体基板上に第１の材料からなる膜を堆積し
た後、この第１の材料からなる膜上にホトレジストを塗
布し、露光、現像することにより第１のレジストパター
ンを形成する工程と、前記第１のホトレジストパターン
をマスクにして第１の材料からなる膜に前記第１のホト
レジストパターンの端部から所定の寸法だけサイドエッ
チングを施す工程と、前記半導体基板の全面に、前記第
１の材料からなる膜よりも薄い第２の材料からなる膜を
堆積し、この第２の材料からなる膜と前記第１の材料か
らなる膜との間の前記半導体基板上に空隙を形成する工
程と、前記第１のホトレジストパターンを除去する工程
と前記半導体基板の全面にホトレジストを塗布し、露
光、現像することにより前記空隙を含む領域上に開口部
を有する第２のレジストパターンを形成する工程と、前
記半導体基板全面にゲート電極材料からなる膜を堆積す
る工程と、前記第２のレジストパターンを除去する工程
と、を備えていることを特徴とする。
【００１５】
【発明の実施の形態】本発明による半導体装置の一実施
の形態の構成を図１に示す。この実施の形態の半導体装
置は、半絶縁性ＧａＡｓ基板１上にＡｌＧａＡｓ層２が
形成され、このＡｌＧａＡｓ層２上には金属からなる茸
型のゲート１７が形成されている。このゲート１７は茎
部１７1 と、左右が非対称な笠部１７2 、１７3 とを備
えている。茎部１７1 はＡｌＧａＡｓ層２上に形成さ
れ、笠部１７2 と笠部１７3 とはＡｌＧａＡｓ層２から
の高さが異なっている。ドレイン側に形成される笠１７
3の方が高い。またＡｌＧａＡｓ層２上のゲート１７の
茎部１７1 が形成された領域以外の領域にはＧａＡｓキ
ャップ層３が形成され、このＧａＡｓキャップ層３上に
ソース電極１９とドレイン電極２０が形成されている。
の形態の構成を図１に示す。この実施の形態の半導体装
置は、半絶縁性ＧａＡｓ基板１上にＡｌＧａＡｓ層２が
形成され、このＡｌＧａＡｓ層２上には金属からなる茸
型のゲート１７が形成されている。このゲート１７は茎
部１７1 と、左右が非対称な笠部１７2 、１７3 とを備
えている。茎部１７1 はＡｌＧａＡｓ層２上に形成さ
れ、笠部１７2 と笠部１７3 とはＡｌＧａＡｓ層２から
の高さが異なっている。ドレイン側に形成される笠１７
3の方が高い。またＡｌＧａＡｓ層２上のゲート１７の
茎部１７1 が形成された領域以外の領域にはＧａＡｓキ
ャップ層３が形成され、このＧａＡｓキャップ層３上に
ソース電極１９とドレイン電極２０が形成されている。
【００１６】次に、この実施の形態の半導体装置の製造
方法を図２乃至図４を参照して説明する。
方法を図２乃至図４を参照して説明する。
【００１７】まず、半絶縁性ＧａＡｓ基板１上にＡｌＧ
ａＡｓ層２及びＧａＡｓキャップ層３を順次エピタキシ
ャル成長させる（図２（ａ）参照）。その後、ＣＶＤ(C
hemical Vapour Deposition)法を用いて例えば厚さが
０．３μｍのＳｉＯ2 膜５を基板１の全面に堆積する
（図２（ａ）参照）。
ａＡｓ層２及びＧａＡｓキャップ層３を順次エピタキシ
ャル成長させる（図２（ａ）参照）。その後、ＣＶＤ(C
hemical Vapour Deposition)法を用いて例えば厚さが
０．３μｍのＳｉＯ2 膜５を基板１の全面に堆積する
（図２（ａ）参照）。
【００１８】続いてＳｉＯ2 膜５上にホトレジストを塗
布し、露光、現像することによりゲートのソース側にパ
ターンエッジが来るようなレジストパターン７を形成す
る（図２（ｂ）参照）。そしてこのレジストパターン７
をマスクにしてＲＩＥ(Reactive Ion Etching)等の異方
性エッチングを用いてＳｉＯ2 膜５を０．２５μｍエッ
チングした後、弗化アンモニウム液を用いてＳｉＯ2 膜
５を０．１μｍ程度サイドエッチングする（図２（ｃ）
参照）。このときエッチングされた領域にはＧａＡｓキ
ャップ層３が露出する。
布し、露光、現像することによりゲートのソース側にパ
ターンエッジが来るようなレジストパターン７を形成す
る（図２（ｂ）参照）。そしてこのレジストパターン７
をマスクにしてＲＩＥ(Reactive Ion Etching)等の異方
性エッチングを用いてＳｉＯ2 膜５を０．２５μｍエッ
チングした後、弗化アンモニウム液を用いてＳｉＯ2 膜
５を０．１μｍ程度サイドエッチングする（図２（ｃ）
参照）。このときエッチングされた領域にはＧａＡｓキ
ャップ層３が露出する。
【００１９】次に真空蒸着法を用いて基板全面に例えば
ＳｉＯ膜９，９ａを０．１μｍ蒸着する（図３（ｄ）参
照）。その後、ホトレジスト層７を溶解することにより
不要なＳｉＯ膜９ａを除去する（図３（ｂ）参照）。こ
れによりＳｉＯ2 膜５とＳｉＯ膜７の間には上記サイド
エッチング（リセスエッチングともいう）の量に対応し
た０．１μｍの空隙１１が形成される（図３（ｂ）参
照）。
ＳｉＯ膜９，９ａを０．１μｍ蒸着する（図３（ｄ）参
照）。その後、ホトレジスト層７を溶解することにより
不要なＳｉＯ膜９ａを除去する（図３（ｂ）参照）。こ
れによりＳｉＯ2 膜５とＳｉＯ膜７の間には上記サイド
エッチング（リセスエッチングともいう）の量に対応し
た０．１μｍの空隙１１が形成される（図３（ｂ）参
照）。
【００２０】次に基板全面にホトレジストを塗布し、露
光、現像することにより上記空隙を含む領域上に逆テー
パ形状の幅が０．７μｍの開口１４を有するレジストパ
ターン１３を形成する（図３（ｃ）参照）。続いてＳｉ
Ｏ2 膜５、ＳｉＯ膜９をマスクにして露出しているＧａ
Ａｓ層３をウェットエッチングによって除去する（図３
（ｄ）参照）。これにより図３（ｄ）に示すように空隙
１１下のＧａＡｓキャップ層３が除去され、ＡｌＧａＡ
ｓ層２が露出する。
光、現像することにより上記空隙を含む領域上に逆テー
パ形状の幅が０．７μｍの開口１４を有するレジストパ
ターン１３を形成する（図３（ｃ）参照）。続いてＳｉ
Ｏ2 膜５、ＳｉＯ膜９をマスクにして露出しているＧａ
Ａｓ層３をウェットエッチングによって除去する（図３
（ｄ）参照）。これにより図３（ｄ）に示すように空隙
１１下のＧａＡｓキャップ層３が除去され、ＡｌＧａＡ
ｓ層２が露出する。
【００２１】次に基板全面にＭｏ膜、Ａｕ膜を各々０．
０３μｍ，０．４μｍ蒸着することによりゲート電極１
７を形成する（図４（ａ）参照）。続いて図４（ｂ）に
示すようにレジストパターン１３を剥離液を用いて除去
することによりレジストパターン１３上に形成された不
要なＭｏ膜及びＡｕ膜からなる金属膜１７ａを除去し、
Ｔ型（茸型）のゲート電極１７を形成する。
０３μｍ，０．４μｍ蒸着することによりゲート電極１
７を形成する（図４（ａ）参照）。続いて図４（ｂ）に
示すようにレジストパターン１３を剥離液を用いて除去
することによりレジストパターン１３上に形成された不
要なＭｏ膜及びＡｕ膜からなる金属膜１７ａを除去し、
Ｔ型（茸型）のゲート電極１７を形成する。
【００２２】その後、ゲートの寄生容量を低減するため
に弗化アンモニウム液を用いてＳｉＯ2 膜５及びＳｉＯ
膜９を除去する（図４（ｃ）参照）。そしてＧａＡｓキ
ャップ層３上にソース電極１９及びゲート電極２０を形
成することによりＦＥＴを完成する（図１参照）。
に弗化アンモニウム液を用いてＳｉＯ2 膜５及びＳｉＯ
膜９を除去する（図４（ｃ）参照）。そしてＧａＡｓキ
ャップ層３上にソース電極１９及びゲート電極２０を形
成することによりＦＥＴを完成する（図１参照）。
【００２３】この実施の形態の半導体装置によれば、ゲ
ート電極１７のソース側の笠部１７2 の高さはＧａＡｓ
キャップ層３から０．１μｍであるため、ゲート電極１
７の形成の際のアスペクト比は小さくなり蒸着金属の段
切れが防止できる。更にアスペクト比が小さいからゲー
トのリセスエッチング時のエッチング液の回り込みが改
善され、素子の均一性が改善される。またドレイン側の
笠部１７3 の高さはＧａＡｓキャップ層３から０．３μ
ｍであるため、ゲート・ドレイン間の帰還容量を十分小
さくすることが可能となり高周波特性の劣化を抑制する
ことができる。
ート電極１７のソース側の笠部１７2 の高さはＧａＡｓ
キャップ層３から０．１μｍであるため、ゲート電極１
７の形成の際のアスペクト比は小さくなり蒸着金属の段
切れが防止できる。更にアスペクト比が小さいからゲー
トのリセスエッチング時のエッチング液の回り込みが改
善され、素子の均一性が改善される。またドレイン側の
笠部１７3 の高さはＧａＡｓキャップ層３から０．３μ
ｍであるため、ゲート・ドレイン間の帰還容量を十分小
さくすることが可能となり高周波特性の劣化を抑制する
ことができる。
【００２４】またゲート電極１７の形成に必要な微細パ
ターン、例えば０．１μｍの空隙１１の形成が光学露光
法のみで行うことが可能となるので、量産ができ、これ
により製造される半導体装置は安価なものとなる。
ターン、例えば０．１μｍの空隙１１の形成が光学露光
法のみで行うことが可能となるので、量産ができ、これ
により製造される半導体装置は安価なものとなる。
【００２５】
【発明の効果】以上述べたように本発明によれば、安価
で高周波特性に優れているものを得ることができる。
で高周波特性に優れているものを得ることができる。
【図１】本発明による半導体装置の一実施の形態の構成
を示す断面図。
を示す断面図。
【図２】図１に示す一実施の形態の半導体装置の製造工
程断面図。
程断面図。
【図３】図１に示す一実施の形態の半導体装置の製造工
程断面図。
程断面図。
【図４】図１に示す一実施の形態の半導体装置の製造工
程断面図。
程断面図。
【図５】従来の半導体装置の構成を示す断面図。
【図６】従来の半導体装置の製造工程断面図。
【図７】従来の他の半導体装置の構成を示す断面図。
【図８】図７に示す従来の他の半導体装置の問題点を説
明する説明図。
明する説明図。
１ 半絶縁性ＧａＡｓ基板 ２ ＡｌＧａＡｓ層 ３ ＧａＡｓキャップ層 ５ ＳｉＯ2 膜 ７ ホトレジストパターン ９，９ａ ＳｉＯ膜 １１ 空隙 １３ ホトレジストパターン １４ 開口部 １７ ゲート電極 １７1 茎部 １７2 笠部（ソース側） １７3 笠部（ドレイン側） １７ａ 不要金属膜 １９ ソース電極 ２０ ドレイン電極 ３１ ＰＭＭＡレジスト ３１ａ ＰＭＭＡレジスト ３２ 開口部 ３３ ホトレジスト ３４ 開口部 ３７ ゲート電極 ３７1 茎部 ３７2 笠部 ３７ａ 不要金属 ３８ 段切れ ３９ ソース電極 ４０ ドレイン電極 ４５ フリンジ容量 ５０ ゲート長
Claims (2)
- 【請求項１】半導体基板上に形成された茎部と、前記半
導体基板からの高さがソース側とドレイン側とで異なる
笠部とを有しているＴ型構造のゲート電極を備えている
ことを特徴とする半導体装置。 - 【請求項２】半導体基板上に第１の材料からなる膜を堆
積した後、この第１の材料からなる膜上にホトレジスト
を塗布し、露光、現像することにより第１のレジストパ
ターンを形成する工程と、 前記第１のホトレジストパターンをマスクにして第１の
材料からなる膜に前記第１のホトレジストパターンの端
部から所定の寸法だけサイドエッチングを施す工程と、 前記半導体基板の全面に、前記第１の材料からなる膜よ
りも薄い第２の材料からなる膜を堆積し、この第２の材
料からなる膜と前記第１の材料からなる膜との間の前記
半導体基板上に空隙を形成する工程と、 前記第１のホトレジストパターンを除去する工程と前記
半導体基板の全面にホトレジストを塗布し、露光、現像
することにより前記空隙を含む領域上に開口部を有する
第２のレジストパターンを形成する工程と、 前記半導体基板全面にゲート電極材料からなる膜を堆積
する工程と、 前記第２のレジストパターンを除去する工程と、を備え
ていることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051864A JPH09246285A (ja) | 1996-03-08 | 1996-03-08 | 半導体装置及びその製造方法 |
| US08/811,736 US6051484A (en) | 1996-03-08 | 1997-03-06 | Semiconductor device and method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051864A JPH09246285A (ja) | 1996-03-08 | 1996-03-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246285A true JPH09246285A (ja) | 1997-09-19 |
Family
ID=12898745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051864A Pending JPH09246285A (ja) | 1996-03-08 | 1996-03-08 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6051484A (ja) |
| JP (1) | JPH09246285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| KR100366422B1 (ko) * | 1998-10-29 | 2003-04-23 | 주식회사 하이닉스반도체 | 금속트랜지스터제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW497269B (en) | 2000-05-13 | 2002-08-01 | Semiconductor Energy Lab | Manufacturing method of semiconductor device |
| US6534397B1 (en) | 2001-07-13 | 2003-03-18 | Advanced Micro Devices, Inc. | Pre-treatment of low-k dielectric for prevention of photoresist poisoning |
| US6583046B1 (en) | 2001-07-13 | 2003-06-24 | Advanced Micro Devices, Inc. | Post-treatment of low-k dielectric for prevention of photoresist poisoning |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| EP0233725B1 (en) * | 1986-02-18 | 1995-04-19 | Kabushiki Kaisha Toshiba | Opto-Electronic Device and Method for its Manufacture |
| JP2560993B2 (ja) * | 1993-09-07 | 1996-12-04 | 日本電気株式会社 | 化合物半導体装置の製造方法 |
-
1996
- 1996-03-08 JP JP8051864A patent/JPH09246285A/ja active Pending
-
1997
- 1997-03-06 US US08/811,736 patent/US6051484A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366422B1 (ko) * | 1998-10-29 | 2003-04-23 | 주식회사 하이닉스반도체 | 금속트랜지스터제조방법 |
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6051484A (en) | 2000-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2726219B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH04223342A (ja) | 半導体装置のゲート電極とその製造方法 | |
| US20080124852A1 (en) | Method of forming T- or gamma-shaped electrode | |
| JPS61199670A (ja) | 二重凹部電界効果トランジスタを形成する方法 | |
| JPH09246285A (ja) | 半導体装置及びその製造方法 | |
| JPH08172102A (ja) | 半導体装置の製造方法 | |
| JPS6173377A (ja) | Ｆｅｔの製造方法 | |
| JP2714026B2 (ja) | 半導体装置用電極の形成方法 | |
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| KR100342443B1 (ko) | 전계효과 트랜지스터의 서브미크론 티이형 게이트형성방법 | |
| JPH0713982B2 (ja) | ショットキー型電界効果トランジスタの製造方法 | |
| JPH0323643A (ja) | 半導体装置およびその製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| KR100264532B1 (ko) | 모드 또는 문턱전압이 각기 다른 전계효과 트랜지스터 제조 방법 | |
| JPS6390171A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0997801A (ja) | 半導体装置の製造方法 | |
| KR0163742B1 (ko) | T형 게이트의 형성방법 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0684950A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JP2000243758A (ja) | 半導体装置及びその製造方法 | |
| JP2906856B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2803641B2 (ja) | 半導体装置の製造方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3217714B2 (ja) | 電界効果トランジスタのゲート形成方法 |