KR100342443B1 - 전계효과 트랜지스터의 서브미크론 티이형 게이트형성방법 - Google Patents

전계효과 트랜지스터의 서브미크론 티이형 게이트형성방법 Download PDF

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Abstract

반도체 전계효과 트랜지스터의 게이트 형성방법에 있어서, 두개의 서로 다른 물질로 이루어진 에치 스톱층을 갖는 전계효과 트랜지스터 에피구조를 형성하는 단계와; 포토레지스트 패턴을 마스크로 유전체층을 식각하고 유전체층을 마스크로 오믹 캡층을 선택적으로 식각하는 단계와; 오믹 캡층을 마스크로 제2 에치스톱층을 선택적으로 식각하는 단계와; 유전체층을 언더컷하는 단계와; 유전체층과 제2 에치 스톱층을 마스크로 오믹 캡층과 제1 에치 스톱층을 선택적으로 식각하는 단계와; 포토레지스트를 이용한 진공증착으로 T형 게이트를 형성하는 단계를 가지는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.

Description

전계효과 트랜지스터의 서브미크론 티이형 게이트 형성방법{The method for manufacturing submicron T-gate of field effect transistor}
본 발명은 전계효과 트랜지스터(Field Effect Transistor)의 서브미크론 T형 게이트(Submicron T-Gate)에 관한 것으로서, 구체적으로는 일반적인 광 리소그래피법을 이용하여 트랜지스터의 게이트 전극 길이를 줄이고, 낮은 게이트 저항을 갖도록 한 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법과 E-beam 리소그래피법에 의해 형성된 서브미크론 게이트 길이를 더욱 줄여 deep 서브미크론 (Lg < 0.1μm) T형 게이트를 형성하는 방법에 관한 것이다.
더욱 상세하게는 고가의 E-빔 리소그래피(E-beam lithography) 시스템 대신 저가의 광 리소그래피(optical lithography) 시스템을 사용하여 낮은 게이트 저항값을 갖는 서브미크론 T형 게이트를 형성하거나 E-빔 리소그래피로 제작된 서브미크론 게이트의 길이를 더욱 줄여 deep 서브미크론 T형 게이트를 형성함으로써 속도 특성과 잡음 특성이 우수한 트랜지스터 제작을 가능하게 한 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법에 관한 것이다.
최근에 화합물 반도체 마이크로 웨이브 소자인 MESFET(Metal Semiconductor Field Effect Transistor), HEMT(High Electron Mobility Transistor), P-HEMT(Pseudomorphic-HEMT)는 초고주파 집적회로의 제작에 널리 활용되고 있으며, 특히 초고주파 대역에서 잡음 특성이 우수하여 저잡음 증폭기의 제작에 필수적으로 활용되고 있다.
집적회로의 기본소자로 사용되는 이들 전계효과 트랜지스터들(MESFET, HEMT, P-HEMT 등)의 속도 특성을 결정짓는 가장 큰 요소는 트랜지스터의 게이트 전극의 길이(Lg)이다.
이하, 다음 수식들을 통하여 게이트 전극의 길이와 트랜지스터의 속도 및 잡음 특성의 관계를 자세히 살펴보면, 전계효과 트랜지스터의 속도 특성을 나타내는 파라미터인 컷오프(cut-off) 주파수(fT) 및 최대 동작 주파수(fmax)는 각각 식 1과 식 2로 표현되며, 초고주파 잡음 특성을 나타내는 최소 잡음 지수(NFmin: minimum noise figure)는 식 3으로 표현된다.
(식 1)
fT=Vsat/Lg.effective
(식 2)
fmax=fT(RO/(Rg+Ri))0.5/2
(식 3)
NFmin=1+kfLg(gmo(Rg+RS))0.5
식 중, (Vsat)는 트랜지스터 채널에서 전자의 속도, (Lg.effective)는 유효 게이트 전극의 길이, (RO)는 출력저항, (Rg)게이트 전극의 저항, (Ri)는 내부의 소스 저항, (k)는 잡음 상수, (f)는 주파수, (gmo)는 게이트 전압이 0 일 때의 트랜스 컨덕턴스(transconductance)값, (RS)는 소스 저항이다. 이들 수식들을 통해 알 수 있듯이 트랜지스터의 속도 및 잡음 특성을 향상시키기 위해서는 게이트 전극의 길이를 될 수 있으면 짧게 만들어야 한다는 것을 알 수 있다.
그러나 단순한 게이트 전극 길이의 축소는 게이트 단면적을 감소시키기 때문에 게이트 저항이 증가하여 최대 동작주파수 및 최소 잡음지수의 향상이 제한적일 수 밖에 없다.
이러한 문제를 해결하기 위하여 도 9에 나타나 있는 바와 같이 E-빔 리소그래피(beam lithography)와 다층 포토레지스트(PR1~PR3)를 이용한 서브미크론 T형 게이트 형성 방법이 사용되고 있다. T형 게이트 구조는 게이트 전극이 매우 짧은 유효 길이를 갖게 하고, 게이트 전극 길이의 축소로 인한 게이트 저항의 증가를 방지하여 낮은 게이트 저항을 얻을 수 있다. 따라서, 트랜지스터의 속도 특성과 잡음 특성을 동시에 향상시킬 수 있는 구조로 널리 활용되고 있다.
그러나, 이러한 E-빔 리소그래피법은 전자선의 주사에 의해 이루어지기 때문에 일반적인 광 리소그래피법에 비하여 장시간의 노광작업이 필요하고, E-빔 리소그래피 시스템의 가격이 광 리소그래피 시스템에 비하여 매우 고가이어서 제작되는 소자 또는 회로의 제작 단가가 매우 높다는 단점이 있다.
이를 해결하기 위하여, 낮은 가격의 일반적인 광 리소그래피 시스템을 이용한 서브미크론 게이트 형성 방법이 연구되고 있다. 그러나, 도 10에 나타나 있는 경사진 진공증착(angle evaporation)을 이용한 서브미크론 게이트 형성 방법은 매우 낮은 제작 단가로 짧은 유효 길이를 가진 게이트 전극의 형성이 가능하지만 진공 증착시 각도의 재현성 또는 균일도의 문제로 수율이 높지 않고, 또한 소자의 성능과 관련되어서는 게이트 단면적(게이트 유효 길이)을 감소시키므로 인해 발생되는 게이트 저항값의 증가를 해결하지 못해 최대 동작주파수 및 최소 잡음지수의 향상이 제한적이라는 단점을 극복하지 못했다.
즉, 앞에서 설명한 바와 같이 E-빔 리소그래피를 이용한 서브미크론 T형 게이트 형성 방법은 제작되는 소자의 특성은 우수하지만 제작 단가가 매우 높다는 단점이 있고, 반면에 일반적인 광 리소그래피와 경사진 진공증착을 이용한 서브미크론 게이트 형성 방법은 공정 단가는 매우 낮지만 T형 게이트의 형성이 불가능하여 소자의 잡음 특성 향상이 제한적이라는 단점과 재현성 및 균일도가 낮아 수율이 낮다는 단점들을 가지고 있다.
또한 게이트 전극의 유효 길이를 더욱 줄여 deep 서브 미크론 (Lg < 0.1μm) T형 게이트를 제작하기 위해 E-빔 리소그래피를 사용할 경우 제작되는 전계효과 트랜지스터의 성능은 더욱 향상될 수 있지만 deep 서브 미크론 E-빔 리소그래피 공정의 어려움 때문에 소자 제작 수율이 감소하게 된다.
따라서, 낮은 제작 단가와 높은 수율로 짧은 게이트 전극 유효 길이와 작은 게이트 저항값을 갖는 전계효과 트랜지스터의 제작 방법 개발을 통한 우수한 속도 특성과 잡음 특성을 갖는 트랜지스터 개발의 필요성이 증대되고 있다. 이러한 기술의 개발은 점차 넓은 대역폭의 정보처리 능력이 요구되는 현대 사회에서 기본적으로 해결되어야 할 과제이다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 고가의 E-빔 리소그래피 시스템 대신 저가의 광 리소그래피 시스템을 사용하여 낮은 게이트 저항값을 갖는 서브미크론 T형 게이트를 형성하거나 E-빔 리소그래피 시스템을 이용하여 높은 수율로 deep 서브미크론 T형 게이트를 형성하여, 속도 특성과 잡음 특성이 우수한 트랜지스터 제작을 가능하게 한 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법을 제공함을 목적으로 한다.
본 발명의 다른 목적은 고집적 반도체 소자의 고속동작에 적합한 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법을 제공함을 목적으로 한다.
도 1은 본 발명의 서브미크론 T형 게이트 형성을 위한 전계효과 트랜지스터 에피 구조.
도 2는 본 발명의 광 리소그래피 공정 후 소자 단면도.
도 3은 본 발명의 오믹 캡층 및 제2 에치 스톱층의 식각 후 소자 단면도.
도 4는 본 발명의 유전체층의 식각 후 소자 단면도.
도 5는 본 발명의 오믹 캡층 및 제1 에치 스톱층의 식각 후 소자 단면도.
도 6은 본 발명의 게이트 금속 증착 후 소자 단면도.
도 7은 본 발명의 전계효과 트랜지스터의 서브미크론 T형 게이트 소자 단면도.
도 8은 본 발명의 서브미크론 T형 게이트를 형성하기 위해 게이트 길이를 결정하는 요소를 설명하기 위한 소자 단면도.
도 9는 종래의 E-빔 리소그래피와 다층 포토레지스트를 이용한 서브미크론 T형 게이트 형성방법.
도 10은 종래의 광 리소그래피와 경사진 금속증착을 이용한 서브미크론 게이트 형성방법.
이러한 목적을 달성하기 위한 본 발명의 전계효과 트랜지스터의 T형 게이트 형성방법은, 두개의 서로 다른 물질로 이루어진 에치 스톱층을 갖는 전계효과 트랜지스터 에피구조를 형성하는 단계와; 포토레지스트 패턴을 마스크로 유전체층을 식각하고 유전체층을 마스크로 오믹캡층을 선택적으로 식각하는 단계와; 오믹 캡층을 마스크로 제2 에치스톱층을 선택적으로 식각하는 단계와; 유전체층을 언더컷하는 단계와; 유전체층과 제2 에치 스톱층을 마스크로 오믹 캡층과 제1 에치 스톱층을 선택적으로 식각하는 단계와; 포토레지스트를 이용하여 진공증착으로 T형 게이트를 형성하는 단계를 가지는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법을 구비하는 것을 특징으로 한다.
또한, 본 발명의 서브미크론 T형 게이트 형성방법은 두개의 서로 다른 물질로 이루어진 제1, 2 에치 스톱층을 갖는 전계효과 트랜지스터 에피구조를 형성하는 단계에서 두개의 서로 다른 물질로 이루어진 제1, 2 에치 스톱층 중 게이트 금속과 접촉하는 제2 에치 스톱층은 게이트 누설전류를 줄이기 위해 밴드갭 에너지가 큰 물질을 이용하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법을 구비하는 것을 특징으로 한다.
또한, 본 발명의 서브미크론 T형 게이트 형성방법은 오믹 캡층과 제2 에치 스톱층을 선택적으로 식각하는 단계에서 선택적 비등방성 습식 식각용액을 이용하여 오믹 캡층과 제2 에치 스톱층을 식각하고, 오믹 캡층과 제1 에치 스톱층을 선택적으로 식각하는 단계에서 제2 에치 스톱층을 식각하지 않는 선택적 등방성 습식 식각용액을 이용하여 오믹 캡층과 제1 에치 스톱층을 식각하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7은 본 발명에 따른 전계효과 트랜지스터의 서브미크론 T형 게이트 형성 공정을 순차적으로 도시한 것이다.
서브미크론 T형 게이트를 형성하는 과정을 설명하면 다음과 같다.
먼저 도 1과 도 2를 참조하면, <100>기판(1)에 버퍼층(2), 채널층(3), 제1 에치 스톱(etch stop)층(4), 제2 에치 스톱(etch stop)층(5), 오믹 캡층(6)을 순차로 형성한 전계효과 트랜지스터의 에피 구조를 형성한다. 여기에서는 MESFET의 경우를 예로 들어 채널층(3)을 사용하지만 HEMT 및 P-HEMT의 경우에는 채널층(3) 대신에 장벽층과 채널층을 사용한다.
전계효과 트랜지스터(MESFET) 에피구조의 일예로 GaAs 계열의 경우, GaAs 기판(1)상에 언도프 GaAs 또는 AlGaAs/GaAs superlattice 버퍼층(2), n-GaAs 채널층(3), n+GaAs 제1 에치 스톱층(4)을 순차로 증착한 다음 언도프 AlGaAs 또는 InGaP 제2 에치 스톱층(5)을 형성하고, n+GaAs 오믹 캡층(6)을 형성하여 에피구조를 형성한다. 물론, HEMT의 경우에는 MESFET일 경우 사용하는 n-GaAs 채널층(3) 대신에 AlGaAs(또는 InGaP)/언도프 GaAs를 사용하고, P-HEMT의 경우는 n-GaAs 채널층(3) 대신 AlGaAs(또는 InGaP)/언도프 InGaAs를 사용한다.
또한, 전계효과 트랜지스터 에피구조의 다른 실시예로 InP 계열의 경우, InP 기판(1)상에 언도프 InGaAs 또는 InAlAs/InGaAs superlattice 버퍼층(2), 채널층(3), n+InGaAs 제1 에치 스톱층(4)을 순차적으로 증착한 다음 언도프 InAlAs 또는 InP 제2 에치 스톱층(5)을 형성하고, n+InGaAs 오믹 캡층(6)을 형성하여 에피구조를 형성한다. 이때, HEMT의 경우에는 채널층(3)으로 InAlAs(또는 InP)/언도프 In0.53Ga0.47As를 사용하고, P-HEMT의 경우에는 채널층(3)으로 InAlAs(또는 InP)/언도프 InxGa1-xAs(x>0.53)를 사용하는 것이 바람직하다.
이에 의하여, 두개의 서로 다른 물질로 이루어진 에치 스톱(etch stop)층을 갖는 전계효과 트랜지스터 에피 구조를 형성한다.
이어서, 에피 구조상에 유전체층(7)을 증착하고, 포토레지스트를 도포한 다음 광 리소그래피또는 E-빔 리소그래피를 이용하여 포토레지스트(8) 패턴을 형성한다. 이때 형성되는 포토레지스트(8) 패턴은 차후에 T형 게이트의 머리 부분 길이(Lgo)를 결정하게 된다.
그 후, 도 3에서 보는 바와 같이 포토레지스트(8)를 마스크로 하여 유전체층(7)을 RIE(Reactive Ion Etching)를 이용하여 식각 한 다음 선택적 습식 식각액을 이용하여 오믹 캡층(6)을 식각한다. 이때 사용되는 식각용액은 비등방성(anisotropic) 식각용액으로 (100)결정면과 54.7°의 각도를 이루는 (111)면을 표면으로 오믹 캡층(6)을 식각한다. 이러한 식각 단면을 형성하기 위해서는 게이트의 폭(게이트의 긴 면)이 기판(1)의 [110]방향에 평행하게 제작되어야 한다. 이어서, 또 다른 선택적 비등방성 습식 식각액을 이용하여 제2 에치 스톱층(5)을 식각하여 게이트 길이(Lg)를 한정한다.
게이트 금속과 접촉하는 제2 에치 스톱층(5)으로는 게이트 누설전류(gate leakage current)를 줄이기 위해 AlGaAs, InGaP, InP, 또는 InAlAs와 같은 밴드갭 에너지가 큰 물질을 사용하도록 한다.
다음, 도 4에서와 같이 유전체층(7)을 건식 식각 또는 습식 식각 방법을 이용하여 식각한다. 이때, 옆으로 식각되는 유전체층의 언더컷(undercut)은 추후 오믹 캡층(6)의 식각 후 형성 될 T형 게이트의 머리부분이 오믹 캡층(6)에 접촉되지 않을 정도이어야 한다.
그 후, 도 5에서와 보는 바와 같이 유전체층(7)과 제2 에치 스톱층(5)을 마스크로 제2 에치 스톱층을 식각하지 않는 선택적 습식 식각용액을 이용하여 오믹 캡층(6)과 제1 에치 스톱층(4)을 각각 식각한다. 이때 사용되는 용액은 등방성(isotropic) 습식 용액이며, 충분한 식각 시간을 통하여 앞에서 거론한 바와 같이 오믹 캡층(6)이 T형 게이트의 머리 부분과 접촉하지 않을 정도로, 또한 제1 에치 스톱층(4)이 T형 게이트의 아래 부분과 접촉하지 않을 정도로 충분히 오믹 캡층(6)과 제1 에치 스톱층(4)을 식각한다.
이어서, 도 6에서는 E-빔(E-beam) 또는 서멀(thermal) 진공 금속 증착기를 이용하여 T형 게이트 머리부분의 폭이 Lgo인 게이트 금속(9')을 경사없이 수직으로 증착한다. 즉, 진공 증착 방법을 사용하고 포토레지스트(8)를 이용하여 T형 게이트(9')의 머리 부분 길이(Lgo)를 형성함과 동시에 제2 에치 스톱층(5)을 이용하여 T형 게이트(9')의 아래 부분(Lg)을 형성한다.
그 후, 도 7에서와 같이 포토레지스트(8) 위의 게이트 금속(9)을 포토레지스트(8)와 함께 리프트-오프(lift-off)한 다음 유전체층(7)을 순차적으로 제거하여 게이트 전극 길이가 Lg인 최종적인 서브미크론 T형 게이트(9')를 완성한다.
이하, 도 8을 이용하여 서브미크론 게이트 길이 Lg가 결정되는 원리를 설명하면 다음과 같다.
본 발명에 의한 소자 구조에서 Lg, Lgo, T의 관계는 식 4를 만족한다.
(식 4)
Lgo = Lg + 2Tcot(54.7°) + δ = Lg + 1.416 ×T + δ
식 중, δ는 리소그래피 또는 식각 공정에서 발생할 수 있는 오차값이다.
위 식을 통해 알 수 있는 바와 같이 오믹 캡층(6)의 두께(T1)와 제2 에치 스톱층(5)의 두께(T2)를 합한 두께(T)를 조절하여 게이트 길이(Lg)를 조절할 수 있음을 알 수 있다.
즉, 두께(T)를 두껍게 하면 게이트 전극의 길이(Lg)를 줄일 수 있으므로 오믹 캡층의 두께(T1)와 제2 에치 스톱층의 두께(T2)를 조절하여 게이트 길이 Lg를 최소로 하는 동시에 게이트 저항값을 줄일 수 있다.
여기에서, 서브미크론인 T형 게이트의 최적화된 모양은 두께(T)와 게이트 머리 부분 길이(Lgo), 리소그래피 또는 식각 공정에서 발생할 수 있는 오차값 (δ)들의 적절한 고려에 의해 정해질 수 있다.
이에 의하여, 고집적 반도체 소자의 고속 동작에 적합한 서브미크론 T형 게이트의 형성을 가능하게 한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술적 사상을 일탈하지 않는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 첨부한 도면과 명세서의 상세한 설명에 기재된 내용으로 한정되는 것은 아니다.
상술한 바와 같이 본 발명에 의하면, 공정 단가가 높은 E-빔 리소그래피 방식 대신 공정 단가가 낮은 광 리소그래피 방식을 이용하여 낮은 게이트 저항값을 갖는 T형 서브미크론 게이트를 형성하므로써 속도 특성과 잡음 특성이 우수한 트랜지스터 제작을 가능하게 한다. 이로써, 이들 트랜지스터를 기본소자로 사용하는 집적회로를 내장한 시스템의 동작 속도를 높임과 동시에 잡음 특성을 향상시킨다. 이 방식은 E-빔 리소그래피 방식에 비하여 경제적이고 생산성이 높으며 경사진 진공 증착방법에 비하여 안정적이고 수율이 높은 트랜지스터 제작을 가능하게 한다.
또한 본 발명은 E-빔 리소그래피를 이용하여 0.1μm 이하의 deep 서브미크론 T형 게이트를 형성할 때 패턴이 너무 작아서 발생할 수 있는 수율 감소 문제를 해결해 줄 수 있는 효과가 있다.

Claims (7)

  1. 반도체 전계효과 트랜지스터의 게이트 형성방법에 있어서, 두개의 서로 다른 물질로 이루어진 제1, 2 에치 스톱층을 갖는 전계효과 트랜지스터 에피구조를 형성하는 단계와; 포토레지스트 패턴을 마스크로 유전체층을 식각하고 상기 유전체층을 마스크로 오믹캡층을 선택적으로 식각하는 단계와; 상기 오믹 캡층을 마스크로 제2 에치스톱층을 선택적으로 식각하는 단계와; 상기 유전체층을 언더컷하는 단계와; 상기 유전체층과 상기 제2 에치 스톱층을 마스크로 상기 오믹 캡층과 제1 에치 스톱층을 선택적으로 식각하는 단계와; 포토레지스트를 이용한 진공증착으로 T형 게이트를 형성하는 단계를 가지는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.
  2. 제 1 항에 있어서, 두개의 서로 다른 물질로 이루어진 제1, 2 에치 스톱층을 갖는 전계효과 트랜지스터 에피구조를 형성하는 단계에서 두개의 서로 다른 물질로 이루어진 상기 제1, 2 에치 스톱층 중 게이트 금속과 접촉하는 제 2 에치 스톱층은 게이트 누설전류를 줄이기 위해 AlGaAs, InGaP, InP 또는 InAlAs를 이용하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.
  3. 제 1 항에 있어서, 포토레지스트 패턴은 광 리소그래피법을 또는 E-빔 리소그래피법을 이용하여 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 오믹 캡층과 상기 제2 에치 스톱층을 선택적으로 식각하는 단계에서 선택적 비등방성 습식 식각용액을 이용하여 상기 오믹 캡층과 상기 제2 에치 스톱층을 식각하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 오믹 캡층과 상기 제1 에치 스톱층을 선택적으로 식각하는 단계에서 상기 제2 에치 스톱층을 식각하지 않는 선택적 등방성 습식 식각용액을 이용하여 상기 오믹 캡층과 상기 제1 에치 스톱층을 식각하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 오믹 캡층과 상기 에치 스톱층을 선택적으로 식각하는 단계에서 상기 오믹 캡층이 T형 게이트의 머리 부분과 접촉하지 않을 정도로, 또한 상기 제1 에치 스톱층이 T형 게이트의 아래 부분과 접촉하지 않을 정도로 충분히 식각하는 것을 특징으로 하는 전계효과 트랜지스터의 서브미크론 T형 게이트 형성방법.
  7. 제 1 항에 있어서, 포토레지스트를 이용한 진공증착으로 T형 게이트를 형성하는 단계에서 형성된 게이트는 다음 식을 만족하는 것을 특징으로 하는 전계효과트랜지스터의 서브미크론 T형 게이트 형성방법.
    Lgo = Lg + 2Tcot(54.7°) + δ = Lg + 1.416 ×T +δ
    여기서, Lgo = T형 게이트의 머리 부분 길이, Lg = T형 게이트의 아래 부분 길이, δ는 리소그래피 또는 식각 공정에서 발생할 수 있는 오차값이다.
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