JP4606710B2 - 電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタの一種であって、高周波デバイスとして多用されているＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を更に高速化する為の改良に関する。
【０００２】
【従来の技術】
現在、ミリ波帯（３０〜３００〔ＧＨｚ〕）或いはサブミリ波帯（３００〔ＧＨｚ〕〜３〔ＴＨｚ〕）で良好に動作させることを目的としてＨＥＭＴのゲート長微細化に関する研究が盛んに行なわれている。
【０００３】
このような極微細ＨＥＭＴの材料には、ＩｎＰ基板上に形成され、且つ、格子整合したＩｎＡｌＡｓ／ＩｎＧａＡｓ系が主流であり、その理由は、電子供給層であるＩｎＡｌＡｓとチャネル層となるＩｎＧａＡｓとの伝導帯の不連続が０．５３〔ｅＶ〕と大きいこと、そして、ＩｎＧａＡｓ層に於ける室温での電子移動度並びに電子速度が高いことに依る。
【０００４】
また、ＩｎＧａＡｓからなるチャネル層中のＩｎＡｓ組成を７０〔％〕程度にまで高めることで電子速度を増大させ、更に、特性を向上させようとする試みもなされている。
【０００５】
ところで、ＨＥＭＴのゲート長を微細化して、或程度のチャネルアスペクト比（Ｌg ／ｄ：Ｌg はゲート長、ｄはゲート電極からチャネル層までの距離）以下になるとゲート電極の制御性が劣化し、閾値電圧が負にシフトしたり、或いは、相互コンダクタンスｇm が低下する旨の現象が現れる。これは、ショートチャネル効果と呼ばれ、ＨＥＭＴの場合、Ｌg ／ｄ＜５、で前記現象が現れ始める（非特許文献１を参照。）。
【０００６】
従って、ゲート長を微細化する際には、ゲート電極・チャネル間距離も短縮しなければならない。この為、電子供給層をδ−ドーピング構造にするなどの工夫が成されている。また、ゲート電極からソース寄り及びドレイン寄りの領域に於ける電子濃度を或程度高くなるように維持しつつゲート電極・チャネル間距離を短縮する２段階リセス法（例えば、特許文献１、非特許文献２を参照。）が提案されて成果を挙げている。
【０００７】
図１４は非特許文献２に見られる電界効果トランジスタを表す要部切断側面図であり、１はＩｎＰ基板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧａＡｓチャネル層、４はｉ−ＩｎＡｌＡｓスペーサー層、５はＳｉ−δ−ドーピング層、６はＩｎＡｌＡｓ基板側バリア層、７はエッチング停止層を兼ねたｉ−ＩｎＰ表面側バリア層、８はｎ−ＩｎＧａＡｓキャップ層、９はＳｉＯ2 パッシベーション膜、１０はソース電極、１１はドレイン電極、１２はゲート電極、１３は２次元電子をそれぞれ示している（従来例１）。
【０００８】
図１４に見られる電界効果トランジスタでは、ｎ−ＩｎＧａＡｓキャップ層８をエッチングして１段目リセスを形成し、そして、ｎ−ＩｎＧａＡｓキャップ層８の直下に在るｉ−ＩｎＰ表面側バリア層７をエッチングしてＩｎＡｌＡｓ基板側バリア層６との界面に達する２段目リセスを形成することでゲート電極１２とｉ−ＩｎＧａＡｓチャネル層３との間の距離を短縮している。
【０００９】
図１５は非特許文献３に見られる電界効果トランジスタを表す要部切断側面図であり、図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする（従来例２）。
【００１０】
従来例２が従来例１と相違するところは、２段目のリセスを形成する際、ＩｎＡｌＡｓ基板側バリア層６の内部まで掘り込み、ゲート電極１２とＩｎＧａＡｓチャネル層３との間の距離を更に短縮したところにあり、遮断周波数５６２〔ＧＨｚ〕の超高速ＨＥＭＴを実現している（例えば、非特許文献３を参照。）。
【００１１】
前記したように、２段階リセス法はＨＥＭＴを高速化するについて極めて有効な技術であるが、特に有効と思われる従来例２に於いては、ＩｎＡｌＡｓ基板側バリア層６内で２段目のリセス・エッチングを終了させなければならないことから、従来例１に比較し、掘り込み深さ、従って、ゲート電極１２・チャネル層３間距離のばらつきが大きい。このばらつきは、ＨＥＭＴの閾値電圧、相互コンダクタンス、遮断周波数などがばらつく原因となり、集積化した場合、各ＨＥＭＴを同じ条件で一斉に動作させることができない。
【００１２】
従って、リセス・エッチングの精密さのみからすれば、２段目のリセス・エッチングはＩｎＰ表面側バリア層７とＩｎＡｌＡｓ基板側バリア層６との界面で終了させることが望ましい。これは、従来例１に対応する技術であるが、この技術では、ゲート電極１２・チャネル層３間距離を従来例２並に短縮することは不可能である。
【００１３】
この理由は、２段目のリセスでエッチングされるＩｎＰ表面側バリア層７を厚くしてＩｎＡｌＡｓ基板側バリア層６を薄くした場合、ＩｎＰがＩｎＡｌＡｓよりも伝導帯の底のエネルギーが低い為、ＩｎＧａＡｓチャネル層３のみでなくｉ−ＩｎＰ表面側バリア層７にも２次元電子が生成され、そして、ゲート電極１２とｉ−ＩｎＰ表面側バリア層７とが接しているので、ｉ−ＩｎＰ表面側バリア層７中の２次元電子がゲート電極１２に流れ込んでしまうことに依る。
【００１４】
図１６はリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造を表す要部切断側面図であり、図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。尚、図１６（Ａ）に見られるＨＥＭＴは従来例１に対応し、図１６（Ｂ）に見られるＨＥＭＴは従来例２に対応する。
【００１５】
図１７は図１６（Ａ）及び図１６（Ｂ）に於ける線Ｙ１−Ｙ１及び線Ｙ２−Ｙ２に沿って見た要部エネルギー・バンド図である。
【００１６】
図１６（Ａ）及び図１６（Ｂ）に見られるＨＥＭＴに於いては、ＩｎＡｌＡｓ層６が十分な厚さをもっていることから、ＩｎＰ層７に２次元電子が生成されることはなく、線Ｙ１−Ｙ１方向並びに線Ｙ２−Ｙ２方向について図１７に見られるような伝導帯ポテンシャルとフェルミ準位になる。
【００１７】
図１８はＩｎＰ層７を厚くした場合のリセスとゲート電極１２の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ３−Ｙ３に沿って見た要部エネルギー・バンドを表す要部説明図であり、（Ａ）はＨＥＭＴの要部切断側面、（Ｂ）はエネルギー・バンドをそれぞれ示している。尚、図１４乃至図１７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１８】
図１８（Ａ）に見られるＨＥＭＴでは、ＩｎＰ層７を厚く、且つ、ＩｎＡｌＡｓ層６を薄くし、リセスを両層の界面まで掘り込んでゲート電極１２を形成してあり、そして、ゲート電極１２のソース寄り（或いはドレイン寄りでも同様）の線Ｙ３−Ｙ３方向について図１８（Ｂ）に見られるような伝導帯ポテンシャルとフェルミ準位になる。このＨＥＭＴに於いては、ＩｎＰ層７とＩｎＡｌＡｓ層６との界面に於けるＩｎＰ層７側には２次元電子１４が生成され、その２次元電子１４はゲート電極１２に流れ込むことになる。
【００１９】
【特許文献１】
特開平１０−２０９４３４号公報
【非特許文献１】
Ａｗａｎｏ ｅｔ ａｌ.,ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ, ３６，２２６０（１９８９）
【非特許文献２】
Ｓｕｅｍｉｔｓｕ ｅｔ ａｌ.,Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ.,３７，１３６５（１９９８）
【非特許文献３】
Ｙａｍａｓｈｉｔａ ｅｔ ａｌ.,ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ.,２３，５７３（２００２）
【００２０】
【発明が解決しようとする課題】
本発明では、表面側バリア層を厚くし、表面側バリア層と基板側バリア層との界面にゲート電極を形成し、ゲート電極・チャネル間距離を短縮する構成を採った場合でも、ゲート電極への２次元電子の流れ込みがない構造を実現しようとする。
【００２１】
【課題を解決するための手段】
本発明に依る電界効果トランジスタに於いては、化合物半導体基板上に形成されたバッファ層、チャネル層、スペーサー層、電子供給層、基板側バリア層、表面側バリア層、キャップ層と、キャップ層に形成された１段目リセス、表面側バリア層の内部途中まで形成された２段目リセス、２段目リセスの底から基板側バリア層の表面まで形成された３段目リセスで構成されたゲート電極フット部分受容構造とを備えてなることを特徴とする。
【００２２】
前記手段を採ることに依り、表面側バリア層を２次元電子が誘起される程度に厚くし、且つ、基板側バリア層を薄くし、それ等バリア層の界面にゲート電極を形成してゲート電極・チャネル間距離を短縮する構成を採りながら、表面側バリア層に誘起された２次元電子がゲート電極に流れ込むことを有効に防止することを可能にした。
【００２３】
また、ゲート電極は、電界効果トランジスタの表面から表面側バリア層と基板側バリア層との界面までエッチングすることで実現されるリセスに形成するものであり、その場合のリセス・エッチングは前記界面で自動的に停止されることは勿論であるから、ゲート電極・チャネル間距離のばらつきは発生せず、優れた均一性をもってＨＥＭＴの高速化を達成することができる。
【００２４】
【発明の実施の形態】
図１は本発明に依る電界効果トランジスタに於ける一実施例であるＨＥＭＴを表す要部切断側面図であり、図に於いて、２１はＩｎＰ基板、２２はｉ−ＩｎＡｌＡｓバッファ層、２３はｉ−ＩｎＧａＡｓチャネル層、２４はｉ−ＩｎＡｌＡｓスペーサー層、２５はＳｉ−δ−ドーピング層、２６はＩｎＡｌＡｓ基板側バリア層、２７はエッチング停止層を兼ねたｉ−ＩｎＰ表面側バリア層、２８はｎ−ＩｎＧａＡｓキャップ層、２９はＳｉＯ2 パッシベーション膜、３０はソース電極、３１はドレイン電極、３２はゲート電極、３２Ａはゲート電極のフット部分、３３及び３４は２次元電子をそれぞれ示している。
【００２５】
図１に見られるＨＥＭＴに於いては、キャップ２８に於けるリセス２８Ａの形成、及び、ゲート電極３２のフット部分３２Ａを基板側バリア層２６にコンタクトさせる為の表面側バリア層２７のリセス２７Ｂの形成、これに加え、ゲート電極３２に２次元電子３４が流れ込むのを防止する為の表面側バリア層２７のリセス２７Ａを形成することが特徴になっている。
【００２６】
図２は図１について説明したＨＥＭＴに於けるリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ５−Ｙ５に沿って見た要部エネルギー・バンドを表す要部説明図であり、（Ａ）はＨＥＭＴの要部切断側面、（Ｂ）はエネルギー・バンドをそれぞれ示している。尚、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２７】
図１及び図２に示されているように、本発明のＨＥＭＴに於いても、ＩｎＰからなる表面側バリア層２７の厚い部分には２次元電子３４が誘起されるのであるが、薄い部分では、表面に向かって伝導帯のポテンシャルが十分に持ち上がるので２次元電子は消失し、この部分がゲート電極３２への２次元電子の流れ込みを防止する働きをする。
【００２８】
図２から明らかなように、表面側から２段目のリセス２７Ａが含まれる線Ｙ５−Ｙ５方向に於いて、ＩｎＰからなる表面側バリア層２７で最も伝導帯のポテンシャルが低い部分でもフェルミ準位以上のエネルギーにすることができる。従って、表面側から１段目のリセス２８Ａが含まれる線Ｙ４−Ｙ４方向に於いて、フェルミ準位以下となる表面側バリア層２７の厚い部分に生成する２次元電子３４がゲート電極３２に流れ込むのを防止することができる。尚、線Ｙ４−Ｙ４に沿ったエネルギー・バンド図は図１８に見られる線Ｙ３−Ｙ３に沿ったエネルギー・バンド図と同じである。
【００２９】
２段目のリセス２７Ａを形成するエッチングは表面側バリア層２７の内部途中で停止させなければならないが、この部分では、２次元電子を消失させれば良いので、その掘り込み深さに関してはゲート電極３２を形成する為の三段目のリセスほどには高精度を要しない。
【００３０】
図３乃至図１３は図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１及び図に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
図３（Ａ）参照
（１） ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ＩｎＰ基板２１上にＩｎＡｌＡｓバッファ層２２、ＩｎＧａＡｓチャネル層２３、ＩｎＡｌＡｓスペーサー層２４、Ｓｉ−δ−ドーピング層２５、ＩｎＡｌＡｓ基板側バリア層２６、エッチング停止層を兼ねたＩｎＰ表面側バリア層２７、ｎ型ドープＩｎＧａＡｓキャップ層２８を成膜する。
【００３２】
前記各半導体層の成膜には、ＭＯＣＶＤ法に限られることなく、他の成膜法を適用して良いことは勿論であり、また、ｎ型ドーパントとしてはＳｉを用い、ドーピング濃度は１×１０19〔cm-3〕として良い。
【００３３】
前記各半導体層に関する主要なデータを挙げると以下の通りである。
バッファ層２２の厚さ：３００〔ｎｍ〕
チャネル層２３の厚さ：１５〔ｎｍ〕
スペーサー層２４の厚さ：３〔ｎｍ〕
ドーピング層２５の不純物濃度：５×１０12〔cm-3〕
基板側バリア層２６の厚さ：２〔ｎｍ〕
表面側バリア層２７の厚さ：１５〔ｎｍ〕
キャップ層２８の厚さ：２５〔ｎｍ〕
【００３４】
図３（Ｂ）参照
（２） トレンチを形成するなどの手段を用いて素子間アイソレーションを行なってから、蒸着法を適用することに依ってＡｕＧｅ／Ｎｉ／Ａｕ膜を成膜し、通常のリソグラフィ技術を適用することに依り、ソース電極３０及びドレイン電極３１を形成する。尚、ソース電極３０及びドレイン電極３１は、合金化熱処理され、少なくともチャネル層２３に導電接続される。
【００３５】
図４（Ａ）及び（Ｂ）参照
（３） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなるパッシベーション膜２９を形成し、次いで、リソグラフィ技術、及び、エッチング・ガスをＣＦ4 ガスとするＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法を適用することに依り、パッシベーション膜２９のエッチングを行なって幅３００〔ｎｍ〕程度の開口２９Ａを形成する。
【００３６】
図５（Ａ）参照
（４） エッチング液としてクエン酸及び過酸化水素水の混合溶液を用い、パッシベーション膜２９をマスクとしてキャップ層２８のウエット・エッチングを行なって第１段目リセス２８Ａを形成する。
【００３７】
図５（Ｂ）参照
（５） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなるパッシベーション膜を形成する。尚、簡明にする為、ここで形成したパッシベーション膜も記号２９を付与してある。
【００３８】
図６（Ａ）参照
（６） 工程（３）と同様にエッチング・ガスをＣＦ4 ガスとするＲＩＥ法を適用することに依り、パッシベーション膜２９のエッチングを行なって幅１５０〔ｎｍ〕程度の開口２９Ｂを形成する。
【００３９】
図６（Ｂ）参照
（７） クエン酸及び過酸化水素水の混合溶液をエッチング液とするウエット・エッチング法を適用することに依り、パッシベーション膜２９をマスクとして表面側バリア層２７の内部途中まで、例えば１０〔ｎｍ〕程度の深さまでをウエット・エッチングして第２段目リセス２７Ａを形成する。尚、クエン酸及び過酸化水素水の混合溶液に対するＩｎＰのエッチング速度は遅いので制御は容易である。
【００４０】
図７参照
（８） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなるパッシベーション膜を形成する。尚、ここでも簡明にする為、該パッシベーション膜に記号２９を付与する。
【００４１】
図８参照
（９） 所要のゲート長を実現する為の開口及びＴ型ゲート電極を形成する為の三層レジスト膜４０を作製する。
【００４２】
図９参照
（１０）電子ビーム露光法を適用することに依り、三層レジスト膜４０にＴ型ゲート電極の形状を作製する。
【００４３】
図１０参照
（１１）工程（３）及び（６）と同様にエッチング・ガスをＣＦ4 ガスとするＲＩＥ法を適用することに依り、パッシベーション膜２９のエッチングを行なって所要ゲート長の開口２９Ｃを形成する。
【００４４】
図１１参照
（１２）塩酸、燐酸、酢酸の混合溶液をエッチング液とするウエット・エッチング法を適用することに依り、工程（７）で内部途中までエッチングした表面側バリア層２７の残りの部分をパッシベーション膜２９をマスクとして基板側バリア層２６の表面までエッチングする。尚、このエッチングは、表面側バリア層２７と基板側バリア層２６との界面で自動的に停止する。
【００４５】
図１２及び図１３参照
（１３）蒸着法を適用することに依ってＴｉ／Ｐｔ／Ａｕ膜を成膜し、三層レジスト膜４０を溶解・除去するリフト・オフ法に依ってＴ型ゲート電極３２を形成して完成する。
【００４６】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００４７】
（付記１）
化合物半導体基板上に形成されたバッファ層、チャネル層、スペーサー層、電子供給層、基板側バリア層、表面側バリア層、キャップ層と、
キャップ層に形成された１段目リセス、表面側バリア層の内部途中まで形成された２段目リセス、２段目リセスの底から基板側バリア層の表面まで形成された３段目リセスで構成されたゲート電極フット部分受容構造と
を備えてなることを特徴とする電界効果トランジスタ。
【００４８】
（付記２）
１段目、２段目、３段目の各リセスの幅が順に漸減されてなること
を特徴とする（付記１）記載の電界効果トランジスタ。
【００４９】
（付記３）
電子供給層がδ−ドーピング構造であること
を特徴とする（付記１）或いは（付記２）記載の電界効果トランジスタ。
【００５０】
（付記４）
電子供給層が均一ドーピング構造であること
を特徴とする（付記１）或いは（付記２）記載の電界効果トランジスタ。
【００５１】
（付記５）
表面側バリア層に於ける伝導帯の底のエネルギーが基板側バリア層に於ける伝導帯の底のエネルギーに比較して低いこと
を特徴とする（付記１）乃至（付記４）に於ける何れか１記載の電界効果トランジスタ。
【００５２】
（付記６）
表面側バリア層の厚さが基板側バリア層の厚さに比較して十分に厚く、且つ、表面側バリア層に２次元電子が誘起される程度であること
を特徴とする（付記１）乃至（付記５）に於ける何れか１記載の電界効果トランジスタ。
【００５３】
【発明の効果】
本発明に依る電界効果トランジスタに於いては、キャップ層に１段目のリセスを形成し、キャップ層の下地である表面側バリア層の内部途中まで２段目リセスを形成し、２段目リセスの底と表面側バリア層の下地である基板側バリア層の表面まで３段目リセスを形成し、それら３段のリセスでゲート電極フット部分を受容する構造になっている為、表面側バリア層を２次元電子が誘起される程度に厚くし、且つ、基板側バリア層を薄くし、基板側バリア層に接するゲート電極とチャネル層間の距離を短縮した構造になっていても、表面側バリア層に生成される２次元電子は２段目リセスの存在でゲート電極に流れ込むことはない。また、表面側バリア層と基板側バリア層との界面で自動的にエッチングが停止されたリセスにゲート電極フット部分が形成されるので、ゲート電極・チャネル間距離のばらつきは殆ど発生せず、従って、集積した各ＨＥＭＴの高速化を均一に達成することができる。
【図面の簡単な説明】
【図１】本発明に依る電界効果トランジスタに於ける一実施例であるＨＥＭＴを表す要部切断側面図である。
【図２】図１について説明したＨＥＭＴに於けるリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ５−Ｙ５に沿って見た要部エネルギー・バンドを表す要部説明図である。
【図３】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図４】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図５】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図６】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図７】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図８】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図９】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１０】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１１】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１２】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１３】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１４】非特許文献２に見られる電界効果トランジスタを表す要部切断側面図である。
【図１５】非特許文献３に見られる電界効果トランジスタを表す要部切断側面図である。
【図１６】リセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造を表す要部切断側面図である。
【図１７】図１６（Ａ）及び図１６（Ｂ）に於ける線Ｙ１−Ｙ１及び線Ｙ２−Ｙ２に沿って見た要部エネルギー・バンド図である。
【図１８】ＩｎＰ層を厚くした場合のリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ３−Ｙ３に沿って見た要部エネルギー・バンドを表す要部説明図である。
【符号の説明】
２１ ＩｎＰ基板
２２ ｉ−ＩｎＡｌＡｓバッファ層
２３ ｉ−ＩｎＧａＡｓチャネル層
２４ ｉ−ＩｎＡｌＡｓスペーサー層
２５ Ｓｉ−δ−ドーピング層
２６ ＩｎＡｌＡｓ基板側バリア層
２７ エッチング停止層を兼ねたｉ−ＩｎＰ表面側バリア層
２８ ｎ−ＩｎＧａＡｓキャップ層
２９ ＳｉＯ2 パッシベーション膜
３０ ソース電極
３１ ドレイン電極
３２ ゲート電極
３２Ａ ゲート電極のフット部分
３３及び３４ ２次元電子
【発明の属する技術分野】
本発明は、電界効果トランジスタの一種であって、高周波デバイスとして多用されているＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を更に高速化する為の改良に関する。
【０００２】
【従来の技術】
現在、ミリ波帯（３０〜３００〔ＧＨｚ〕）或いはサブミリ波帯（３００〔ＧＨｚ〕〜３〔ＴＨｚ〕）で良好に動作させることを目的としてＨＥＭＴのゲート長微細化に関する研究が盛んに行なわれている。
【０００３】
このような極微細ＨＥＭＴの材料には、ＩｎＰ基板上に形成され、且つ、格子整合したＩｎＡｌＡｓ／ＩｎＧａＡｓ系が主流であり、その理由は、電子供給層であるＩｎＡｌＡｓとチャネル層となるＩｎＧａＡｓとの伝導帯の不連続が０．５３〔ｅＶ〕と大きいこと、そして、ＩｎＧａＡｓ層に於ける室温での電子移動度並びに電子速度が高いことに依る。
【０００４】
また、ＩｎＧａＡｓからなるチャネル層中のＩｎＡｓ組成を７０〔％〕程度にまで高めることで電子速度を増大させ、更に、特性を向上させようとする試みもなされている。
【０００５】
ところで、ＨＥＭＴのゲート長を微細化して、或程度のチャネルアスペクト比（Ｌg ／ｄ：Ｌg はゲート長、ｄはゲート電極からチャネル層までの距離）以下になるとゲート電極の制御性が劣化し、閾値電圧が負にシフトしたり、或いは、相互コンダクタンスｇm が低下する旨の現象が現れる。これは、ショートチャネル効果と呼ばれ、ＨＥＭＴの場合、Ｌg ／ｄ＜５、で前記現象が現れ始める（非特許文献１を参照。）。
【０００６】
従って、ゲート長を微細化する際には、ゲート電極・チャネル間距離も短縮しなければならない。この為、電子供給層をδ−ドーピング構造にするなどの工夫が成されている。また、ゲート電極からソース寄り及びドレイン寄りの領域に於ける電子濃度を或程度高くなるように維持しつつゲート電極・チャネル間距離を短縮する２段階リセス法（例えば、特許文献１、非特許文献２を参照。）が提案されて成果を挙げている。
【０００７】
図１４は非特許文献２に見られる電界効果トランジスタを表す要部切断側面図であり、１はＩｎＰ基板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧａＡｓチャネル層、４はｉ−ＩｎＡｌＡｓスペーサー層、５はＳｉ−δ−ドーピング層、６はＩｎＡｌＡｓ基板側バリア層、７はエッチング停止層を兼ねたｉ−ＩｎＰ表面側バリア層、８はｎ−ＩｎＧａＡｓキャップ層、９はＳｉＯ2 パッシベーション膜、１０はソース電極、１１はドレイン電極、１２はゲート電極、１３は２次元電子をそれぞれ示している（従来例１）。
【０００８】
図１４に見られる電界効果トランジスタでは、ｎ−ＩｎＧａＡｓキャップ層８をエッチングして１段目リセスを形成し、そして、ｎ−ＩｎＧａＡｓキャップ層８の直下に在るｉ−ＩｎＰ表面側バリア層７をエッチングしてＩｎＡｌＡｓ基板側バリア層６との界面に達する２段目リセスを形成することでゲート電極１２とｉ−ＩｎＧａＡｓチャネル層３との間の距離を短縮している。
【０００９】
図１５は非特許文献３に見られる電界効果トランジスタを表す要部切断側面図であり、図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする（従来例２）。
【００１０】
従来例２が従来例１と相違するところは、２段目のリセスを形成する際、ＩｎＡｌＡｓ基板側バリア層６の内部まで掘り込み、ゲート電極１２とＩｎＧａＡｓチャネル層３との間の距離を更に短縮したところにあり、遮断周波数５６２〔ＧＨｚ〕の超高速ＨＥＭＴを実現している（例えば、非特許文献３を参照。）。
【００１１】
前記したように、２段階リセス法はＨＥＭＴを高速化するについて極めて有効な技術であるが、特に有効と思われる従来例２に於いては、ＩｎＡｌＡｓ基板側バリア層６内で２段目のリセス・エッチングを終了させなければならないことから、従来例１に比較し、掘り込み深さ、従って、ゲート電極１２・チャネル層３間距離のばらつきが大きい。このばらつきは、ＨＥＭＴの閾値電圧、相互コンダクタンス、遮断周波数などがばらつく原因となり、集積化した場合、各ＨＥＭＴを同じ条件で一斉に動作させることができない。
【００１２】
従って、リセス・エッチングの精密さのみからすれば、２段目のリセス・エッチングはＩｎＰ表面側バリア層７とＩｎＡｌＡｓ基板側バリア層６との界面で終了させることが望ましい。これは、従来例１に対応する技術であるが、この技術では、ゲート電極１２・チャネル層３間距離を従来例２並に短縮することは不可能である。
【００１３】
この理由は、２段目のリセスでエッチングされるＩｎＰ表面側バリア層７を厚くしてＩｎＡｌＡｓ基板側バリア層６を薄くした場合、ＩｎＰがＩｎＡｌＡｓよりも伝導帯の底のエネルギーが低い為、ＩｎＧａＡｓチャネル層３のみでなくｉ−ＩｎＰ表面側バリア層７にも２次元電子が生成され、そして、ゲート電極１２とｉ−ＩｎＰ表面側バリア層７とが接しているので、ｉ−ＩｎＰ表面側バリア層７中の２次元電子がゲート電極１２に流れ込んでしまうことに依る。
【００１４】
図１６はリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造を表す要部切断側面図であり、図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。尚、図１６（Ａ）に見られるＨＥＭＴは従来例１に対応し、図１６（Ｂ）に見られるＨＥＭＴは従来例２に対応する。
【００１５】
図１７は図１６（Ａ）及び図１６（Ｂ）に於ける線Ｙ１−Ｙ１及び線Ｙ２−Ｙ２に沿って見た要部エネルギー・バンド図である。
【００１６】
図１６（Ａ）及び図１６（Ｂ）に見られるＨＥＭＴに於いては、ＩｎＡｌＡｓ層６が十分な厚さをもっていることから、ＩｎＰ層７に２次元電子が生成されることはなく、線Ｙ１−Ｙ１方向並びに線Ｙ２−Ｙ２方向について図１７に見られるような伝導帯ポテンシャルとフェルミ準位になる。
【００１７】
図１８はＩｎＰ層７を厚くした場合のリセスとゲート電極１２の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ３−Ｙ３に沿って見た要部エネルギー・バンドを表す要部説明図であり、（Ａ）はＨＥＭＴの要部切断側面、（Ｂ）はエネルギー・バンドをそれぞれ示している。尚、図１４乃至図１７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１８】
図１８（Ａ）に見られるＨＥＭＴでは、ＩｎＰ層７を厚く、且つ、ＩｎＡｌＡｓ層６を薄くし、リセスを両層の界面まで掘り込んでゲート電極１２を形成してあり、そして、ゲート電極１２のソース寄り（或いはドレイン寄りでも同様）の線Ｙ３−Ｙ３方向について図１８（Ｂ）に見られるような伝導帯ポテンシャルとフェルミ準位になる。このＨＥＭＴに於いては、ＩｎＰ層７とＩｎＡｌＡｓ層６との界面に於けるＩｎＰ層７側には２次元電子１４が生成され、その２次元電子１４はゲート電極１２に流れ込むことになる。
【００１９】
【特許文献１】
特開平１０−２０９４３４号公報
【非特許文献１】
Ａｗａｎｏ ｅｔ ａｌ.,ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ, ３６，２２６０（１９８９）
【非特許文献２】
Ｓｕｅｍｉｔｓｕ ｅｔ ａｌ.,Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ.,３７，１３６５（１９９８）
【非特許文献３】
Ｙａｍａｓｈｉｔａ ｅｔ ａｌ.,ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ.,２３，５７３（２００２）
【００２０】
【発明が解決しようとする課題】
本発明では、表面側バリア層を厚くし、表面側バリア層と基板側バリア層との界面にゲート電極を形成し、ゲート電極・チャネル間距離を短縮する構成を採った場合でも、ゲート電極への２次元電子の流れ込みがない構造を実現しようとする。
【００２１】
【課題を解決するための手段】
本発明に依る電界効果トランジスタに於いては、化合物半導体基板上に形成されたバッファ層、チャネル層、スペーサー層、電子供給層、基板側バリア層、表面側バリア層、キャップ層と、キャップ層に形成された１段目リセス、表面側バリア層の内部途中まで形成された２段目リセス、２段目リセスの底から基板側バリア層の表面まで形成された３段目リセスで構成されたゲート電極フット部分受容構造とを備えてなることを特徴とする。
【００２２】
前記手段を採ることに依り、表面側バリア層を２次元電子が誘起される程度に厚くし、且つ、基板側バリア層を薄くし、それ等バリア層の界面にゲート電極を形成してゲート電極・チャネル間距離を短縮する構成を採りながら、表面側バリア層に誘起された２次元電子がゲート電極に流れ込むことを有効に防止することを可能にした。
【００２３】
また、ゲート電極は、電界効果トランジスタの表面から表面側バリア層と基板側バリア層との界面までエッチングすることで実現されるリセスに形成するものであり、その場合のリセス・エッチングは前記界面で自動的に停止されることは勿論であるから、ゲート電極・チャネル間距離のばらつきは発生せず、優れた均一性をもってＨＥＭＴの高速化を達成することができる。
【００２４】
【発明の実施の形態】
図１は本発明に依る電界効果トランジスタに於ける一実施例であるＨＥＭＴを表す要部切断側面図であり、図に於いて、２１はＩｎＰ基板、２２はｉ−ＩｎＡｌＡｓバッファ層、２３はｉ−ＩｎＧａＡｓチャネル層、２４はｉ−ＩｎＡｌＡｓスペーサー層、２５はＳｉ−δ−ドーピング層、２６はＩｎＡｌＡｓ基板側バリア層、２７はエッチング停止層を兼ねたｉ−ＩｎＰ表面側バリア層、２８はｎ−ＩｎＧａＡｓキャップ層、２９はＳｉＯ2 パッシベーション膜、３０はソース電極、３１はドレイン電極、３２はゲート電極、３２Ａはゲート電極のフット部分、３３及び３４は２次元電子をそれぞれ示している。
【００２５】
図１に見られるＨＥＭＴに於いては、キャップ２８に於けるリセス２８Ａの形成、及び、ゲート電極３２のフット部分３２Ａを基板側バリア層２６にコンタクトさせる為の表面側バリア層２７のリセス２７Ｂの形成、これに加え、ゲート電極３２に２次元電子３４が流れ込むのを防止する為の表面側バリア層２７のリセス２７Ａを形成することが特徴になっている。
【００２６】
図２は図１について説明したＨＥＭＴに於けるリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ５−Ｙ５に沿って見た要部エネルギー・バンドを表す要部説明図であり、（Ａ）はＨＥＭＴの要部切断側面、（Ｂ）はエネルギー・バンドをそれぞれ示している。尚、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２７】
図１及び図２に示されているように、本発明のＨＥＭＴに於いても、ＩｎＰからなる表面側バリア層２７の厚い部分には２次元電子３４が誘起されるのであるが、薄い部分では、表面に向かって伝導帯のポテンシャルが十分に持ち上がるので２次元電子は消失し、この部分がゲート電極３２への２次元電子の流れ込みを防止する働きをする。
【００２８】
図２から明らかなように、表面側から２段目のリセス２７Ａが含まれる線Ｙ５−Ｙ５方向に於いて、ＩｎＰからなる表面側バリア層２７で最も伝導帯のポテンシャルが低い部分でもフェルミ準位以上のエネルギーにすることができる。従って、表面側から１段目のリセス２８Ａが含まれる線Ｙ４−Ｙ４方向に於いて、フェルミ準位以下となる表面側バリア層２７の厚い部分に生成する２次元電子３４がゲート電極３２に流れ込むのを防止することができる。尚、線Ｙ４−Ｙ４に沿ったエネルギー・バンド図は図１８に見られる線Ｙ３−Ｙ３に沿ったエネルギー・バンド図と同じである。
【００２９】
２段目のリセス２７Ａを形成するエッチングは表面側バリア層２７の内部途中で停止させなければならないが、この部分では、２次元電子を消失させれば良いので、その掘り込み深さに関してはゲート電極３２を形成する為の三段目のリセスほどには高精度を要しない。
【００３０】
図３乃至図１３は図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１及び図に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
図３（Ａ）参照
（１） ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ＩｎＰ基板２１上にＩｎＡｌＡｓバッファ層２２、ＩｎＧａＡｓチャネル層２３、ＩｎＡｌＡｓスペーサー層２４、Ｓｉ−δ−ドーピング層２５、ＩｎＡｌＡｓ基板側バリア層２６、エッチング停止層を兼ねたＩｎＰ表面側バリア層２７、ｎ型ドープＩｎＧａＡｓキャップ層２８を成膜する。
【００３２】
前記各半導体層の成膜には、ＭＯＣＶＤ法に限られることなく、他の成膜法を適用して良いことは勿論であり、また、ｎ型ドーパントとしてはＳｉを用い、ドーピング濃度は１×１０19〔cm-3〕として良い。
【００３３】
前記各半導体層に関する主要なデータを挙げると以下の通りである。
バッファ層２２の厚さ：３００〔ｎｍ〕
チャネル層２３の厚さ：１５〔ｎｍ〕
スペーサー層２４の厚さ：３〔ｎｍ〕
ドーピング層２５の不純物濃度：５×１０12〔cm-3〕
基板側バリア層２６の厚さ：２〔ｎｍ〕
表面側バリア層２７の厚さ：１５〔ｎｍ〕
キャップ層２８の厚さ：２５〔ｎｍ〕
【００３４】
図３（Ｂ）参照
（２） トレンチを形成するなどの手段を用いて素子間アイソレーションを行なってから、蒸着法を適用することに依ってＡｕＧｅ／Ｎｉ／Ａｕ膜を成膜し、通常のリソグラフィ技術を適用することに依り、ソース電極３０及びドレイン電極３１を形成する。尚、ソース電極３０及びドレイン電極３１は、合金化熱処理され、少なくともチャネル層２３に導電接続される。
【００３５】
図４（Ａ）及び（Ｂ）参照
（３） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなるパッシベーション膜２９を形成し、次いで、リソグラフィ技術、及び、エッチング・ガスをＣＦ4 ガスとするＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法を適用することに依り、パッシベーション膜２９のエッチングを行なって幅３００〔ｎｍ〕程度の開口２９Ａを形成する。
【００３６】
図５（Ａ）参照
（４） エッチング液としてクエン酸及び過酸化水素水の混合溶液を用い、パッシベーション膜２９をマスクとしてキャップ層２８のウエット・エッチングを行なって第１段目リセス２８Ａを形成する。
【００３７】
図５（Ｂ）参照
（５） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなるパッシベーション膜を形成する。尚、簡明にする為、ここで形成したパッシベーション膜も記号２９を付与してある。
【００３８】
図６（Ａ）参照
（６） 工程（３）と同様にエッチング・ガスをＣＦ4 ガスとするＲＩＥ法を適用することに依り、パッシベーション膜２９のエッチングを行なって幅１５０〔ｎｍ〕程度の開口２９Ｂを形成する。
【００３９】
図６（Ｂ）参照
（７） クエン酸及び過酸化水素水の混合溶液をエッチング液とするウエット・エッチング法を適用することに依り、パッシベーション膜２９をマスクとして表面側バリア層２７の内部途中まで、例えば１０〔ｎｍ〕程度の深さまでをウエット・エッチングして第２段目リセス２７Ａを形成する。尚、クエン酸及び過酸化水素水の混合溶液に対するＩｎＰのエッチング速度は遅いので制御は容易である。
【００４０】
図７参照
（８） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなるパッシベーション膜を形成する。尚、ここでも簡明にする為、該パッシベーション膜に記号２９を付与する。
【００４１】
図８参照
（９） 所要のゲート長を実現する為の開口及びＴ型ゲート電極を形成する為の三層レジスト膜４０を作製する。
【００４２】
図９参照
（１０）電子ビーム露光法を適用することに依り、三層レジスト膜４０にＴ型ゲート電極の形状を作製する。
【００４３】
図１０参照
（１１）工程（３）及び（６）と同様にエッチング・ガスをＣＦ4 ガスとするＲＩＥ法を適用することに依り、パッシベーション膜２９のエッチングを行なって所要ゲート長の開口２９Ｃを形成する。
【００４４】
図１１参照
（１２）塩酸、燐酸、酢酸の混合溶液をエッチング液とするウエット・エッチング法を適用することに依り、工程（７）で内部途中までエッチングした表面側バリア層２７の残りの部分をパッシベーション膜２９をマスクとして基板側バリア層２６の表面までエッチングする。尚、このエッチングは、表面側バリア層２７と基板側バリア層２６との界面で自動的に停止する。
【００４５】
図１２及び図１３参照
（１３）蒸着法を適用することに依ってＴｉ／Ｐｔ／Ａｕ膜を成膜し、三層レジスト膜４０を溶解・除去するリフト・オフ法に依ってＴ型ゲート電極３２を形成して完成する。
【００４６】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００４７】
（付記１）
化合物半導体基板上に形成されたバッファ層、チャネル層、スペーサー層、電子供給層、基板側バリア層、表面側バリア層、キャップ層と、
キャップ層に形成された１段目リセス、表面側バリア層の内部途中まで形成された２段目リセス、２段目リセスの底から基板側バリア層の表面まで形成された３段目リセスで構成されたゲート電極フット部分受容構造と
を備えてなることを特徴とする電界効果トランジスタ。
【００４８】
（付記２）
１段目、２段目、３段目の各リセスの幅が順に漸減されてなること
を特徴とする（付記１）記載の電界効果トランジスタ。
【００４９】
（付記３）
電子供給層がδ−ドーピング構造であること
を特徴とする（付記１）或いは（付記２）記載の電界効果トランジスタ。
【００５０】
（付記４）
電子供給層が均一ドーピング構造であること
を特徴とする（付記１）或いは（付記２）記載の電界効果トランジスタ。
【００５１】
（付記５）
表面側バリア層に於ける伝導帯の底のエネルギーが基板側バリア層に於ける伝導帯の底のエネルギーに比較して低いこと
を特徴とする（付記１）乃至（付記４）に於ける何れか１記載の電界効果トランジスタ。
【００５２】
（付記６）
表面側バリア層の厚さが基板側バリア層の厚さに比較して十分に厚く、且つ、表面側バリア層に２次元電子が誘起される程度であること
を特徴とする（付記１）乃至（付記５）に於ける何れか１記載の電界効果トランジスタ。
【００５３】
【発明の効果】
本発明に依る電界効果トランジスタに於いては、キャップ層に１段目のリセスを形成し、キャップ層の下地である表面側バリア層の内部途中まで２段目リセスを形成し、２段目リセスの底と表面側バリア層の下地である基板側バリア層の表面まで３段目リセスを形成し、それら３段のリセスでゲート電極フット部分を受容する構造になっている為、表面側バリア層を２次元電子が誘起される程度に厚くし、且つ、基板側バリア層を薄くし、基板側バリア層に接するゲート電極とチャネル層間の距離を短縮した構造になっていても、表面側バリア層に生成される２次元電子は２段目リセスの存在でゲート電極に流れ込むことはない。また、表面側バリア層と基板側バリア層との界面で自動的にエッチングが停止されたリセスにゲート電極フット部分が形成されるので、ゲート電極・チャネル間距離のばらつきは殆ど発生せず、従って、集積した各ＨＥＭＴの高速化を均一に達成することができる。
【図面の簡単な説明】
【図１】本発明に依る電界効果トランジスタに於ける一実施例であるＨＥＭＴを表す要部切断側面図である。
【図２】図１について説明したＨＥＭＴに於けるリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ５−Ｙ５に沿って見た要部エネルギー・バンドを表す要部説明図である。
【図３】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図４】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図５】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図６】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図７】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図８】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図９】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１０】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１１】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１２】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１３】図１について説明したＨＥＭＴの製造について説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図である。
【図１４】非特許文献２に見られる電界効果トランジスタを表す要部切断側面図である。
【図１５】非特許文献３に見られる電界効果トランジスタを表す要部切断側面図である。
【図１６】リセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造を表す要部切断側面図である。
【図１７】図１６（Ａ）及び図１６（Ｂ）に於ける線Ｙ１−Ｙ１及び線Ｙ２−Ｙ２に沿って見た要部エネルギー・バンド図である。
【図１８】ＩｎＰ層を厚くした場合のリセスとゲート電極の関係を説明する為のＨＥＭＴの概略構造及び線Ｙ３−Ｙ３に沿って見た要部エネルギー・バンドを表す要部説明図である。
【符号の説明】
２１ ＩｎＰ基板
２２ ｉ−ＩｎＡｌＡｓバッファ層
２３ ｉ−ＩｎＧａＡｓチャネル層
２４ ｉ−ＩｎＡｌＡｓスペーサー層
２５ Ｓｉ−δ−ドーピング層
２６ ＩｎＡｌＡｓ基板側バリア層
２７ エッチング停止層を兼ねたｉ−ＩｎＰ表面側バリア層
２８ ｎ−ＩｎＧａＡｓキャップ層
２９ ＳｉＯ2 パッシベーション膜
３０ ソース電極
３１ ドレイン電極
３２ ゲート電極
３２Ａ ゲート電極のフット部分
３３及び３４ ２次元電子
Claims (1)
- 化合物半導体基板上に形成されたバッファ層、チャネル層、スペーサー層、電子供給層、基板側バリア層、表面側バリア層、キャップ層と、
キャップ層に形成された１段目リセス、表面側バリア層の内部途中まで形成された２段目リセス、２段目リセスの底から基板側バリア層の表面まで形成された３段目リセスで構成されたゲート電極フット部分受容構造と
を備えた電界効果トランジスタに於いて、
１段目、２段目、３段目の各リセスの幅は順に漸減されてなり、
表面側バリア層に於ける伝導帯の底のエネルギーが基板側バリア層に於ける伝導帯の底のエネルギーに比較して低く、
表面側バリア層の厚さが基板側バリア層の厚さに比較して十分に厚く、且つ、表面側バリア層に２次元電子が誘起される程度であり、
２段目リセスが形成された表面側バリア層の薄い部分では２次元電子が消失していること
を特徴とする電界効果トランジスタ。
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