JP6810014B2 - 電界効果型トランジスタおよびその製造方法 - Google Patents

Description

本発明は、良好な高周波特性を有する電界効果型トランジスタおよびその製造方法に関する。

０．３〜３．０ＴＨｚの電磁波周波数帯であるテラヘルツ波の性質には、数１０Ｇｂ／ｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析など、これまでにはない新たなアプリケーション創出の可能性が秘められている。

テラヘルツ波によるアプリケーションを実現する場合には、これを構成する電子デバイスにもより良好な高周波特性が必要とされる。一般的に、良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。今後テラヘルツ波技術の更なる発展にむけては、より良好な高周波特性を有する電界効果型トランジスタが必要となる。

上述した電界効果型トランジスタは、半導体基板と、半導体基板の上に形成される半導体積層構造と、半導体積層構造の表面に形成されるゲート電極、およびゲート電極の両脇に形成されるソース電極、ドレイン電極から構成される。特に、高周波特性に優れる高電子移動度トランジスタでは、半導体積層構造は、半導体基板の側から、バッファ層、チャネル層、障壁層、キャリア供給層、パッシベーション層、オーミックキャップ層が順次に積層されて構成されている。

この種の電界効果型トランジスタでは、ゲート電極に対して電位を印加すると、印加した電位の強度に応じ、キャリア供給層からチャネル層に対してキャリアが供給されて形成される２次元電子ガスの濃度が変調され、ソース電極、ドレイン電極間に形成された伝導チャネルを通じて電子が移動する。この電子（キャリア）が移動（走行）する伝導チャネルが形成されるチャネル層と電子供給層とは、空間的に分離され、電子供給層における不純物による散乱が抑制される。このため、上述した電界効果型トランジスタでは、電子移動度を向上させることができ、高周波動作を実現することができる。

電界効果型トランジスタの高周波特性を向上させるためには、ドレインコンダクタンス、およびソース抵抗を同時に低減することが重要となる。ドレインコンダクタンスを低減させるためには、短チャネル効果の抑制、あるいはドレイン領域の空乏化が有効である。この空乏化を実現するためには、リセス構造の採用が有効な手段である。リセス構造とは、ゲート電極形成部を含む、当該電極周辺のオーミックキャップ層を、ソース電極ならびにドレイン電極の両方向へ除去した構造をいう。

電界効果型トランジスタのドレインコンダクタンス低減には、非特許文献１，非特許文献２に記載されるような、非対称リセス構造と呼ばれる構造を採用するとよいことが知られている。非対称リセス構造とは、非特許文献２のＦｉｇ．４に示されているように、リセス領域を形成する際にドレイン電極側リセス領域を大きくし、ドレイン電極側の広い領域にわたってキャリアを空乏化させることでドレインコンダクタンスを低減する。同時に、ソース電極側リセス領域は縮小し、ソース電極側の空乏化を避けることによってソース抵抗の低減を同時に図る。この２つの効果によって、電界効果型トランジスタの高周波特性は向上する。

一方、特許文献１では、非特許文献１では煩雑になる非対称リセス構造の製造方法の簡易化が可能な非対称リセス構造およびその製法について記載されている。特許文献１の図１に示されている非対称リセス構造のリセス領域を形成するウエットエッチングにおいて、特許文献１の段落００３１，図５，６に示されているように、多層レジストを用いる点が非特許文献１と異なる。

特許文献１の図５，６に示されているように、非対称リセス構造の形成に多層レジストを用いることで、ウエットエッチング後に蒸着・リフトオフ法を用いてゲート電極を形成することができる。特許文献１に記載されている製造方法によれば、非特許文献１に比較して、絶縁膜を堆積し、この絶縁膜に開口を形成する工程を必要としない点で、製造工程の短縮を実現しながら、非対称リセス構造を作製することができる。

特許第５６６２５４７号公報

K. Shinohara et al., "Importance of Gate-Recess Structure to the Cutoff Frequency of Ultra-High-speed InGaAs/InAlAs HEMTs", Proc. of IPRM, B6-4, 2002. K. Shinohara et al., "Novel Asymmetric Gate-Recess Engineering for Sub-Millimeter-Wave InP-based HEMTs", Microwave Symposium Digest, 2001 IEEE MTT-S International, vol. 3, 2001.

しかしながら、上述した従来の技術では、以下に示す点で問題があった。

非対称リセス構造は、ドレインコンダクタンスを低減することで高周波特性を向上させることが可能である一方、短所としてドレイン抵抗の増加を招く。ドレイン抵抗の増加は、ドレイン電極からゲート電極直下のチャネルに至る領域（ドレイン領域）において、電子の熱揺らぎによって発生する熱雑音を増加させる。

電界効果型トランジスタは、ミリ波応用などで重要になる良好な高周波特性が要求される場合もあるが、他方面からの要求として、低雑音性が必要とされるアプリケーションも存在する。例えば、衛星放送や電波観測の受信部では、低ノイズ性がより大きく要求される。従って、非対称リセス幅（リセス量）は、適用されるアプリケーションや設計思想に応じて最適に設計されることが要求され、この要求は様々な機能を１つの集積回路に一体化して高機能化を目指す、モノリシック集積の場面において特に重要になる。

ところが、前述した従来の技術においては、非対称リセスの形状はリセス領域を形成するためのウエットエッチング時間によってのみでしか制御することができない。これは、電界効果型トランジスタの非対称リセス幅の設計自由度を大きく制限する。

本発明は、以上のような問題点を解消するためになされたものであり、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるようにすることを目的とする。

本発明に係る電界効果型トランジスタの製造方法は、半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、リセス形成領域を挟んでオーミックキャップ層の上にソース電極およびドレイン電極を形成する第２工程と、ソース電極およびドレイン電極の間のオーミックキャップ層の上に第１絶縁層を形成する第３工程と、ソース電極との距離よりドレイン電極との距離の方が大きい状態でリセス形成領域内に配置した第１ゲート開口部を第１絶縁層に形成する第４工程と、第１絶縁層のリセス形成領域内で第１ゲート開口部とドレイン電極との間に複数の非対称リセス形成用開口部を形成する第５工程と、第１ゲート開口部および複数の非対称リセス形成用開口部を形成した第１絶縁層をマスクとしてオーミックキャップ層をエッチングし、第１ゲート開口部および複数の非対称リセス形成用開口部の下の領域にリセス領域を形成する第６工程と、第１絶縁層の上に第２絶縁層を形成する第７工程と、第１絶縁層に形成した第１ゲート開口部に連続する第２ゲート開口部を第２絶縁層に形成して第１ゲート開口部と第２ゲート開口部とによりゲート開口部を形成する第８工程と、第１絶縁層の上に配置されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極を形成する第９工程とを備え、第６工程では、複数の非対称リセス形成用開口部の各々の開口寸法および複数の非対称リセス形成用開口部の数により、第１ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御する。

上記電界効果型トランジスタの製造方法において、複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法をゲート幅方向の開口寸法より短く形成するようにすればよい。

上記電界効果型トランジスタの製造方法において、複数の非対称リセス形成用開口部を、ゲート幅方向に平行な状態で配列して形成すればよい。

上記電界効果型トランジスタの製造方法において、第６工程では、隣り合う複数の非対称リセス形成用開口部の間のオーミックキャップ層の一部を残す状態にエッチングを実施することで、隣り合う複数の非対称リセス形成用開口部の間に、第１絶縁層を支持する支持柱を形成する。

本発明に係る電界効果型トランジスタは、半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層と、オーミックキャップ層に形成されたリセス領域と、リセス領域を挟んでオーミックキャップ層の上に形成されたソース電極およびドレイン電極と、オーミックキャップ層の上に形成されてリセス領域の上に架設された第１絶縁層と、第１絶縁層の上に第１絶縁層を覆って形成された第２絶縁層と、ソース電極との距離よりドレイン電極との距離の方が大きい状態でリセス領域内に配置されて第１絶縁層および第２絶縁層に形成されたゲート開口部と、第１絶縁層のリセス領域内に配置されてゲート開口部とドレイン電極との間に形成された複数の非対称リセス形成用開口部と、第２絶縁層の上に形成されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極とを備え、複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法がゲート幅方向の開口寸法より短く形成され、複数の非対称リセス形成用開口部は、ゲート幅方向に平行な状態で配列されている。

上記電界効果型トランジスタにおいて、隣り合う複数の非対称リセス形成用開口部の間に形成された第１絶縁層を支持する支持柱を備える。

以上説明したように、本発明によれば、複数の非対称リセス形成用開口部の各々の開口寸法および複数の非対称リセス形成用開口部の数により、ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御するようにしたので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるという優れた効果が得られる。

図１Ａは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｂは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｃは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｄは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｅは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す平面図である。 図１Ｆは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｇは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｈは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図１Ｉは、本発明の実施の形態における電界効果型トランジスタの製造における途中工程の状態を示す断面図である。 図２は、本発明の実施の形態における電界効果型トランジスタの構成を示す断面図である。 図３Ａは、本発明の実施の形態における電界効果型トランジスタの構成を示す断面図である。 図３Ｂは、本発明の実施の形態における電界効果型トランジスタの一部構成を示す平面図である。

以下、本発明の実施の形態における電界効果型トランジスタの製造方法ついて図１Ａ〜図１Ｉを参照して説明する。

まず、図１Ａに示すように、例えば半絶縁性のＩｎＰから構成された半導体基板１０１の上に、バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５、オーミックキャップ層１０６が形成された状態とする（第１工程）。

例えば、半導体基板１０１の上に、ＩｎＡｌＡｓからなる層厚１００〜３００ｎｍのバッファ層１０２，ＩｎＧａＡｓからなる層厚５〜２０ｎｍのチャネル層１０３，ＩｎＡｌＡｓからなる層厚５〜２０ｎｍの障壁層１０４，Ｓｉが１×１０¹⁹〜２×１０¹⁹ｃｍ^-3にドープされたＩｎＧａＡｓからなるオーミックキャップ層１０６を有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで順次積層する。また、障壁層１０４には、よく知られたシートドープにより不純物としてＳｉが１×１０¹⁹ｃｍ^-3ドープされたキャリア供給層１０５が形成されている。ここで、実施の形態では、キャリア供給層１０５とオーミックキャップ層１０６との間に、ＩｎＰからなる層厚２〜５ｎｍのパッシベーション層１２１を形成する。

次に、図１Ｂに示すように、リセス領域を形成するリセス形成領域１３１を挟んでオーミックキャップ層１０６の上にソース電極１０７およびドレイン電極１０８を形成する（第２工程）。例えば、オーミックキャップ層１０６上に、Ｔｉ／Ｐｔ／Ａｕを堆積して金属膜を形成し、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とによりパターニングすることで、ソース電極１０７およびドレイン電極１０８を形成すればよい。また、公知のリフトオフ法により、ソース電極１０７およびドレイン電極１０８を形成してもよい。ソース電極１０７，ドレイン電極１０８は、オーミックキャップ層１０６にオーミック接合する。

次に、図１Ｃに示すように、ソース電極１０７およびドレイン電極１０８の間のオーミックキャップ層１０６の上に第１絶縁層１０９を形成する（第３工程）。例えば、よく知られたプラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０〜２００ｎｍの第１絶縁層１０９を形成する。

次に、図１Ｄ，図１Ｅに示すように、ソース電極１０７との距離よりドレイン電極１０８との距離の方が大きい状態でリセス形成領域１３１内に配置した第１ゲート開口部１０９ａを第１絶縁層１０９に形成する（第４工程）。第１ゲート開口部１０９ａは、図１Ｄの紙面の法線方向に延在するストライプ状の開口である。また、第１絶縁層１０９のリセス形成領域１３１内で第１ゲート開口部１０９ａとドレイン電極１０８との間に複数の非対称リセス形成用開口部１１１を形成する（第５工程）。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、第１ゲート開口部１０９ａおよび非対称リセス形成用開口部１１１を形成する。

次に、図１Ｆに示すように、第１ゲート開口部１０９ａおよび複数の非対称リセス形成用開口部１１１を形成した第１絶縁層１０９をマスクとしてオーミックキャップ層１０６をエッチングし、第１ゲート開口部１０９ａおよび複数の非対称リセス形成用開口部１１１の下の領域にパッシベーション層１２１もしくは障壁層１０４の表面が連続して露出したリセス領域１１２を形成する（第６工程）。

例えば、クエン酸などのエッチング液を用いたウエットエッチングにより、上述した開口の領域よりエッチング液を侵入させ、オーミックキャップ層１０６を等方的にエッチングする。このエッチングで、エッチング液は、各開口部よりオーミックキャップ層１０６を浸食し、エッチングの横方向の広がりによって１つのつながった空間であるリセス領域１１２を形成する。また、ＩｎＰからなるパッシベーション層１２１を形成しておけば、ＩｎＰはクエン酸系のエッチング液ではほとんどエッチングされないので、エッチングストッパーとなり、障壁層１０４がエッチングされることを防ぐことができる。

このとき、第１ゲート開口部１０９ａを中心にゲート長方向を見ると、非対称リセス形成用開口部１１１を形成しているため、第１ゲート開口部１０９ａからドレイン側に形成されている空間は、第１ゲート開口部１０９ａからソース側に形成されている空間より広く形成される。このように、複数の非対称リセス形成用開口部１１１を設けることで、新たな工程を追加することなく、第１ゲート開口部１０９ａを中心にした非対称なリセス領域が形成されることになる。

ここで、上述した工程（第６工程）では、複数の非対称リセス形成用開口部１１１の各々の開口寸法および複数の非対称リセス形成用開口部１１１の数により、第１ゲート開口部１０９ａよりドレイン電極１０８の側におけるオーミックキャップ層１０６のエッチング量を制御する。これにより、非対称リセスの形状（第１ゲート開口部１０９ａからドレイン側に形成されている空間の広さ）を制御する。なお、以下では、リセス領域１１２における、後述するゲート開口部１１０（図１Ｈ）からソース・ドレインの各々側のゲート長方向の長さを、「リセス幅」と称する。例えば、「ソース側のリセス幅」は、リセス領域１１２における、ゲート開口部１１０からソース側のゲート長方向の長さである。また、「ドレイン側のリセス幅」は、リセス領域１１２における、ゲート開口部１１０からドレイン側のゲート長方向の長さである。

次に、図１Ｇに示すように、第１絶縁層１０９の上に第２絶縁層１１３を形成する（第７工程）。例えば、プラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０〜２００ｎｍの第２絶縁層１１３を形成する。

次に、図１Ｈに示すように、第１絶縁層１０９に形成した第１ゲート開口部１０９ａに連続する第２ゲート開口部１１３ａを第２絶縁層１１３に形成し、第１ゲート開口部１０９ａと第２ゲート開口部１１３ａとによりゲート開口部１１０を形成する（第８工程）。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、第２ゲート開口部１１３ａを形成する。ここでは、第２ゲート開口部１１３ａを第２絶縁層１１３に形成すればよく、第２ゲート開口部１１３ａを貫通させる程度のエッチングでよい。このため、微細な第２ゲート開口部１１３ａを形成できる。

次に、図１Ｉに示すように、第１絶縁層１０９（第２絶縁層１１３）の上に配置されて一部がゲート開口部１１０よりリセス領域１１２に嵌入して障壁層１０４にショットキー接合したゲート電極１１４を形成する（第９工程）。

例えば、第２絶縁層１１３のゲート開口部１１０を含む所定領域が開口してこれ以外のソース電極１０７，ドレイン電極１０８を含む領域が被覆されたリフトオフマスクを形成する。次いで、このリフトオフマスクの上よりゲート金属材料を堆積して金属膜を形成した後、リフトオフマスクを除去（リフトオフ）する。このリフトオフ法により、ゲート電極１１４が形成できる。金属膜の形成において、堆積されてゲート開口部１１０に入り込んだ金属は、極薄いパッシベーション層１２１を貫通し、ゲート開口部１１０より望める障壁層１０４にショットキー接合する。前述したように、微細な第２ゲート開口部１１３ａ（ゲート開口部１１０）が形成できるので、ショットキー接合のゲート長方向の寸法が微細なゲート電極１１４が実現でき、良好な高周波特性を実現することができる。

障壁層１０４とショットキー接合を形成しているゲート電極１１４に印加される電位によって、ショットキー接合の直下のチャネルを変調する機能を備えることになる。ゲート電極１１４のサイズ（ゲート長）や形状は、各々、ソース電極１０７、ドレイン電極１０８と寄生容量が発生せず、かつゲート電極１１４全体の抵抗が十分低くなるように設計すればよい。

ゲート電極１１４は、Ｎｉ、Ｗ、ＷＳｉＮなど、半導体基板１０１に対する熱拡散が少なく、かつ仕事関数の大きな金属材料から構成すればよい。また、これらの金属材料は、スパッタリング法や、真空蒸着法、無電解めっき法や電解めっき法などによって堆積すればよい。ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の長さ（ゲート長）は、典型的には１０〜１００ｎｍである。

また、ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の端からソース電極１０７の端までの距離は、少なくともソース側のリセス幅と同等かそれ以上であれば良く、ゲート電極１１４からドレイン電極１０８の端までの距離は少なくともドレイン側のリセス幅と同等かそれ以上であれば良い。特にトランジスタの出力特性を、より良好なものとするために、ゲート電極１１４からソース電極１０７の端までの距離に比べ、ゲート電極１１４からドレイン電極１０８の端までの距離を長く設定してもよい。

ここで、前述したように、実施の形態では、複数の非対称リセス形成用開口部１１１の各々の開口寸法および複数の非対称リセス形成用開口部１１１の数により、第１ゲート開口部１０９ａからソース側に形成されている空間の広さを制御する。

以下、図１Ｅおよび図１Ｉを用いてより詳細に説明する。所望とする、ゲート開口部１１０よりソース側におけるオーミックキャップ層１０６のエッチング量（リセス幅ｒ_gs）、およびゲート開口部１１０よりドレイン側におけるオーミックキャップ層１０６のエッチング量（リセス幅ｒ_gd）に対応させ、非対称リセス形成用開口部１１１の数および複数の非対称リセス形成用開口部１１１の各々の開口寸法（ｗ_r）、また、隣り合う非対称リセス形成用開口部１１１の間隔ｇ_r、列数Ｎを決定する。

なお、ここでは、非対称リセス形成用開口部１１１の各々の開口寸法として、ゲート長方向の幅を用いる。また、非対称リセス形成用開口部１１１の平面視の形状は、１つの辺がゲート長方向に平行な矩形である。例えば、ゲート長方向の開口寸法がゲート幅方向の開口寸法より短く形成されている。また、複数の非対称リセス形成用開口部１１１は、ゲート幅方向に平行な状態で配列して形成する。また、基本的に、ソース抵抗は低ければ低いほど望ましく、リセスの形成によって空乏化によるソース抵抗の増加が懸念されるため、ソース側に非対称リセス形成用開口部は形成しない。

上述した各パラメータの関係は「ｒ_gd−ｒ_gs＝Ｎ（ｇ_r＋ｗ_r）・・・（１）」となる。ただし「２ｒ_gs≧ｇ_r・・・（２）」の制約条件を満たす必要がある。この条件で、リセス形成に必要なウエットエッチングのエッチングレートやエッチング時間に対して無依存で非対称リセス構造が決定できる。与えられた構造を形成する場合のエッチングレートαとエッチング時間Ｔは、「ｒ_gs＝αＴ・・・（３）」により決定できる。

ソース側リセス領域のエッチング量、およびドレイン側リセス領域のエッチング量は、寄生抵抗の増大効果と、寄生容量やドレインコンダクタンスの低減効果のバランスに基づいて設計される。例えば典型的なリセス幅は、ソース側で２０〜２００ｎｍ、ドレイン側で５０〜５００ｎｍである。この範囲でリセス領域１１２を形成することによって、ソース抵抗を十分に低減させながら、かつドレインコンダクタンスをも十分に低減させることが可能となり、高周波特性の向上に最適な構造を実現することができる。

例えば、ソース側のリセス幅ｒ_gs＝５０ｎｍ、ドレイン側のリセス幅ｒ_gd＝２００ｎｍに設計する場合を考える。この条件では、（１）の左辺は１５０ｎｍとなるため、例えばＮ＝３，ｇ_r＝２０ｎｍ，ｗ_r＝３０ｎｍの条件で、非対称リセス形成用開口部１１１を第１絶縁層１０９に形成すれば良い。非対称リセス形成に必要なウエットエッチング時間に関しては、例えばエッチングレートが５０ｎｍ／分の場合、式（３）を考慮して６０秒のエッチング時間とすれば良い。

上述したように、本発明によれば、非対称リセス形成用開口部１１１の構造を適宜設定することにより、ソース電極１０７側のリセス幅とドレイン電極１０８側のリセス幅とを異なる状態とする、つまり異なるソース抵抗とドレインコンダクタンスを有する電界効果型トランジスタを、短いゲート長を実現しながら高い制御性で作製することができる。この結果、同一集積回路の各機能部に応じ、特性の異なる電界効果型トランジスタを同一の工程や一種類のフォトマスクを適用して実現することができるようになる。

例えば、高周波特性を優先した電界効果型トランジスタＡ、および低ノイズ性を優先した電界効果型トランジスタＢの２つを集積する場合を考える。電界効果型トランジスタＡでは、Ｎ＝３、ｇ_r＝２０ｎｍ、ｗ_r＝３０ｎｍに非対称リセス形成用開口部１１１を形成する。一方、電界効果型トランジスタＢでは、Ｎ＝１、ｇ_r＝２０ｎｍ、ｗ_r＝３０ｎｍに非対称リセス形成用開口部１１１を形成する。

この寸法条件で、リセス領域１１２の形成におけるエッチング処理条件を、エッチングレートが５０ｎｍ／分の条件で６０秒のエッチング時間とする。これらのことにより、電界効果型トランジスタＡでは、ソース側はリセス幅ｒ_gs＝５０ｎｍ、ドレイン側はリセス幅ｒ_gd＝２００ｎｍとなる。電界効果型トランジスタＢでは、ソース側はリセス幅ｒ_gs＝５０ｎｍ、ドレイン側はリセス幅ｒ_gd＝１００ｎｍとなる。このように、同一のウエットエッチング条件を適用するという簡便な製造方法によって、ドレイン側のリセス幅が、各々異なる電界効果型トランジスタを集積できるようになる。これにより、複数の電界効果型トランジスタを同一回路上において形成可能となり、集積回路の設計に対する自由度を飛躍的に高めることができるようになる。

ところで、上述では、非対称リセス形成用開口部１１１を第１絶縁層１０９に形成した後で、第２絶縁層１１３を形成するようにしたが、これに限るものではない。例えば、第１絶縁層１０９の形成に引き続いて第２絶縁層１１３を形成し、この後、ゲート開口部１１０および非対称リセス形成用開口部１１１を形成してもよい。

例えば、図２に示すように、非対称リセス形成用開口部１１１は、第２絶縁層１１３および第１絶縁層１０９を貫通して形成し、この後で、リセス領域１１２を形成し、ゲート電極１１４を形成する。この場合、ゲート電極１１４の形成において、非対称リセス形成用開口部１１１に金属層１１５が形成されるようになる。

また、第１絶縁層１０９を用いてリセス領域１１２を形成した後、第２絶縁層１１３を形成せずに、ゲート電極１１４を形成してもよい。この場合においても、ゲート電極１１４の形成において、非対称リセス形成用開口部１１１に金属層が形成されるようになる。ここで、非対称リセス形成用開口部１１１の幅ｗ_rを、例えば５０ｎｍ以下で形成し、かつスパッタリング法によってゲート電極１１４を形成することにより、障壁層１０４やパッシベーション層１２１への金属の堆積が抑制できる。

また、上述したように、非対称リセス形成用開口部１１１から金属が入り込める状態でゲート電極１１４を形成する場合、非対称リセス形成用開口部１１１の幅ｗ_rを十分に縮小することが難しい場合もある。このような場合、非対称リセス形成用開口部１１１の幅をあまり小さくせずに形成し、高い歩留まりで良好な非対称リセス構造を形成する。ただし、ゲート電極１１４の形成時に、堆積した金属の一部が非対称リセス形成用開口部１１１より入り込み、パッシベーション層１２１の上に、金属層１１６が形成される。なお、パッシベーション層１２１の層厚を、５〜１０ｎｍ程度に厚く形成することによって、上述したような金属層１１６の堆積による影響を低減して良好な特性を有する電界効果型トランジスタを実現することができる。

ところで、上述したように、ドレイン側のリセス幅ｒ_gdを大きくする場合、第１絶縁層１０９および第２絶縁層１１３がリセス領域１１２の側に撓む可能性がある。これは、デバイスの機械的強度や信頼性の低下、また寄生容量の増大を招く原因となる。これに対し、図３Ａ、図３Ｂに示すように、第１絶縁層１０９を支持する支持柱１１７を備えるようにすれば、第１絶縁層１０９の撓みが抑制できる。支持柱１１７は、隣り合う複数の非対称リセス形成用開口部１１１の間に形成する。

例えば、複数の非対称リセス形成用開口部１１１を利用し、ウエットエッチングによりリセス領域１１２を形成するときに、エッチング条件を適宜に設定することで、隣り合う複数の非対称リセス形成用開口部１１１の間に、オーミックキャップ層１０６が残るようにすることで、支持柱１１７を形成する。

ここで図３Ｂに示すように、新たに、ｇ_rを、ゲート電極端とゲート電極１１４に一番近い非対称リセス形成用開口部１１１の端部との距離と定義し、ｇ_r’を、隣り合う非対称リセス形成用開口部１１１間の距離と定義する。この定義において、非対称リセス形成用開口部１１１の間に形成される支持柱１１７の幅をｗ_pとすると、「ｒ_gd−ｒ_gs＝ｇ_r＋（Ｎ−１）ｇ_r’＋Ｎｗ_r・・・（４）」および「ｗ_p＝ｇ_r’−２ｒ_gs・・・（５）」が成立する。ただし、「ｇ_r’≧２ｒ_gs≧ｇ_r」の制約条件を満たす必要がある。エッチングレートやエッチング時間の関係は先述の式（３）で表現できる。

例えば、ソース電極側はリセス幅ｒ_gs＝３０ｎｍとし、ドレイン電極側はリセス幅ｒ_gd＝３００ｎｍとする設計を考える。式（４）の左辺は２７０ｎｍとなるため、例えばＮ＝３，ｇ_r＝２０ｎｍ，ｇ_r’＝８０ｎｍ、ｗ_r＝３０ｎｍの寸法で、非対称リセス形成用開口部１１１を形成すれば良い。この場合、支持柱１１７の幅ｗ_pは２０ｎｍとなる。具体的には、支持柱１１７の幅ｗ_pを５〜３０ｎｍと設定することにより、寄生容量を増加させることなく、第１絶縁層１０９（および第２絶縁層１１３）を支持し、十分に高い機械的強度および信頼性を確保することが可能となる。

以上に説明したように、本発明によれば、複数の非対称リセス形成用開口部の各々の開口寸法および複数の非対称リセス形成用開口部の数により、ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御するようにしたので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、障壁層には、シートドープによりキャリア供給層を形成したが、これに限るものではなく、バッファ層にキャリア供給層を設けるようにしてもよい。

１０１…半導体基板、１０２…バッファ層、１０３…チャネル層、１０４…障壁層、１０５…キャリア供給層、１０６…オーミックキャップ層、１０７…ソース電極、１０８…ドレイン電極、１０９…第１絶縁層、１０９ａ…第１ゲート開口部、１１０…ゲート開口部、１１１…非対称リセス形成用開口部、１１２…リセス領域、１１３…第２絶縁層、１１４…ゲート電極、１２１…パッシベーション層、１３１…リセス形成領域。

Claims (4)

1. 半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、
   リセス形成領域を挟んで前記オーミックキャップ層の上にソース電極およびドレイン電極を形成する第２工程と、
   前記ソース電極および前記ドレイン電極の間の前記オーミックキャップ層の上に第１絶縁層を形成する第３工程と、
   前記ソース電極との距離より前記ドレイン電極との距離の方が大きい状態で前記リセス形成領域内に配置した第１ゲート開口部を前記第１絶縁層に形成する第４工程と、
   前記第１絶縁層の前記リセス形成領域内で前記第１ゲート開口部と前記ドレイン電極との間に複数の非対称リセス形成用開口部を形成する第５工程と、
   前記第１ゲート開口部および前記複数の非対称リセス形成用開口部を形成した前記第１絶縁層をマスクとして前記オーミックキャップ層をエッチングし、前記第１ゲート開口部および前記複数の非対称リセス形成用開口部の下の領域にリセス領域を形成する第６工程と、
   前記第１絶縁層の上に第２絶縁層を形成する第７工程と、
   前記第１絶縁層に形成した前記第１ゲート開口部に連続する第２ゲート開口部を前記第２絶縁層に形成して前記第１ゲート開口部と前記第２ゲート開口部とによりゲート開口部を形成する第８工程と、
   前記第１絶縁層の上に配置されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極を形成する第９工程と
   を備え、
   前記第６工程では、前記複数の非対称リセス形成用開口部の各々の開口寸法および前記複数の非対称リセス形成用開口部の数により、前記第１ゲート開口部より前記ドレイン電極の側における前記オーミックキャップ層のエッチング量を制御し、
   前記第６工程では、隣り合う前記複数の非対称リセス形成用開口部の間の前記オーミックキャップ層の一部を残す状態に前記エッチングを実施することで、隣り合う前記複数の非対称リセス形成用開口部の間に、前記第１絶縁層を支持する支持柱を形成する
   ことを特徴とする電界効果型トランジスタの製造方法。
2. 請求項１記載の電界効果型トランジスタの製造方法において、
   前記複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法をゲート幅方向の開口寸法より短く形成する
   ことを特徴とする電界効果型トランジスタの製造方法。
3. 請求項１または２記載の電界効果型トランジスタの製造方法において、
   前記複数の非対称リセス形成用開口部を、ゲート幅方向に平行な状態で配列して形成する
   ことを特徴とする電界効果型トランジスタの製造方法。
4. 半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層と、
   前記オーミックキャップ層に形成されたリセス領域と、
   前記リセス領域を挟んで前記オーミックキャップ層の上に形成されたソース電極およびドレイン電極と、
   前記オーミックキャップ層の上に形成されて前記リセス領域の上に架設された第１絶縁層と、
   前記第１絶縁層の上に前記第１絶縁層を覆って形成された第２絶縁層と、
   前記ソース電極との距離より前記ドレイン電極との距離の方が大きい状態で前記リセス領域内に配置されて前記第１絶縁層および前記第２絶縁層に形成されたゲート開口部と、
   前記第１絶縁層の前記リセス領域内に配置されて前記ゲート開口部と前記ドレイン電極との間に形成された複数の非対称リセス形成用開口部と、
   前記第２絶縁層の上に形成されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極と
   を備え、
   前記複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法がゲート幅方向の開口寸法より短く形成され、
   前記複数の非対称リセス形成用開口部は、ゲート幅方向に平行な状態で配列され、
   隣り合う前記複数の非対称リセス形成用開口部の間に形成された前記第１絶縁層を支持する支持柱を備える
   ことを特徴とする電界効果型トランジスタ。

Images