JP7197005B2 - 電界効果型トランジスタおよびその製造方法 - Google Patents

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Description

本発明は、電界効果型トランジスタおよびその製造方法に関する。
０．３～３．０ＴＨｚの電磁波周波数帯であるテラヘルツ波の性質には、数１０Ｇｂ／ｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析など、これまでにはない新たなアプリケーション創出の可能性が秘められている。
テラヘルツ波によるアプリケーションを実現する場合には、これを構成する電子デバイスにもより良好な高周波特性が必要とされる。一般的に、良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。
上述した電界効果型トランジスタは、半導体基板と、半導体基板の上に形成される半導体積層構造と、半導体積層構造の表面に形成されるゲート電極、およびゲート電極の両脇に形成されるソース電極、ドレイン電極から構成される。特に、高周波特性に優れる高電子移動度トランジスタでは、半導体積層構造は、半導体基板の側から、バッファ層、チャネル層、障壁層、キャリア供給層、パッシベーション層、オーミックキャップ層が順次に積層されて構成されている。
この種の電界効果型トランジスタでは、ゲート電極に対して電位を印加すると、印加した電位の強度に応じ、キャリア供給層からチャネル層に対してキャリアが供給されて形成される２次元電子ガスの濃度が変調され、ソース電極、ドレイン電極間に形成された伝導チャネルを通じて電子が移動する。この電子（キャリア）が移動（走行）する伝導チャネルが形成されるチャネル層と電子供給層とは、空間的に分離され、電子供給層における不純物による散乱が抑制される。このため、上述した電界効果型トランジスタでは、電子移動度を向上させることができ、高周波動作を実現することができる。
電界効果型トランジスタの高周波特性を向上させるためには、ドレインコンダクタンス、およびソース抵抗を同時に低減することが重要となる。ドレインコンダクタンスを低減させるためには、短チャネル効果の抑制、あるいはドレイン領域の空乏化が有効である。この空乏化を実現するためには、リセス構造の採用が有効な手段である。リセス構造とは、ゲート電極形成部を含む、当該電極周辺のオーミックキャップ層を、ソース電極ならびにドレイン電極の両方向へ除去した構造をいう。
電界効果型トランジスタのドレインコンダクタンス低減には、特許文献１に記載されるような、非対称リセス構造と呼ばれる構造を採用するとよいことが知られている。非対称リセス構造とは、特許文献１に示されているように、リセス領域を形成する際に、ソース電極側に比較してドレイン電極側のリセス領域のゲート長方向の長さをより大きくし、ドレイン電極側の広い領域にわたってキャリアを空乏化させることでドレインコンダクタンスを低減する（図６参照）。この構成では、ソース電極側のリセス領域のゲート長方向の長さがより短いので、ソース電極側の空乏化が避けられ、ソース抵抗の低減が同時にはかれる。これらの２つの効果によって、電界効果型トランジスタの高周波特性を向上させることができる。
特許文献１の技術では、絶縁膜にゲート開口部およびこのゲート開口部のドレイン電極が配置された側に、複数の非対称リセス形成用開口部を形成し、この絶縁膜をマスクとしたエッチングにより、非対称リセス構造を形成している。
特許第３７１５５５７号公報
しかしながら、前述した従来の技術では、非対称リセス形成用の開口部の平面視の幅が、数１０ｎｍのオーダーと狭く、エッチング液が入りにくいという問題があった。この問題は、非対称リセス形成用の開口部の各々から入るエッチングの液の量の不均一を招き、各開口部の箇所からのエッチング量の均一性劣化をもたらす。また、十分な開口広さを有するゲート開口部からのエッチング速度に対し、非対称リセス形成用の開口部からのエッチング速度が遅くなり、非対称リセス構造とするための十分なエッチング量が実現できないという課題があった。
一方で、エッチング液がより滲入しやすくするために、非対称リセス形成用の開口部の幅をより広くすると、リセス領域形成後のゲート電極形成時に堆積される金属が、開口部を介してリセス領域の障壁層上にまで堆積され、寄生容量の増加、実効ゲート長増大による動作速度の劣化が生じる恐れが生じる。さらに、非対称リセス形成用の開口部の幅を広くすると、絶縁膜やゲート電極の機械的強度が劣化し、結果として信頼性の低下につながる。
また、上述した技術では、非対称リセス量が、非対称リセス形成用の開口部の数によって決定されてしまう。非対称リセス形成用の開口部の面積は、すでに十分に小さくされていることから調整自由度がない。また、非対称リセス形成用の開口部の間隔も、リソグラフィ技術の解像度制限（限界）によって、一定以上に小さくすることはできず、結果としてデバイス設計自由度を低下させてしまう。
以上に説明したように、従来の技術では、任意の非対称リセス量を有する電界効果型トランジスタを、均一性良くかつ特性劣化なく作製することが容易ではないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で、均一性良く形成できるようにすることを目的とする。
本発明に係る電界効果型トランジスタの製造方法は、半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、オーミックキャップ層の上に、互いに離間してソース電極およびドレイン電極を形成する第２工程と、オーミックキャップ層の上に、ソース電極およびドレイン電極の間に位置する絶縁層を形成する第３工程と、絶縁層に、ドレイン電極よりソース電極の近くに位置するゲート開口部を形成する第４工程と、絶縁層に、ゲート開口部とドレイン電極との間に位置する第１開口部、第２開口部、および第３開口部を形成する第５工程と、ゲート開口部、第１開口部、第２開口部、および第３開口部を有する絶縁層をマスクとしてオーミックキャップ層をエッチングし、オーミックキャップ層の一部を平面視でゲート開口部からソース電極の方向およびドレイン電極の方向へ除去したリセス領域を、ゲート開口部、第１開口部、第２開口部、および第３開口部の下の領域に形成する第６工程と、絶縁層の上に配置されて、一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極を形成する第７工程とを備え、第１開口部は、ゲート幅方向に複数配列され、各々が平面視でゲート長方向に沿った短冊状の形状を有し、第２開口部は、平面視でゲート幅方向に沿った短冊状の形状を有して複数の第１開口部と連結し、第３開口部は、ゲート幅方向に沿って配列された複数の第１開口部の配列の外側の領域に設けられ、配列の端部の第１開口部に連結し、平面視で配列の端部の第１開口部から離れるほど幅拡となる形状に形成され、リセス領域のゲート電極からドレイン電極側のゲート長方向の長さは、ゲート電極からソース電極側のゲート長方向の長さより大きい。
上記電界効果型トランジスタの製造方法の一構成例において、第３工程の後で、絶縁層の上に上部絶縁層を形成する第８工程と、第４工程の前に、絶縁層に形成したゲート開口部に連続する上部ゲート開口部を上部絶縁層に形成する第９工程とを備え、第７工程では、上部絶縁層の上に配置されて一部が上部ゲート開口部およびゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極を形成する。
本発明に係る電界効果型トランジスタは、半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、およびオーミックキャップ層と、オーミックキャップ層の上に互いに離間して形成されたソース電極およびドレイン電極と、オーミックキャップ層の上に形成された、ソース電極およびドレイン電極の間に位置する絶縁層と、絶縁層に形成され、平面視でリセス領域内のドレイン電極よりソース電極の近くに配置されたゲート開口部と、絶縁層に形成され、平面視でゲート開口部とドレイン電極との間に配置された複数の第１開口部、第２開口部、および第３開口部と、ゲート開口部、第１開口部、第２開口部、および第３開口部の下の領域を含むオーミックキャップ層の一部を、平面視でゲート開口部からソース電極の方向およびドレイン電極の方向へ除去したリセス領域と、絶縁層の上に形成されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極とを備え、複数の第１開口部は、ゲート幅方向に沿って配列され、各々が平面視でゲート長方向に沿った短冊状の形状を有し、第２開口部は、平面視でゲート幅方向に沿った短冊状の形状を有して複数の第１開口部と連結し、第３開口部は、ゲート幅方向に沿って配列された複数の第１開口部の配列の外側の領域に設けられ、配列の端部の第１開口部に連結し、平面視で配列の端部の第１開口部から離れるほど幅拡となる形状に形成され、リセス領域のゲート電極からドレイン電極側のゲート長方向の長さは、ゲート電極からソース電極側のゲート長方向の長さより大きい。
上記電界効果型トランジスタの一構成例において、第３開口部は、一対設けられ、複数の第１開口部の配列の両端部の第１開口部の各々に連結されている。
上記電界効果型トランジスタの一構成例において、第２開口部は、ゲート長方向において複数の第１開口部の中央部に連結している。
上記電界効果型トランジスタの一構成例において、第２開口部は、ゲート長方向において複数の第１開口部の一端側で連結している。
上記電界効果型トランジスタの一構成例において、第２開口部は、ゲート長方向において複数の第１開口部の一端側と他端側とに交互に連結されている。
上記電界効果型トランジスタの一構成例において、絶縁層の上に形成された上部絶縁層と、上部絶縁層に形成されて、ゲート開口部に連続する上部ゲート開口部とをさらに備え、ゲート電極は、一部が上部ゲート開口部およびゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合している。
以上説明したように、本発明によれば、ゲート幅方向に複数配列された短冊状の第１開口部と、隣り合う第１開口部を連結する第２開口部と、配列の端部の第１開口部の配列から離れる側に連結された第３開口部とを用いるようにしたので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で、均一性良く形成できる。
図１Ａは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｂは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｃは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｄは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｅは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す平面図である。 図１Ｆは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｇは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｈは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図１Ｉは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。 図２は、本発明の実施の形態に係る他の電界効果型トランジスタの構成を示す断面図である。 図３は、本発明の実施の形態に係る他の電界効果型トランジスタの構成を示す平面図である。 図４は、本発明の実施の形態に係る他の電界効果型トランジスタの構成を示す平面図である。 図５は、本発明の実施の形態に係る他の電界効果型トランジスタの構成を示す平面図である。 図６は、特許文献１に開示された電界効果型トランジスタの構成を示す断面図である。
以下、本発明の実施の形態に係る電界効果型トランジスタの製造方法について図１Ａ～図１Ｉを参照して説明する。
まず、図１Ａに示すように、例えば半絶縁性のＩｎＰから構成された半導体基板１０１の上に、バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５、オーミックキャップ層１０６を形成する（第１工程）。
例えば、半導体基板１０１の上に、ＩｎＡｌＡｓからなる層厚１００～３００ｎｍのバッファ層１０２，ＩｎＧａＡｓからなる層厚５～２０ｎｍのチャネル層１０３，ＩｎＡｌＡｓからなる層厚５～２０ｎｍの障壁層１０４，Ｓｉが１×１０19～２×１０19ｃｍ-3にドープされたＩｎＧａＡｓからなるオーミックキャップ層１０６を有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで順次積層する。また、障壁層１０４には、よく知られたシートドープにより、不純物としてＳｉが１×１０19ｃｍ-3ドープされたキャリア供給層１０５を形成する。ここで、実施の形態では、キャリア供給層１０５とオーミックキャップ層１０６との間に、ＩｎＰからなる層厚２～５ｎｍのパッシベーション層１２１を形成する。
次に、図１Ｂに示すように、オーミックキャップ層１０６の上に、互いに離間してソース電極１０７およびドレイン電極１０８を形成する（第２工程）。ソース電極１０７およびドレイン電極１０８は、リセス領域を形成するリセス形成領域１３１を挟んで形成する。例えば、オーミックキャップ層１０６上に、Ｔｉ／Ｐｔ／Ａｕを堆積して金属膜を形成し、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とによりパターニングすることで、ソース電極１０７およびドレイン電極１０８を形成する。また、公知のリフトオフ法により、ソース電極１０７およびドレイン電極１０８を形成することも可能である。ソース電極１０７，ドレイン電極１０８は、オーミックキャップ層１０６にオーミック接合する。
次に、図１Ｃに示すように、オーミックキャップ層１０６の上に、ソース電極１０７およびドレイン電極１０８の間に位置する絶縁層１０９を形成する（第３工程）。例えば、よく知られたプラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０～２００ｎｍの絶縁層１０９を形成する。
次に、図１Ｄ，図１Ｅに示すように、絶縁層１０９に、ドレイン電極１０８よりソース電極１０７の近くに位置するゲート開口部１１０を形成する（第４工程）。ゲート開口部１１０は、ソース電極１０７との距離よりドレイン電極１０８との距離の方が大きい状態でリセス形成領域１３１内に配置される。ゲート開口部１１０は、ゲート幅方向（図１Ｄの紙面の法線方向）に沿ったストライプ状（短冊）の開口である。
また、絶縁層１０９のリセス形成領域内でゲート開口部１１０とドレイン電極１０８との間に、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを形成する（第５工程）。
まず、第１開口部１１１ａは、ゲート幅方向に複数配列され、各々が平面視でゲート長方向に沿った短冊状の形状を有する。
また、第２開口部１１１ｂは、平面視でゲート幅方向に沿った短冊状の形状を有し、複数の第１開口部と連結する。第２開口部１１１ｂは、隣り合う第１開口部１１１ａを連結する。
また、第３開口部１１１ｃは、ゲート幅方向に沿って配列された複数の第１開口部１１１ａの配列の外側の領域に設けられ、配列の端部の第１開口部１１１ａに連結し、平面視で配列の端部の第１開口部１１１ａから離れるほど幅拡となる形状に形成されている。実施の形態では、第３開口部１１１ｃを、一対設け、上述した配列の両端部の第１開口部１１１ａの各々に連結して形成する。また、実施の形態では、第３開口部１１１ｃと第１開口部１１１ａとを、第２開口部１１１ｂにより連結している。
例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、ゲート開口部１１０、第１開口部１１１ａ、第２開口部１１１ｂ、および第３開口部１１１ｃを形成する。
例えば、複数の第１開口部１１１ａは、各々同一の形状とすることができる。同様に、例えば、複数の第２開口部１１１ｂは、各々同一の形状とすることができる。また、２つの第３開口部１１１ｃは、各々同一の形状とすることができる。また、例えば、複数の第１開口部１１１ａは、ゲート幅方向に平行な状態で配列して形成することもできる。なお、実施の形態では、９個の第１開口部１１１ａを形成する例を示したが、これに限るものではなく、第１開口部１１１ａの数は、所望とするリセス形状の形成に適合させて適宜に決定する。
次に、図１Ｆに示すように、ゲート開口部１１０、第１開口部１１１ａ、第２開口部１１１ｂ、および第３開口部１１１ｃを有する絶縁層１０９をマスクとしてオーミックキャップ層１０６をエッチングし、オーミックキャップ層１０６の一部を平面視でゲート開口部１１０からソース電極１０８の方向およびドレイン電極１０９の方向へ除去したリセス領域１１２を、ゲート開口部１１０、第１開口部１１１ａ、第２開口部１１１ｂ、および第３開口部１１１ｃの下の領域に形成する（第６工程）。
例えば、クエン酸などのエッチング液を用いたウエットエッチングにより、上述した開口の領域よりエッチング液を侵入させ、オーミックキャップ層１０６を等方的にエッチングする。このエッチングで、エッチング液は、各開口部よりオーミックキャップ層１０６を浸食し、エッチングの横方向の広がりによって１つのつながった空間であるリセス領域１１２を形成する。また、ＩｎＰからなるパッシベーション層１２１を形成しておけば、ＩｎＰはクエン酸系のエッチング液ではほとんどエッチングされないので、エッチングストッパーとなり、障壁層１０４がエッチングされることを防ぐことができる。
上述したリセス領域１１２の形成において、ゲート開口部１１０を中心にゲート長方向を見ると、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを形成しているため、ゲート開口部１１０からドレイン側に形成されている空間は、ゲート開口部１１０からソース側に形成されている空間より広く形成される。このように、複数の第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを設けることで、新たな工程を追加することなく、ゲート開口部１１０を中心にした非対称なリセス領域１１２が形成されることになる。
第１開口部１１１ａは、非対称リセス量を精度良く形成するために用いる。第２開口部１１１ｂは、第１開口部１１１ａの各々に均等にエッチング液を行き渡らせるために用いる。第３開口部１１１ｃは、エッチング液が、第１開口部１１１ａ、第２開口部１１１ｂの全体に効率よくエッチング液を浸潤させるために用いる。なお、第３開口部１１１ｃは、ゲート幅方向にゲート開口部１１０の形成領域より外側の素子領域外部に形成することも可能である。なお、ソース電極１０７およびドレイン電極１０８は、リセス領域１１２を形成した後に形成してもよく、これらの作製の順序は、トランジスタ作製工程検討の範囲内である。
第１開口部１１１ａは、ゲート幅方向に配列される。また、ドレイン電極１０８の側のリセス領域１１２のゲート長方向の長さ（リセス量）、およびソース電極１０７の側のリセス領域１１２のゲート長方向の長さ（リセス量）に応じて、第１開口部１１１ａの、ゲート長方向の開口長さや形成間隔が決定される。なお、リセス量は、オーミックキャップ層１０６のエッチング量に相当する。この点について、図１Ｅおよび図１Ｆを用いてより詳細に説明する。
なお、以下では、リセス領域１１２における、ゲート開口部１１０からソース・ドレインの各々側のゲート長方向の長さを、「リセス幅」と称する。例えば、「ソース側のリセス幅ｒgs」は、リセス領域１１２における、ゲート開口部１１０からソース側のゲート長方向の長さである。また、「ドレイン側のリセス幅ｒgd」は、リセス領域１１２における、ゲート開口部１１０からドレイン側のゲート長方向の長さである。
第１開口部１１１ａは、ゲート開口部１１０とドレイン電極１０８との間に、ゲート長方向に複数並べて形成される。また、目的とするリセス幅ｒgsおよびリセス幅ｒgdを得るためのオーミックキャップ層１０６のエッチング量に応じ、第１開口部１１１ａのゲート長方向の開口寸法ｌr、ゲート幅方向の開口寸法ｗr、および隣り合う第１開口部１１１ａの間隔ｓrが決定される。
第１開口部１１１ａは、絶縁層１０９の強度確保のために１列のみで形成され、特許文献１のように複数列は形成しない。基本的に，ソース抵抗は低ければ低いほど望ましく，リセスの形成によって空乏化によるソース抵抗の増加が懸念されるため、ソース電極側に非対称リセス形成用開口部は形成しない。なお、ｓgは、ゲート開口部１１０から第１開口部１１１ａまでの距離である。
上述した、ｒgd、ｒgs、ｓg、ｌrには、「ｒgd－ｒgs＝(ｓg＋ｌr)・・・（１）」の関係を成立させる。ただし、リセスエッチング残りを避けるために，「ｒgd≧ｓg・・・（２）」および「ｒgd≧０．５ｓr・・・（３）」の制約条件を満たすものとする。
上述した関係を成立させることで、非対称リセス形成に必要なウエットエッチングのエッチングレートやエッチング時間に対して依存することなく、非対称リセス構造が形成できる。上述した関係および制約条件を満たす目的とする非対称リセス構造を形成する場合のエッチングレートαとエッチング時間Ｔは、「ｒgs＝αＴ・・・（４）」により決定される。
ソース電極側リセス領域、およびドレイン電極側リセス領域のエッチング量は，寄生抵抗の増大効果と，寄生容量やドレインコンダクタンスの低減効果のバランスに基づいて設計され、例えば典型的なリセス幅は、ソース電極側で２０～２００ｎｍ，ドレイン電極側で５０～５００ｎｍである。この範囲でリセス領域を形成することによって，ソース抵抗を十分に低減させながら，かつドレインコンダクタンスをも十分に低減させることができ、高周波特性の向上に最適な非対称リセス構造が実現できる。
例えば、非対称リセス幅をソース電極側でｒgs＝５０ｎｍ，ドレイン電極側でｒgd＝２００ｎｍに設計する場合を考える。この条件では、式（１）の左辺は１５０ｎｍとなるため，例えばｓg＝２０ｎｍ，ｌr＝１３０ｎｍとして第１開口部１１１ａを絶縁層１０９に形成する。非対称リセス形成に必要なウエットエッチング時間に関しては，例えばエッチングレートが５０ｎｍ／ｍｉｎ．の場合，式（３）を考慮して６０ｓｅｃ．のエッチング時間とする。
前述したように、第２開口部１１１ｂは、隣り合う第１開口部１１１ａを接続し、均等にエッチング液を行き渡らせるために形成される。第２開口部１１１ｂの開口幅は、第１開口部１１１ａの開口幅と同程度に形成される。ただし、絶縁層１０９の機械的強度を高くしたい場合には、第２開口部１１１ｂの幅は、第１開口部１１１ａの幅よりも細く、例えば、第１開口部１１１ａの１／３～１／２程度とすることができる。
第３開口部１１１ｃは、平面視の形状をテーパ（台形）とし、長辺側の幅を第２開口部１１１ｂの幅の２～３倍とすることにより、エッチング液が第３開口部１１１ｃから効率よく、第１開口部１１１ａ、第２開口部１１１ｂの各々に効率よく浸潤させることができる。
上述したように、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを用いることで、これらに対してエッチング液が均一に浸潤されて開口部よりオーミックキャップ層１０６の側に入り込むことができるようになり、非対称リセス形成の際の均一性、再現性を確保することができる。
次に、図１Ｇに示すように、絶縁層１０９の上に上部絶縁層１１３を形成する（第８工程）。例えば、プラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０～２００ｎｍの上部絶縁層１１３を形成する。
次に、図１Ｈに示すように、絶縁層１０９に形成したゲート開口部１１０に連続する上部ゲート開口部１１３ａを上部絶縁層１１３に形成する（第９工程）。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、上部ゲート開口部１１３ａを形成する。上部ゲート開口部１１３ａは上部絶縁層１１３に形成するので、上部ゲート開口部１１３ａの形成では、上部ゲート開口部１１３ａを貫通させる程度のエッチングとする。このため、微細な上部ゲート開口部１１３ａが形成できる。
次に、図１Ｉに示すように、絶縁層１０９（上部絶縁層１１３）の上に配置されて、一部がゲート開口部１１０よりリセス領域１１２に嵌入して障壁層１０４にショットキー接合したゲート電極１１４を形成する（第７工程）。前述したように、ゲート開口部１１０からドレイン側に形成されている空間は、ゲート開口部１１０からソース側に形成されている空間より広く形成されているので、リセス領域１１２のゲート電極１１４からドレイン電極側のゲート長方向の長さは、ゲート電極１１４からソース電極側のゲート長方向の長さより大きい状態となる。
例えば、上部絶縁層１１３のゲート開口部１１０を含む所定領域が開口してこれ以外のソース電極１０７，ドレイン電極１０８を含む領域が被覆されたリフトオフマスクを形成する。次いで、このリフトオフマスクの上よりゲート金属材料を堆積して金属膜を形成した後、リフトオフマスクを除去（リフトオフ）する。このリフトオフ法により、ゲート電極１１４が形成できる。上述した金属膜の形成において、堆積されてゲート開口部１１０に入り込んだ金属は、極薄いパッシベーション層１２１を貫通し、ゲート開口部１１０より望める障壁層１０４にショットキー接合する。
前述したように、微細な上部ゲート開口部１１３ａ（ゲート開口部１１０）が形成できるので、ショットキー接合のゲート長方向の寸法が微細なゲート電極１１４が実現でき、良好な高周波特性を実現することができる。また、上部絶縁層１１３を形成し、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを塞ぐので、ゲート電極用金属がリセス領域１１２へ入り込むことが防げるので、寄生容量の低減や電界分布のゆがみが防止できるようになる。
障壁層１０４とショットキー接合を形成しているゲート電極１１４に印加される電位によって、ショットキー接合の直下のチャネルを変調する機能を備えることになる。ゲート電極１１４のサイズ（ゲート長）や形状は、各々、ソース電極１０７、ドレイン電極１０８と寄生容量が発生せず、かつゲート電極１１４全体の抵抗が十分低くなるように設計する。
ゲート電極１１４は、Ｎｉ、Ｗ、ＷＳｉＮなど、半導体基板１０１に対する熱拡散が少なく、かつ仕事関数の大きな金属材料から構成する。また、これらの金属材料は、スパッタリング法や、真空蒸着法、無電解めっき法や電解めっき法などによって堆積することができる。ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の長さ（ゲート長）は、典型的には１０～１００ｎｍである。
また、ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の端からソース電極１０７の端までの距離は、少なくともソース側のリセス幅と同等かそれ以上であり、ゲート電極１１４からドレイン電極１０８の端までの距離は少なくともドレイン側のリセス幅と同等かそれ以上である。特に、トランジスタの出力特性を、より良好なものとするためには、ゲート電極１１４からソース電極１０７の端までの距離に比べ、ゲート電極１１４からドレイン電極１０８の端までの距離を長く設定することも可能である。
ところで、上述では、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを絶縁層１０９に形成した後で、上部絶縁層１１３を形成するようにしたが、これに限るものではない。例えば、絶縁層１０９の形成に引き続いて上部絶縁層１１３を形成し、この後、ゲート開口部１１０および第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを形成することも可能である。例えば、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃは、上部絶縁層１１３および絶縁層１０９を貫通して形成し、この後で、リセス領域１１２を形成し、ゲート電極１１４を形成する。この場合、ゲート電極１１４の形成において、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃに金属層が形成されるようになる。
また、絶縁層１０９を用いてリセス領域１１２を形成した後、上部絶縁層１１３を形成せずに、ゲート電極１１４を形成することも可能である（図２参照）。この場合においても、ゲート電極１１４の形成において、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃに金属層が形成されるようになる。ここで、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃの幅ｗrを、例えば５０ｎｍ以下で形成し、かつスパッタリング法によってゲート電極１１４を形成することにより、第１開口部１１１ａ、第２開口部１１１ｂ、第３開口部１１１ｃを介した障壁層１０４やパッシベーション層１２１への金属の堆積が抑制できる。
なお、図３に示すように、第２開口部１１１ｂは、ゲート長方向に第１開口部１１１ａの中央部に配置することもできる。
また、図４に示すように、第２開口部１１１ｂは、ゲート長方向に第１開口部１１１ａの一端側に配置することもできる。図４に示す例では、ゲート電極１１４から離れる第１開口部１１１ａの一端側に、第２開口部１１１ｂを配置している。この構成とすることで、ゲート電極１１４の上部と第２開口部１１１ｂおよび第３開口部１１１ｃとの干渉がなくなり、絶縁層１０９における面積比率が大きく機械強度が高い部分にゲート電極１１４を配置することが可能となり、デバイス作製の際の歩留まりを向上させることができる。
また、図５に示すように、第２開口部１１１ｂは、ゲート長方向に第１開口部１１１ａの一端側と他端側とに、交互に配置することもできる。この場合、第１開口部１１１ａと第２開口部１１１ｂとの連続した開口部は、蛇行したメアンダ形状となる。この構造とすることによって、絶縁層１０９における機械応力の発生、偏りを低減し、デバイス作製の際の歩留まりを向上させることができる。
以上に説明したように、本発明によれば、ゲート幅方向に複数配列された短冊状の第１開口部と、隣り合う第１開口部を連結する第２開口部と、配列の端部の第１開口部の配列から離れる側に連結された第３開口部とを用いるようにしたので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で、均一性良く形成できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…半導体基板、１０２…バッファ層、１０３…チャネル層、１０４…障壁層、１０５…キャリア供給層、１０６…オーミックキャップ層、１０７…ソース電極、１０８…ドレイン電極、１０９…絶縁層、１１０…ゲート開口部、１１１ａ…第１開口部、１１１ｂ…第２開口部、１１１ｃ…第３開口部、１１２…リセス領域、１１３…上部絶縁層、１１３ａ…上部ゲート開口部、１１４…ゲート電極、１２１…パッシベーション層、１３１…リセス形成領域。

Claims (8)

  1. 半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、
    前記オーミックキャップ層の上に、互いに離間してソース電極およびドレイン電極を形成する第２工程と、
    前記オーミックキャップ層の上に、前記ソース電極および前記ドレイン電極の間に位置する絶縁層を形成する第３工程と、
    前記絶縁層に、前記ドレイン電極より前記ソース電極の近くに位置するゲート開口部を形成する第４工程と、
    前記絶縁層に、前記ゲート開口部と前記ドレイン電極との間に位置する第１開口部、第２開口部、および第３開口部を形成する第５工程と、
    前記ゲート開口部、前記第１開口部、前記第２開口部、および前記第３開口部を有する前記絶縁層をマスクとして前記オーミックキャップ層をエッチングし、前記オーミックキャップ層の一部を平面視で前記ゲート開口部から前記ソース電極の方向および前記ドレイン電極の方向へ除去したリセス領域を、前記ゲート開口部、前記第１開口部、前記第２開口部、および前記第３開口部の下の領域に形成する第６工程と、
    前記絶縁層の上に配置されて、一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極を形成する第７工程と
    を備え、
    前記第１開口部は、ゲート幅方向に複数配列され、各々が平面視でゲート長方向に沿った短冊状の形状を有し、
    前記第２開口部は、平面視でゲート幅方向に沿った短冊状の形状を有して複数の前記第１開口部と連結し、
    前記第３開口部は、ゲート幅方向に沿って配列された複数の前記第１開口部の配列の外側の領域に設けられ、前記配列の端部の前記第１開口部に連結し、平面視で前記配列の端部の前記第１開口部から離れるほど幅拡となる形状に形成され、
    前記リセス領域の前記ゲート電極から前記ドレイン電極側のゲート長方向の長さは、前記ゲート電極から前記ソース電極側のゲート長方向の長さより大きい
    ことを特徴とする電界効果型トランジスタの製造方法。
  2. 請求項１記載の電界効果型トランジスタの製造方法において、
    前記第３工程の後で、前記絶縁層の上に上部絶縁層を形成する第８工程と、
    前記絶縁層に形成した前記ゲート開口部に連続する上部ゲート開口部を前記上部絶縁層に形成する第９工程と
    を備え、
    前記第７工程では、前記上部絶縁層の上に配置されて一部が前記上部ゲート開口部および前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極を形成する
    ことを特徴とする電界効果型トランジスタの製造方法。
  3. 半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、およびオーミックキャップ層と、
    前記オーミックキャップ層の上に互いに離間して形成されたソース電極およびドレイン電極と、
    前記オーミックキャップ層の上に形成された、前記ソース電極および前記ドレイン電極の間に位置する絶縁層と、
    前記絶縁層に形成され、平面視で前記リセス領域内の前記ドレイン電極より前記ソース電極の近くに配置されたゲート開口部と、
    前記絶縁層に形成され、平面視で前記ゲート開口部と前記ドレイン電極との間に配置された複数の第１開口部、第２開口部、および第３開口部と、
    前記ゲート開口部、前記第１開口部、前記第２開口部、および前記第３開口部の下の領域を含む前記オーミックキャップ層の一部を、平面視で前記ゲート開口部から前記ソース電極の方向および前記ドレイン電極の方向へ除去したリセス領域と、
    前記絶縁層の上に形成されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極と
    を備え、
    前記複数の第１開口部は、ゲート幅方向に沿って配列され、各々が平面視でゲート長方向に沿った短冊状の形状を有し、
    前記第２開口部は、平面視でゲート幅方向に沿った短冊状の形状を有して前記複数の第１開口部と連結し、
    前記第３開口部は、ゲート幅方向に沿って配列された複数の前記第１開口部の配列の外側の領域に設けられ、前記配列の端部の前記第１開口部に連結し、平面視で前記配列の端部の前記第１開口部から離れるほど幅拡となる形状に形成され、
    前記リセス領域の前記ゲート電極から前記ドレイン電極側のゲート長方向の長さは、前記ゲート電極から前記ソース電極側のゲート長方向の長さより大きい
    ことを特徴とする電界効果型トランジスタ。
  4. 請求項３記載の電界効果型トランジスタにおいて、
    前記第３開口部は、一対設けられ、前記複数の第１開口部の配列の両端部の前記第１開口部の各々に連結されていることを特徴とする電界効果型トランジスタ。
  5. 請求項３または４記載の電界効果型トランジスタにおいて、
    前記第２開口部は、ゲート長方向において前記複数の第１開口部の中央部に連結していることを特徴とする電界効果型トランジスタ。
  6. 請求項３または４記載の電界効果型トランジスタにおいて、
    前記第２開口部は、ゲート長方向において前記複数の第１開口部の一端側で連結していることを特徴とする電界効果型トランジスタ。
  7. 請求項３または４記載の電界効果型トランジスタにおいて、
    前記第２開口部は、ゲート長方向において前記複数の第１開口部の一端側と他端側とに交互に連結されていることを特徴とする電界効果型トランジスタ。
  8. 請求項３～７のいずれか１項に記載の電界効果型トランジスタにおいて、
    前記絶縁層の上に形成された上部絶縁層と、
    前記上部絶縁層に形成されて、前記ゲート開口部に連続する上部ゲート開口部と
    をさらに備え、
    前記ゲート電極は、一部が前記上部ゲート開口部および前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合している
    ことを特徴とする電界効果型トランジスタ。
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