JP2013021106A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1の電子走行層4は、炭素が導入されている高抵抗領域4aを含んでいる。電子走行層4と電子供給層5のヘテロ接合5aと平行な断面において、高抵抗領域4aの炭素の濃度分布が、ドレイン電極12とソース電極18の少なくともいずれか一方の下方で相対的に濃く、ドレイン電極12と絶縁ゲート部16の間で相対的に薄くなるような断面が存在している。
【選択図】図1
Description
(第1特徴)本明細書で開示される技術は、ヘテロ接合を有する半導体装置に適用される。典型的には、本明細書で開示される半導体装置は、横型のHEMTである。本明細書で開示される半導体装置の材料は特に限定されないが、典型的には、III族窒化物半導体、ガリウム砒素、アルミニウムガリウム砒素が含まれる。
(第2特徴)本明細書で開示される半導体装置では、ヘテロ接合に平行な断面で観測したときに、高抵抗領域が形成されている部分と高抵抗領域が形成されていない部分が電子走行層に存在する。高抵抗領域が形成されている部分は、リーク電流の経路の少なくとも一部である。高抵抗領域が形成されていない部分は、ドリフト領域の少なくとも一部である。ここで、高抵抗領域とは、キャリアに対して電気抵抗が高くなる領域であり、典型的には電子に対して電気抵抗が高くなる領域である。
(第3特徴)第2特徴において、高抵抗領域が形成されている部分は、ソース電極の下方に位置しているのが望ましい。このとき、高抵抗領域が形成されている部分は、平面視したときに、ソース電極の範囲の少なくとも一部に形成されていればよい。より好ましくは、高抵抗領域が形成されている部分は、平面視したときに、ソース電極の全範囲に形成されているのが望ましい。
(1)半導体装置1では、高抵抗領域4aの近接部分40Aが、ヘテロ接合5aに直接的に接触しておらず、ヘテロ接合5aとの間に距離40Adが設けられている。これにより、ドレイン電極12及びソース電極18のコンタクト抵抗の増加が抑えられている。なお、ドレイン電極12及びソース電極18のコンタクト抵抗を低減させるために、ドレイン電極12と近接部分40Aの間、及びソース電極18と近接部分40Aの間にシリコンを導入し、n型にしてもよい。
以下、図面を参照して半導体装置1の第1の製造方法を説明する。まず、図7に示されるように、基板2とバッファ層3と炭素が導入された高抵抗領域4aが積層した積層基板を用意する。バッファ層3は、低温下の有機金属気相成長法(MOCVD: Metal Organic Chemical Vapor Deposition)を利用して、基板2上に結晶成長される。高抵抗領域4aも、MOCVD技術を利用して、バッファ層3上に結晶成長される。一例では、炭素源としてアセチレンが用いられる。又は、有機金属ガスのメチル基を炭素源として用いることができる。
以下、図面を参照して半導体装置1の第2の製造方法を説明する。まず、図10に示されるように、基板2とバッファ層3と炭素が導入された高抵抗領域4aの一部と低抵抗領域4bの一部が積層した積層基板を用意する。バッファ層3、高抵抗領域4a及び低抵抗領域4bは、MOCVD技術を利用して、基板2上に結晶成長される。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2:基板
3:バッファ層
4:電子走行層
4a:高抵抗領域
4b:低抵抗領域
5:電子供給層
5a:ヘテロ接合
6:半導体層
12:ドレイン電極
14:ドリフト領域
16:絶縁ゲート部
16a:ゲート電極
16b:ゲート絶縁膜
18:ソース電極
40A:近接部分
40B:遠隔部分
Claims (5)
- 半導体層と、
前記半導体層上に設けられているドレイン電極と、
前記半導体層上に設けられているとともに、前記ドレイン電極から離れて設けられているソース電極と、
前記半導体層上に設けられており、前記ドレイン電極と前記ソース電極の間に設けられているとともに、前記ドレイン電極と前記ソース電極の双方から離れて設けられているゲート部と、を備えており、
前記半導体層は、
前記ドレイン電極の下方と前記ソース電極の下方の間を横方向に伸びている第1半導体層と、
前記第1半導体層上に設けられており、前記ドレイン電極の下方と前記ソース電極の下方の間を横方向に伸びているとともに、前記第1半導体層とは異なるバンドギャップの第2半導体層と、を有しており、
前記第1半導体層は、高抵抗化不純物が導入されている高抵抗領域を含んでおり、
前記第1半導体層と前記第2半導体層のヘテロ接合と平行な断面において、前記高抵抗領域の前記高抵抗化不純物の濃度分布が、前記ドレイン電極と前記ソース電極の少なくともいずれか一方の下方で相対的に濃く、前記ドレイン電極と前記ゲート部の間で相対的に薄くなるような断面が存在している半導体装置。 - 前記高抵抗領域は、前記第1半導体層と前記第2半導体層のヘテロ接合までの距離が相対的に短い近接部分と相対的に長い遠隔部分を有しており、
前記高抵抗領域の前記近接部分は、前記ドレイン電極と前記ソース電極の少なくともいずれか一方の下方に位置しており、
前記高抵抗領域の前記遠隔部分は、前記ドレイン電極と前記ゲート部の間に位置している請求項1に記載の半導体装置。 - 前記高抵抗領域の前記近接部分は、平面視したときに、前記ソース電極の範囲を越えて前記ゲート部側にも形成されている請求項2に記載の半導体装置。
- 前記高抵抗領域の前記近接部分は、平面視したときに、前記ゲート部の範囲には形成されていない請求項3に記載の半導体装置。
- 前記第1半導体層と前記第2半導体層の材料は、III族窒化物半導体であり、
前記高抵抗化不純物は、炭素、鉄、亜鉛からなる群より選択される少なくとも1つを含んでいる請求項1〜4のいずれか一項に記載の半導体装置。
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