JP6090764B2 - 窒化物半導体装置およびその製造方法 - Google Patents

窒化物半導体装置およびその製造方法 Download PDF

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Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる半導体装置およびその製造方法に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌＸＩｎＹＧａ１−Ｘ−ＹＮ（０≦Ｘ≦１，０≦Ｙ≦１，０≦Ｘ＋Ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）が提案されている。このようなＭＩＳＦＥＴの一例は、特許文献１に示されている。特許文献１に記載されているＭＩＳＦＥＴは、ＧａＮ層とＡｌＧａＮ層との積層構造を有し、ＡｌＧａＮ層上に層間絶縁層が形成されている。層間絶縁層には、ＡｌＧａＮ層の表面を露出させる開口部が形成されており、その開口部内にゲート絶縁層が埋め込まれている。このゲート絶縁層の上にゲート電極が形成されている。ゲート絶縁層は、Ａｌ２Ｏ３膜とＳｉＯ２膜との多層構造を有している。
特開２００８−１０３４０８号公報
特許文献１の構造では、層間絶縁層をエッチングしてＡｌＧａＮ層を露出させる開口部を形成する必要がある。そのため、ＡｌＧａＮ層の表面がエッチングによってダメージを受けることは避けられない。したがって、ＡｌＧａＮ層とゲート絶縁層との界面状態が必ずしも良好でなく、優れたデバイス特性を得難いという課題がある。
そこで、この発明の目的は、窒化物半導体とゲート絶縁膜との間に優れた界面を有し、それによってデバイス特性が向上された窒化物半導体装置およびその製造方法を提供することである。
この発明は、窒化物半導体からなる電子走行層と、前記電子走行層に積層され、Ａｌを含むとともに前記電子走行層とはＡｌ組成が異なる窒化物半導体からなる電子供給層と、前記電子供給層上に互いに間隔を開けて形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極の間の前記電子供給層の表面を覆うゲート絶縁膜と、前記ゲート絶縁膜の表面を覆い、前記ソース電極および前記ドレイン電極の間において前記ソース電極および前記ドレイン電極から間隔を開けた位置に開口を有するパッシベーション膜と、前記パッシベーション膜に形成された前記開口内に配置されて前記ゲート絶縁膜に接し、前記ゲート絶縁膜を挟んで前記電子供給層に対向するゲート本体部を有するゲート電極とを含む、窒化物半導体装置を提供する。
前記ソース電極と前記電子供給層との接合域であるソース接合域と、前記ドレイン電極と前記電子供給層との接合域であるドレイン接合域とは、長手方向が平行な矩形領域であり、その矩形領域の短手方向に沿って配列されている。また、前記パッシベーション膜に形成された前記開口内の領域である有効ゲート域は、前記ソース接合域および前記ドレイン接合域の間を通るジグザグ形状に形成されて、前記ソース接合域と前記ドレイン接合域とを分離する帯状パターンに形成されている。
また、前記ゲート絶縁膜が、前記電子供給層に接する第１絶縁層と、前記第２絶縁層に積層された第２絶縁層とを含む多層絶縁膜であり、前記ソース電極および前記ドレイン電極が、前記第１絶縁層に形成されたソースコンタクト孔およびドレインコンタクト孔をそれぞれ貫通して前記電子供給層に接触しており、前記ソース電極の下面が前記ソースコンタクト孔の縁部において前記第１絶縁層の表面に接し、前記ドレイン電極の下面が前記ドレインコンタクト孔の縁部において前記第１絶縁層の表面に接しており、前記第２絶縁層が前記ソース電極の上面および前記ドレイン電極の上面に接している。
この構成によれば、互いにＡｌ組成が異なる窒化物半導体からなる電子走行層および電子供給層が接することにより、ヘテロ接合が形成されている。したがって、電子走行層と電子供給層との界面付近の電子走行層内に二次元電子ガスが形成され、この二次元電子ガスをチャネルとして利用したＨＥＭＴ（高電子移動度トランジスタ）が形成されている。
電子供給層上には、間隔を開けてソース電極およびドレイン電極が形成されており、それらの間の電子供給層の表面はゲート絶縁膜で覆われている。さらに、このゲート絶縁膜がパッシベーション膜で覆われている。パッシベーション膜には、ソース電極とドレイン電極との間の位置に開口が形成されており、この開口内に、ゲート電極のゲート本体部が配置されている。ゲート本体部は、ゲート絶縁膜を介して、電子供給層に対向している。
ソース−ドレイン間のチャネルを提供する二次元電子ガスは、ゲート電極に制御電圧を印加することによって制御することができる。これによって、ソース−ドレイン間をオン／オフできる。
パッシベーション膜と電子供給層との間にゲート絶縁膜が介在しているので、パッシベーション膜をエッチングによって開口するときに、ゲート絶縁膜によってエッチングが停止する。したがって、電子供給層の表面にエッチングダメージが入らない上に、電子供給層の表面が大気にさらされない。したがって、ゲート絶縁膜と電子供給層との界面状態は良好であり、それによって、優れたデバイス特性を実現できる。
この発明の一実施形態では、前記第１絶縁層がＮを含み、前記第２絶縁層がＡｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる。
この構成によれば、電子供給層に接する第１絶縁層は、電子供給層を構成する窒化物半導体と同種のアニオンを用いた絶縁層、すなわち、Ｎを含む絶縁層からなる。これにより、電子供給層からの窒素抜けを抑制でき、界面準位を少なくすることができるので、電流コラプスを抑制できる。一方、窒化物は組成の安定性が悪く、単独では安定したゲート絶縁膜を形成し難い。そこで、Ｎを含む第１絶縁層に、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる第２絶縁層を積層して、多層ゲート絶縁膜が構成されている。これにより、安定したゲート絶縁膜を提供できる。Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる絶縁層は、ＡＬＤ（Atomic Layer Deposition）法のように膜厚の精密な制御が可能な成膜方法で成膜することができる。それによって、ゲート絶縁膜の膜厚を精密に制御できるので、安定したデバイス特性を実現できる。加えて、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属は、酸素との親和性が高いので、第１絶縁層との界面に対する酸素の影響を小さくできる。
Ｎを含む絶縁物としては、ＳｉＮ、ＡｌＮ、ＧａＮ、ＩｎＮ等を例示でき、これらは第１絶縁層の材料として用いることができる。Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる絶縁物としては、Ａｌの酸化物、Ｙの酸化物、Ｈｆの酸化物、Ｔａの酸化物、Ｎｂの酸化物、Ｌａの酸化物等を例示でき、これらを第２絶縁層の材料として用いることができる。
この発明の一実施形態では、前記第１絶縁層が、ＳｉおよびＮからなる絶縁体層である。この構成によれば、窒化物半導体からなる電子供給層との界面における界面準位を抑制でき、電流コラプスを抑制または防止できる。
この発明の一実施形態では、前記第２絶縁層が、ＡｌおよびＯからなる絶縁体層である。この構成によれば、第２絶縁層をＡＬＤ法で精密な膜厚に作り込むことができる。また、パッシベーション膜が窒化物からなる場合であっても、そのパッシベーション膜に開口を形成するときに、パッシベーション膜のエッチングを第２絶縁層で確実に停止させることができる。すなわち、第２絶縁層をエッチングストップ層として利用できる。これにより、電子供給層の表面に対するエッチングダメージを確実に回避できる。ＡｌおよびＯからなる絶縁体層は、必ずしも全部がＡｌ２Ｏ３である必要はなく、ＡｌおよびＯをその他の組成比で含む部分を有していてもよい。ＡＬＤ法でアルミナ膜を成膜しようとするとき、一般に、ＡｌとＯとの組成比にはばらつきが生じる。ＡｌおよびＯからなる絶縁体は、その組成を厳密に制御しなくても、バンドギャップが大きく、耐圧が大きい絶縁体層を形成できる。
この発明の一実施形態では、前記ゲート絶縁膜の厚さが、１ｎｍ以上２０ｎｍ以下である。１ｎｍ以下のゲート絶縁膜は膜厚の制御が困難であり、安定したデバイス特性を得難い。ゲート絶縁膜の厚さが２０ｎｍを超えると、ゲート電極直下で二次元電子ガスを消失させてソース−ドレイン間を遮断するための閾値電圧（負値）の絶対値が大きくなりすぎ、駆動回路の設計が困難になる。
この発明の一実施形態では、前記電子供給層が、前記電子走行層と同じ組成の窒化物半導体からなるキャップ層を含み、前記キャップ層に接するように、前記ソース電極および前記ドレイン電極ならびに前記ゲート絶縁膜が形成されている。この構成によれば、電子供給層上に形成されたキャップ層が電子走行層と同じ組成の窒化物半導体で構成されているので、電子供給層の表面モホロジー（morphology）を改善できる。それによって、特性の安定したＨＥＭＴ構造の窒化物半導体装置を提供できる。
この発明の一実施形態では、前記キャップ層の厚さが１６ｎｍ以下（より好ましくは８ｎｍ以下）である。キャップ層の厚さが１６ｎｍを超えると、表面モホロジーを改善する効果が少なくなるうえに、ソース電極およびドレイン電極のオーミック接触を阻害するおそれがある。キャップ層の厚さは、表面モホロジー改善のためには、２ｎｍ以上であることが好ましい。
この発明の一実施形態では、前記ゲート電極が、前記ゲート本体部に連続し前記開口外の前記パッシベーション膜の表面上において前記ドレイン電極に向かって所定のフィールドプレート長に渡って延びたフィールドプレート部をさらに有している。この構成によれば、ゲート電極はゲート本体部からパッシベーション膜上に延びたフィールドプレート部を有している。これにより、ゲート本体部のドレイン電極側端部における電界集中を抑制できる。しかも、ゲート本体部と電子供給層の表面との間にはゲート絶縁膜が介在されている一方で、フィールドプレート部と電子供給層の表面との間には、ゲート絶縁膜だけでなくパッシベーション膜も介在されている。したがって、ゲート本体部は電子供給層に充分に近づけて配置でき、フィールドプレート部は電子供給層から充分に引き離して配置できる。つまり、ゲート本体部と電子供給層との間の距離と、フィードプレート部と電子供給層との間の距離とを、互いに独立に定めることができる。その結果、ソース−ドレイン間を遮断するための閾値電圧と、ゲート電極とドレイン電極との間の耐圧を、いずれも適切な値に設定でき、それらの特性を両立できる。
この発明の一実施形態では、前記フィールドプレート長が前記ゲート本体部と前記ドレイン電極との間の距離の１／６以上１／２以下である。これにより、ゲート本体部のドレイン電極側端部における電界集中を抑制でき、かつ、フィールドプレート部の端部とドレイン電極との間の電界に起因する短絡（パッシベーション膜の破壊）を回避できる。
この発明の一実施形態では、前記電子供給層が、１３％以上３０％以下のＡｌ組成を有し、５ｎｍ以上３０ｎｍ以下の厚さを有するＡｌＧａＮ層を含む。電子供給層のＡｌ組成が１３％未満であると、二次元電子ガスのキャリヤ濃度が低くなり、特性が悪くなるおそれがある。また、電子供給層のＡｌ組成が３０％を超えると、閾値電圧（負値）絶対値が大きくなり過ぎるうえに、リーク電流が増大するおそれがある。一方、電子供給層の厚さが５ｎｍ未満では、二次元電子ガスのキャリヤ濃度が低くなり、特性が悪くなるおそれがある。また、電子供給層の厚さが３０ｎｍを超えると、ソース電極およびドレイン電極を二次元電子ガスにオーミック接触させるのが困難になるおそれがあるうえ、閾値電圧（負値）の絶対値が大きくなり過ぎるおそれがある。
この発明は、また、窒化物半導体からなる電子走行層を形成する工程と、Ａｌを含むとともに前記電子走行層とはＡｌ組成が異なる窒化物半導体からなる電子供給層を前記電子走行層に積層して形成する工程と、前記電子供給層上に第１絶縁層を形成する工程と、前記第１絶縁層に互いに間隔を開けてソースコンタクト孔およびドレインコンタクト孔を形成する工程と、前記ソースコンタクト孔および前記ドレインコンタクト孔をそれぞれ貫通して前記電子供給層に接するソース電極およびドレイン電極を、互いに間隔を開けて、かつ前記ソース電極の下面が前記ソースコンタクト孔の縁部において前記第１絶縁層の表面に接し、前記ドレイン電極の下面が前記ドレインコンタクト孔の縁部において前記第１絶縁層の表面に接するように形成する工程と、前記第１絶縁層の表面を被覆し、さらに前記ソース電極の上面および前記ドレイン電極の上面を覆う第２絶縁層を形成して、前記第１絶縁層と当該第１絶縁層に積層された前記第２絶縁層とを含む多層絶縁膜からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、パッシベーション膜を形成する工程と、前記ソース電極および前記ドレイン電極の間において前記ソース電極および前記ドレイン電極から間隔を開けた位置で、前記パッシベーション膜に開口を形成する工程と、前記パッシベーション膜に形成された前記開口内に配置されて前記ゲート絶縁膜に接し、前記ゲート絶縁膜を挟んで前記電子供給層に対向するゲート本体部を有するゲート電極を形成する工程とを含む、窒化物半導体装置の製造方法を提供する。前記ソース電極と前記電子供給層との接合域であるソース接合域と、前記ドレイン電極と前記電子供給層との接合域であるドレイン接合域とは、長手方向が平行な矩形領域となり、その矩形領域の短手方向に沿って配列されるように、前記ソース電極および前記ドレイン電極が形成される。また、前記パッシベーション膜に形成された前記開口内の領域である有効ゲート域が、前記ソース接合域および前記ドレイン接合域の間を通るジグザグ形状に形成されて、前記ソース接合域と前記ドレイン接合域とを分離する帯状パターンとなるように、前記開口が前記パッシベーション膜に形成される。
この発明の一実施形態では、前記パッシベーション膜に開口を形成する工程が、前記ゲート絶縁膜をエッチングストッパとして用いたエッチング工程を含む。この方法により、パッシベーション膜に開口を形成する際に、ゲート電極直下の電子供給層の表面が露出しないので、電子供給層の表面に対するエッチングダメージを回避し、かつ電子供給層の表面が大気に晒されることを回避できる。これにより、特性の優れた窒化物半導体装置を製造できる。
この発明の一実施形態では、前記第１絶縁層が、前記電子供給層に接しＮを含む絶縁体層でありと、前記第２絶縁層が、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる絶縁体層である。
この発明の一実施形態では、前記第１絶縁層が、ＳｉおよびＮからなる絶縁体層である。
この発明の一実施形態では、前記第２絶縁層が、ＡｌおよびＯからなる絶縁体層である。
この発明の一実施形態では、前記電子供給層を形成する工程が、前記電子走行層と同じ組成の窒化物半導体からなるキャップ層を形成する工程を含み、前記キャップ層に接するように、前記ソース電極および前記ドレイン電極ならびに前記ゲート絶縁膜が形成される。
この発明の一実施形態では、前記ゲート電極が、前記ゲート本体部に連続し前記開口外の前記パッシベーション膜の表面上において前記ドレイン電極に向かって所定のフィールドプレート長に渡って延びたフィールドプレート部とを有するように形成される。
図１は、この発明の第１の実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２は、前記第１の実施形態に係る窒化物半導体装置の平面図である。 図３Ａは、図１の窒化物半導体装置の製造工程の途中の段階における構成を示す断面図である。 図３Ｂは、図３Ａの後の段階における構成を示す断面図である。 図３Ｃは、図３Ｂの後の段階における構成を示す断面図である。 図３Ｄは、図３Ｃの後の段階における構成を示す断面図である。 図３Ｅは、図３Ｄの後の段階における構成を示す断面図である。 図３Ｆは、図３Ｅの後の段階における構成を示す断面図である。 図３Ｇは、図３Ｆの後の段階における構成を示す断面図である。 図４は、この発明の第２の実施形態に係る窒化物半導体装置の構成を説明するための図解的な断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る窒化物半導体装置の構成を説明するための断面図である。また、図２は、前記窒化物半導体装置の平面図である。図１には、図２のＩ−Ｉ線断面が示されている。この窒化物半導体装置は、基板１（たとえばシリコン基板）と、基板１の表面に形成されたバッファ層２と、バッファ層２上にエピタキシャル成長された電子走行層３と、電子走行層３上にエピタキシャル成長された電子供給層４とを含む。さらに、この窒化物半導体装置は、電子供給層４の表面を覆うゲート絶縁膜１０（図２では図示省略）と、ゲート絶縁膜１０を覆うパッシベーション膜５（図２では図示省略）と、ゲート絶縁膜１０に形成されたコンタクト孔６ａ，７ａを貫通して電子供給層４にオーミック接触しているオーミック電極としてのソース電極６およびドレイン電極７とを含む。ソース電極６およびドレイン電極７は、間隔を開けて配置されており、それらの間に、ゲート電極８が配置されている。ゲート電極８は、ゲート絶縁膜１０を介して電子供給層４に対向している。
ゲート絶縁膜１０は、第１絶縁層１１と、第２絶縁層１２とを積層した多層ゲート絶縁膜である。第１絶縁層１１は電子供給層４の表面に接しており、この第１絶縁層１１の表面（電子供給層４とは反対側の表面）に第２絶縁層１２が積層されている。第１絶縁層１１は、この実施形態ではＳｉＮ膜で構成されており、その膜厚は、たとえば３０Å程度であってもよい。このような第１絶縁層１１は、プラズマＣＶＤ（化学的気相成長）法、熱ＣＶＤ法、スパッタリングなどで形成することができる。第２絶縁層１２は、この実施形態では、アルミナ（ＡｌａＯｂ）で構成されており、その膜厚は、たとえば５０Å程度であってもよい。このような第２絶縁層１２は、たとえば、たとえばＡＬＤ法等によって精密に膜厚を制御して形成できる。
ＡＬＤ法でアルミナ膜を成膜しようとするとき、一般に、ＡｌとＯとの組成比ａ：ｂにはばらつきが生じ、必ずしも全部がＡｌ２Ｏ３となるわけではない。これは、ＡＬＤ法が比較的低温のプロセスだからである。しかし、ＡｌおよびＯからなる絶縁体は、その組成を厳密に制御しなくても、バンドギャップが大きく、耐圧が大きい絶縁体層を形成できる。この明細書では、ＡｌとＯとの組成比ａ：ｂが２：３以外の場合も含めて「アルミナ」ということにする。
パッシベーション膜５は、たとえば、膜厚７５０Å程度のＳｉＮ膜からなっていてもよい。すなわち、パッシベーション膜５は、第１絶縁層１１と同様な窒化物からなっていてもよい。パッシベーション膜５には、ゲート電極８を入り込ませてゲート絶縁膜１０に接触させるための開口５ａが形成されている。パッシベーション５に開口５ａを形成するためのエッチングは、第２絶縁層１２で停止するので、第１絶縁層１１を傷付けることがない。したがって、電子供給層４の表面にエッチングダメージを与えることなく、かつ電子供給層４の表面を大気に晒すことなく、開口５ａを形成できる。
電子走行層３と電子供給層４とは、Ａｌ組成の異なるIII族窒化物半導体（以下単に「窒化物半導体」という。）からなっている。たとえば、電子走行層３は、ＧａＮ層からなっていてもよく、その厚さは、０．５μｍ程度であってもよい。電子供給層４は、この実施形態では、ＡｌxＧａ1-xＮ層（０＜ｘ＜１）からなっており、その厚さは、たとえば５〜３０ｎｍ（より具体的には２０ｎｍ程度）である。電子供給層４は、１３％以上３０％以下のＡｌ組成を有するＡｌＧａＮ層からなっていることが好ましい。
このように、電子走行層３と電子供給層４とは、Ａｌ組成の異なる窒化物半導体からなっていて、ヘテロ接合を形成しているとともに、それらの間には格子不整合が生じている。そして、ヘテロ接合およびの格子不整合に起因する分極のために、電子走行層３と電子供給層４との界面に近い位置（たとえば界面から数Å程度の距離の位置）には、二次元電子ガス２０が広がっている。
電子供給層４は、電子走行層３との界面に、数原子厚程度（５ｎｍ以下。好ましくは１〜５ｎｍ、より好ましくは１〜３ｎｍ）の厚さのＡｌＮ層を有していてもよい。このようなＡｌＮ層は、電子の散乱を抑制して、電子移動度の向上に寄与する。
ゲート電極８は、ゲート絶縁膜１０に接する下層と、この下層上に積層される上層とを有する積層電極膜からなっていてもよい。下層はＮｉまたはＰｔからなっていてもよく、上層はＡｕまたはＡｌからなっていてもよい。ゲート電極８は、ソース電極６寄りに偏って配置され、これにより、ゲート−ソース間距離よりもゲート−ドレイン間距離の方を長くした非対称構造となっている。この非対称構造は、ゲート−ドレイン間に生じる高電界を緩和して耐圧向上に寄与する。
ゲート電極８は、ソース電極６とドレイン電極７との間においてパッシベーション膜５に形成された開口５ａ内に入り込んだゲート本体部８１と、ゲート本体部８１に連なり、開口５ａ外においてパッシベーション膜５上をドレイン電極７に向かって延びたフィールドプレート部８２とを有している。開口５ａ内にはゲート絶縁膜１０が露出していて、ゲート本体部８１は、開口５ａの底面においてゲート絶縁膜１０に接している。ゲート本体部８１とゲート絶縁膜１０との界面におけるドレイン電極７側の端部であるドレイン端８１ａからフィールドプレート部８２のドレイン電極７側の端部までの距離Ｌfp（たとえば２．２５μｍ程度）は、フィールドプレート長と呼ばれる。フィールドプレート長Ｌfpは、ドレイン端８１ａからドレイン電極７までの距離Ｌgd（たとえば９μｍ程度）の１／６以上１／２以下であることが好ましい。これにより、ドレイン端８１ａにおける電界集中を緩和でき、かつフィールドプレート部８２のドレイン側端とドレイン電極７との間の電界に起因するパッシベーション膜５の破壊を回避できる。
ソース電極６およびドレイン電極７は、たとえば、ＴｉおよびＡｌを含むオーミック電極であり、電子走行層４１に形成される二次元電子ガス２０にオーミック接触している。
バッファ層２は、たとえば、ＡｌＧａＮ層であってもよいし、ＡｌＮ層およびＧａＮ層を繰り返し積層した超格子構造を有する層であってもよい。
この窒化物半導体装置では、電子走行層３上にＡｌ組成の異なる電子供給層４が形成されてヘテロ接合が形成されている。これにより、電子走行層３と電子供給層４との界面付近の電子走行層３内に二次元電子ガス２０が形成され、この二次元電子ガス２０をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極８は、ゲート絶縁膜１０を挟んで電子供給層４に対向している。ゲート電極８に適切な負値の電圧を印加すると、二次元電子ガス２０で形成されたチャネルを遮断できる。したがって、ゲート電極８に制御電圧を印加することによって、ソース−ドレイン間をオン／オフできる。
使用に際しては、たとえば、ソース電極６とドレイン電極７との間に、ドレイン電極７側が正となる所定の電圧（たとえば２００Ｖ〜６００Ｖ）が印加される。その状態で、ゲート電極８に対して、ソース電極６を基準電位（０Ｖ）として、オフ電圧（たとえば−５Ｖ）またはオン電圧（たとえば０Ｖ）が印加される。
図２に示されているように、平面視において、ソース電極６と電子供給層４との接合域（ソース接合域。コンタクト孔６ａ内の領域）Ｓａと、ドレイン電極７と電子供給層４との接合域（ドレイン接合域。コンタクト孔７ａ内の領域）Ｄａとを分離するように、ゲート電極８が引き回されている。すなわち、ゲート電極８のゲート本体部８１とゲート絶縁膜１０との接触域（有効ゲート域。開口５ａ内の領域）Ｇａが、ソース接合域Ｓａとドレイン接合域Ｄａとを分離する一定幅の帯状パターンに形成されている。より具体的には、ソース接合域Ｓａおよびドレイン接合域Ｄａは、長手方向が平行な矩形領域であり、その矩形領域の短手方向に沿って配列されている。有効ゲート域Ｇａは、ソース接合域Ｓａおよびドレイン接合域Ｄａの間を通るジグザグ形状に形成されている。有効ゲート域Ｇａは、ドレイン接合域Ｄａよりもソース接合域Ｓａに近い位置を通るように配置されている。有効ゲート域Ｇａとゲート電極８のドレイン接合域Ｄａ側のエッジとの間の距離がフィールドプレート長Ｌfpである。また、有効ゲート域Ｇａの幅は、ゲート長Ｌｇ（たとえば１μｍ程度）である。
図３Ａ〜図３Ｇは、前述の窒化物半導体装置の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図３Ａに示すように、基板１上に、バッファ層２および電子走行層３が順にエピタキシャル成長させられ、さらに電子走行層３上に電子供給層４がエピタキシャル成長させられる。そして、さらに、電子供給層４上の全面を被覆するように、ゲート絶縁膜１０の第１絶縁層１１が形成される。より具体的には、電子供給層４の表面を被覆するように、ＳｉＮからなる第１絶縁層１１が形成される。これ以後は、電子供給層４の表面が大気に晒されることはない。第１絶縁層１１の形成は、たとえば、プラズマＣＶＤ、熱ＣＶＤまたはスパッタ法によって行える。
次に、図３Ｂに示すように、第１絶縁層１１に、ソース電極用のコンタクト孔６ａおよびドレイン電極用のコンタクト孔７ａが、互いに間隔を開けて形成される。そして、それらのコンタクト孔６ａ，７ａに埋め込まれて電子供給層４の表面に接するように、ソース電極６およびドレイン電極７が形成される。ソース電極６およびドレイン電極７の下面はそれぞれコンタクト孔６ａ，７ａの縁部において第１絶縁層１１の表面に接する。これらの電極６，７は、オーミック電極であり、たとえば、電子供給層４の表面に接するようにＴｉ層を形成し、その上にＡｌ層を形成し、この積層金属層に対してシンター（たとえば窒素雰囲気中において５５０℃で１０分の熱処理）を施すことによって形成される。Ｔｉ層およびＡｌ層の形成は、たとえば、スパッタリングによって行うことができる。
次いで、図３Ｃに示すように、全面に、アルミナからなる第２絶縁層１２が形成される。すなわち、第２絶縁層１２は、第１絶縁層１１の表面を被覆し、さらに、ソース電極６およびドレイン電極７の露出している表面（上面）を被覆する。第２絶縁層１２の形成は、精密な膜厚制御が可能な方法、たとえばＡＬＤ法によって行える。
次いで、図３Ｄに示すように、第２絶縁層１２を被覆するように、全面に、ＳｉＮからなるパッシベーション膜５が形成される。パッシベーション膜５の形成は、たとえば、プラズマＣＶＤ法によって行える。
次に、図３Ｅに示すように、ソース電極６およびドレイン電極７の間において、それらから間隔を開けた位置に、パッシベーション膜５を貫通する開口５ａが形成される。開口５ａの形成は、たとえば、レジスト膜１５をマスクとして用いたドライエッチングによって行うことができる。このドライエッチングは、開口５ａの底部に第２絶縁層１２が露出するまで行われる。換言すれば、アルミナからなる第２絶縁層１２をエッチングストッパとして用いて、開口５ａを形成するためのエッチングが行われる。その後、レジスト膜１５が剥離される。
次いで、図３Ｆに示すように、ゲート電極８の形成位置に開口を有するレジスト膜１６が形成され、その状態の表面全域を覆うように、電極膜１７が形成される。電極膜１７は、パッシベーション膜５の開口５ａ内に入り込み、開口５ａの底部において、ゲート絶縁膜１０を介して電子供給層３に対向する。レジスト膜１６の開口は、パッシベーション膜５に形成された開口５ａの領域を包含し、かつ開口５ａの領域よりも広い領域に形成される。レジスト膜１６の開口のドレイン電極７側の縁部は、パッシベーション膜５の開口５ａのドレイン側端からドレイン電極７に向かってフィールドプレート長Ｌfpだけ後退している。電極膜１７は、たとえば、ＮｉまたはＰｔからなる下層と、ＡｕまたはＡｌからなる上層とを積層した積層金属膜からなり、各層を順に蒸着して形成される。
次に、図３Ｇに示すように、レジスト膜１６とともに、当該レジスト膜１６上の電極膜１７（電極膜１７の不要部分）がリフトオフされることによって、当該電極膜１７がパターニングされて、ゲート電極８が得られる。その後、パッシベーション膜５および第２絶縁層１２の選択エッチングが行われて、ソース電極６およびドレイン電極７が露出させられる。こうして、図１に示す構造の窒化物半導体装置が得られる。その後は、層間絶縁膜で全面が覆われ、ソース電極６およびドレイン電極７を露出させるコンタクト孔が層間絶縁膜に形成される。そして、層間絶縁膜上には、ソース電極６およびドレイン電極７にコンタクト孔でそれぞれ接続されるソース配線およびドレイン配線が形成される。
以上のように、この実施形態によれば、電子供給層４上には、間隔を開けてソース電極６およびドレイン電極７が形成されており、それらの間の電子供給層４の表面はゲート絶縁膜１０で覆われている。さらに、このゲート絶縁膜１０がパッシベーション膜５で覆われている。パッシベーション膜５には、ソース電極６とドレイン電極７との間の位置に開口５ａが形成されており、この開口５ａ内に、ゲート電極８のゲート本体部８１が配置されている。ゲート本体部８１は、ゲート絶縁膜１０を介して、電子供給層４に対向している。よって、ソース−ドレイン間のチャネルを提供する二次元電子ガス２０は、ゲート電極８に制御電圧を印加することによって制御することができる。これによって、ソース−ドレイン間をオン／オフできる。
パッシベーション膜５と電子供給層４との間にゲート絶縁膜１０が介在しているので、パッシベーション膜５をエッチングによって開口するときに、ゲート絶縁膜１０によってエッチングが停止する。したがって、電子供給層４の表面にエッチングダメージが入らないうえに、電子供給層４の表面が大気にさらされない。したがって、ゲート絶縁膜１０と電子供給層４との界面状態は良好であり、それによって、優れたデバイス特性を実現できる。
また、この実施形態では、ゲート絶縁膜１０は、第１絶縁層１１および第２絶縁層１２を積層した多層ゲート絶縁膜からなり、電子供給層４に接する第１絶縁層１１は、電子供給層１１を構成する窒化物半導体であるＡｌＧａＮと同種のアニオンを用いた絶縁材料、すなわち、Ｎを含む絶縁材料であるＳｉＮからなる。これにより、電子供給層４からの窒素抜けを抑制でき、界面準位を少なくすることができるので、電流コラプスを抑制できる。その一方で、ＳｉＮは組成の安定性が悪く、単独では安定したゲート絶縁膜を形成し難い。そこで、この実施形態では、ＳｉＮからなる第１絶縁層１１に、アルミナからなる第２絶縁層１２を積層してゲート絶縁膜１０を構成している。これにより、安定した特性のゲート絶縁膜１０を有する窒化物半導体装置を提供できる。Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属（この実施形態ではアルミナ）からなる絶縁層は、ＡＬＤ法のように膜厚の精密な制御が可能な成膜方法で成膜することができる。したがって、第２絶縁層１２を備えることによって、ゲート絶縁膜１０の膜厚を精密に制御できるので、安定したデバイス特性を実現できる。加えて、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属は、酸素との親和性が高いので、第１絶縁層１１との界面に対する酸素の影響を小さくできる。
また、この実施形態では、第１絶縁層１１は、パッシベーション膜５と同じ材料であるＳｉＮからなっているものの、第２絶縁層１２は、パッシベーション膜５とは異なる材料であるアルミナからなっている。これにより、第２絶縁層１２を正確な膜厚に作り込むことができるうえに、パッシベーション膜５に開口５ａを形成するときに、パッシベーション膜５のエッチングを第２絶縁層１２で確実に停止させることができる。すなわち、第２絶縁層をエッチングストップ層として利用できる。これにより、電子供給層４の表面に対するエッチングダメージを確実に回避できる。
前記ゲート絶縁膜１０の全体の厚さは、１ｎｍ以上２０ｎｍ以下とすることが好ましい。１ｎｍ以下のゲート絶縁膜１０は膜厚の制御が困難であり、安定したデバイス特性を得難い。ゲート絶縁膜１０の厚さが２０ｎｍを超えると、ゲート電極直下で二次元電子ガス２０を消失させてソース−ドレイン間を遮断するための閾値電圧（負値）の絶対値が大きくなりすぎ、駆動回路の設計が困難になる。
また、この実施形態の窒化物半導体装置では、ゲート電極８は、ゲート本体部８１からパッシベーション膜５上に延びたフィールドプレート部８２を有している。これにより、ゲート本体部８１のドレイン電極側端部における電界集中を抑制できる。しかも、ゲート本体部８１と電子供給層４の表面との間にはゲート絶縁膜１０が介在されている一方で、フィールドプレート部８２と電子供給層４の表面との間には、ゲート絶縁膜１０だけでなくパッシベーション膜５も介在されている。したがって、ゲート本体部８１は電子供給層４に充分に近づけることができ、フィールドプレート部８２は電子供給層４から充分に引き離すことができる。つまり、ゲート本体部８１と電子供給層４との間の距離と、フィードプレート部８２と電子供給層４との間の距離とを、互いに独立に定めることができる。その結果、ソース−ドレイン間を遮断するための閾値電圧と、ゲート電極８とドレイン電極７との間の耐圧を、いずれも適切な値に設定でき、それらの特性を両立できる。
そして、この実施形態では、フィールドプレート長Ｌfpがゲート本体部８１とドレイン電極７との間の距離Ｌgdの１／６以上１／２以下とされている。これにより、ゲート本体部８１のドレイン電極７側端部における電界集中を抑制でき、かつ、フィールドプレート部８２の端部とドレイン電極７との間の電界に起因する短絡（パッシベーション膜５の破壊）を回避できる。
前述のとおり、電子供給層４は、厚さは、たとえば５〜３０ｎｍ（より具体的には２０ｎｍ程度）である。電子供給層４は、１３％以上３０％以下のＡｌ組成を有するＡｌＧａＮ層からなっていることが好ましい。電子供給層４のＡｌ組成が１３％未満であると、二次元電子ガス２０のキャリヤ濃度が低くなり、特性が悪くなるおそれがある。また、電子供給層４のＡｌ組成が３０％を超えると、閾値電圧（負値）絶対値が大きくなり過ぎるうえに、リーク電流が増大するおそれがある。一方、電子供給層４の厚さが５ｎｍ未満では、二次元電子ガス２０のキャリヤ濃度が低くなり、特性が悪くなるおそれがある。また、電子供給層４の厚さが３０ｎｍを超えると、ソース電極６およびドレイン電極７を二次元電子ガス２０にオーミック接触させるのが困難になるおそれがあるうえ、閾値電圧（負値）の絶対値が大きくなり過ぎるおそれがある。
図４は、この発明の第２の実施形態に係る窒化物半導体装置の構成を説明するための図解的な断面図である。図４において、前述の図１の各部の対応箇所には同一参照符号を付して示す。
この実施形態では、電子供給層４は、ＡｌＧａＮからなる第１層４１上に形成されたキャップ層としての第２層４２を含む。そして、第２層４２に接するように、オーミック電極からなるソース電極６およびドレイン電極７、ならびにゲート絶縁膜１０が形成されている。
第２層４２は、電子走行層３と同じ組成の窒化物半導体であるＧａＮからなっており、その厚さは、２ｎｍ以上１６ｎｍ以下（より好ましくは８ｎｍ以下）とされている。
キャップ層としての第２層４２は、電子供給層４の表面モホロジーの改善に寄与する。すなわち、ＧａＮからなる電子走行層３の表面に格子定数の異なるＡｌＧａＮからなる第１層４１が形成されており、しかもＡｌＧａＮは３元系の結晶であるため結晶性が必ずしもよくない。そのため、第１層４１を電子供給層４の最表面とすると、表面モホロジーが必ずしもよくなく、それに応じてデバイス特性が安定しない。そこで、電子走行層３と同一組成のキャップ層である第２層４２を第１層４１上に積層することで、電子供給層４の表面モホロジーを改善でき、それによって、デバイス特性を向上できる。ただし、第２層４２を厚くし過ぎると、表面モホロジーを改善する効果が少なくなるうえに、ソース電極６およびドレイン電極７のオーミック接触に悪影響を与えるので、その厚さは１６ｎｍ以下（より好ましくは８ｎｍ以下）とすることが好ましい。
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、電子走行層３がＧａＮ層からなり、電子供給層４がＡｌＧａＮからなる例について説明したが、電子走行層３と電子供給層４とはＡｌ組成が異なっていればよく、他の組み合わせも可能である。また、前述のとおり、電子供給層４は、電子走行層３との界面にＡｌＮ層を有していてもよい。電子供給層（界面のＡｌＮ層が設けられる場合にはそれ以外の部分）／電子走行層の組み合わせは、ＡｌＧａＮ層／ＧａＮ層、ＡｌＧａＮ層／ＡｌＧａＮ層（ただしＡｌ組成が異なるもの）、ＡｌＩｎＮ層／ＡｌＧａＮ層、ＡｌＩｎＮ層／ＧａＮ層、ＡｌＮ層／ＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層のうちのいずれかであってもよい。より一般化すれば、電子供給層（界面のＡｌＮ層以外の部分）は、組成中にＡｌおよびＮを含む。電子走行層は、組成中にＧａおよびＮを含み、Ａｌ組成が電子供給層とは異なる。電子供給層と電子走行層とでＡｌ組成が異なることにより、それらの間の格子不整合が生じ、それによって、分極に起因するキャリヤが二次元電子ガスの形成に寄与する。
また、前述の実施形態では、基板１の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面の記載から導き出される特徴の例を以下に示す。
項１．窒化物半導体からなる電子走行層と、
前記電子走行層に積層され、Ａｌを含むとともに前記電子走行層とはＡｌ組成が異なる窒化物半導体からなる電子供給層と、
前記電子供給層上に互いに間隔を開けて形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極の間の前記電子供給層の表面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の表面を覆い、前記ソース電極および前記ドレイン電極の間において前記ソース電極および前記ドレイン電極から間隔を開けた位置に開口を有するパッシベーション膜と、
前記パッシベーション膜に形成された前記開口内に配置されて前記ゲート絶縁膜に接し、前記ゲート絶縁膜を挟んで前記電子供給層に対向するゲート本体部を有するゲート電極と
を含む、窒化物半導体装置。
項２．前記ゲート絶縁膜が、前記電子供給層に接しＮを含む第１絶縁層と、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなり前記第１絶縁層に積層された第２絶縁層とを含む多層ゲート絶縁膜である、項１に記載の窒化物半導体装置。
項３．前記第１絶縁層が、ＳｉおよびＮからなる絶縁体層である、項２に記載の窒化物半導体装置。
項４．前記第２絶縁層が、ＡｌおよびＯからなる絶縁体層である、項２または３に記載の窒化物半導体装置。
項５．前記ゲート絶縁膜の厚さが、１ｎｍ以上２０ｎｍ以下である、項１〜４のいずれか一項に記載の窒化物半導体装置。
項６．前記電子供給層が、前記電子走行層と同じ組成の窒化物半導体からなるキャップ層を含み、前記キャップ層に接するように、前記ソース電極および前記ドレイン電極ならびに前記ゲート絶縁膜が形成されている、項１〜５のいずれか一項に記載の窒化物半導体装置。
項７．前記キャップ層の厚さが１６ｎｍ以下である、項６に記載の窒化物半導体装置。
項８．前記ゲート電極が、前記ゲート本体部に連続し前記開口外の前記パッシベーション膜の表面上において前記ドレイン電極に向かって所定のフィールドプレート長に渡って延びたフィールドプレート部をさらに有している、項１〜７のいずれか一項に記載の窒化物半導体装置。
項９．前記フィールドプレート長が前記ゲート本体部と前記ドレイン電極との間の距離の１／６以上１／２以下である、項８に記載の窒化物半導体装置。
項１０．前記電子供給層が、１３％以上３０％以下のＡｌ組成を有し、５ｎｍ以上３０ｎｍ以下の厚さを有するＡｌＧａＮ層を含む、項１〜９のいずれか一項に記載の窒化物半導体装置。
項１１．窒化物半導体からなる電子走行層を形成する工程と、
Ａｌを含むとともに前記電子走行層とはＡｌ組成が異なる窒化物半導体からなる電子供給層を前記電子走行層に積層して形成する工程と、
前記電子供給層上にゲート絶縁膜を形成する工程と、
前記電子供給層に接するソース電極およびドレイン電極を互いに間隔を開けて形成する工程と、
前記ゲート絶縁膜上に、パッシベーション膜を形成する工程と、
前記ソース電極および前記ドレイン電極の間において前記ソース電極および前記ドレイン電極から間隔を開けた位置で、前記パッシベーション膜に開口を形成する工程と、
前記パッシベーション膜に形成された前記開口内に配置されて前記ゲート絶縁膜に接し、前記ゲート絶縁膜を挟んで前記電子供給層に対向するゲート本体部を有するゲート電極を形成する工程と
を含む、窒化物半導体装置の製造方法。
項１２．前記パッシベーション膜に開口を形成する工程が、前記ゲート絶縁膜をエッチングストッパとして用いたエッチング工程を含む、項１１に記載の窒化物半導体装置の製造方法。
項１３．前記ゲート絶縁膜を形成する工程が、前記電子供給層に接しＮを含む第１絶縁層を形成する工程と、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなり前記第１絶縁層に積層された第２絶縁層を形成する工程とを含む、項１１または１２に記載の窒化物半導体装置の製造方法。
項１４．前記第１絶縁層が、ＳｉおよびＮからなる絶縁体層である、項１３に記載の窒化物半導体装置の製造方法。
項１５．前記第２絶縁層が、ＡｌおよびＯからなる絶縁体層である、項１３または１４に記載の窒化物半導体装置の製造方法。
項１６．前記電子供給層を形成する工程が、前記電子走行層と同じ組成の窒化物半導体からなるキャップ層を形成する工程を含み、前記キャップ層に接するように、前記ソース電極および前記ドレイン電極ならびに前記ゲート絶縁膜が形成される、項１１〜１５のいずれか一項に記載の窒化物半導体装置の製造方法。
項１７．前記ゲート電極が、前記ゲート本体部に連続し前記開口外の前記パッシベーション膜の表面上において前記ドレイン電極に向かって所定のフィールドプレート長に渡って延びたフィールドプレート部とを有するように形成される、項１１〜１６のいずれか一項に記載の窒化物半導体装置の製造方法。
１ 基板
２ バッファ層
３ 電子走行層（ＧａＮ層）
４ 電子供給層（ＡｌＧａＮ層）
４１ 第１層（ＡｌＧａＮ層）
４２ 第２層（ＧａＮ層）
５ パッシベーション膜
５ａ 開口
６ ソース電極
７ ドレイン電極
８ ゲート電極
８１ ゲート本体部
８２ フィールドプレート部
１０ ゲート絶縁膜
１１ 第１絶縁層
１２ 第２絶縁層
１５，１６ レジスト膜
１７ 電極膜
２０ 二次元電子ガス
Ｌｇ ゲート長
Ｌfp フィールドプレート長
Ｌgd ゲート−ドレイン間距離
Ｓａ ソース接合域
Ｄａ ドレイン接合域
Ｇａ 有効ゲート域

Claims (17)

  1. 窒化物半導体からなる電子走行層と、
    前記電子走行層に積層され、Ａｌを含むとともに前記電子走行層とはＡｌ組成が異なる窒化物半導体からなる電子供給層と、
    前記電子供給層上に互いに間隔を開けて形成されたソース電極およびドレイン電極と、
    前記ソース電極およびドレイン電極の間の前記電子供給層の表面を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の表面を覆い、前記ソース電極および前記ドレイン電極の間において前記ソース電極および前記ドレイン電極から間隔を開けた位置に開口を有するパッシベーション膜と、
    前記パッシベーション膜に形成された前記開口内に配置されて前記ゲート絶縁膜に接し、前記ゲート絶縁膜を挟んで前記電子供給層に対向するゲート本体部を有するゲート電極と
    を含み、
    前記ソース電極と前記電子供給層との接合域であるソース接合域と、前記ドレイン電極と前記電子供給層との接合域であるドレイン接合域とが、長手方向が平行な矩形領域であり、その矩形領域の短手方向に沿って配列されており、
    前記パッシベーション膜に形成された前記開口内の領域である有効ゲート域が、前記ソース接合域および前記ドレイン接合域の間を通るジグザグ形状に形成されて、前記ソース接合域と前記ドレイン接合域とを分離する帯状パターンに形成されており、
    前記ゲート絶縁膜が、前記電子供給層に接する第１絶縁層と、前記第２絶縁層に積層された第２絶縁層とを含む多層絶縁膜であり、
    前記ソース電極および前記ドレイン電極が、前記第１絶縁層に形成されたソースコンタクト孔およびドレインコンタクト孔をそれぞれ貫通して前記電子供給層に接触しており、前記ソース電極の下面が前記ソースコンタクト孔の縁部において前記第１絶縁層の表面に接し、前記ドレイン電極の下面が前記ドレインコンタクト孔の縁部において前記第１絶縁層の表面に接しており、
    前記第２絶縁層が前記ソース電極の上面および前記ドレイン電極の上面に接している、窒化物半導体装置。
  2. 前記第１絶縁層がＮを含み、前記第２絶縁層がＡｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる、請求項１に記載の窒化物半導体装置。
  3. 前記第１絶縁層が、ＳｉおよびＮからなる絶縁体層である、請求項１または２に記載の窒化物半導体装置。
  4. 前記第２絶縁層が、ＡｌおよびＯからなる絶縁体層である、請求項１〜３のいずれか一項に記載の窒化物半導体装置。
  5. 前記ゲート絶縁膜の厚さが、１ｎｍ以上２０ｎｍ以下である、請求項１〜４のいずれか一項に記載の窒化物半導体装置。
  6. 前記電子供給層が、前記電子走行層と同じ組成の窒化物半導体からなるキャップ層を含み、前記キャップ層に接するように、前記ソース電極および前記ドレイン電極ならびに前記ゲート絶縁膜が形成されている、請求項１〜５のいずれか一項に記載の窒化物半導体装置。
  7. 前記キャップ層の厚さが１６ｎｍ以下である、請求項６に記載の窒化物半導体装置。
  8. 前記ゲート電極が、前記ゲート本体部に連続し前記開口外の前記パッシベーション膜の表面上において前記ドレイン電極に向かって所定のフィールドプレート長に渡って延びたフィールドプレート部をさらに有している、請求項１〜７のいずれか一項に記載の窒化物半導体装置。
  9. 前記フィールドプレート長が前記ゲート本体部と前記ドレイン電極との間の距離の１／６以上１／２以下である、請求項８に記載の窒化物半導体装置。
  10. 前記電子供給層が、１３％以上３０％以下のＡｌ組成を有し、５ｎｍ以上３０ｎｍ以下の厚さを有するＡｌＧａＮ層を含む、請求項１〜９のいずれか一項に記載の窒化物半導体装置。
  11. 窒化物半導体からなる電子走行層を形成する工程と、
    Ａｌを含むとともに前記電子走行層とはＡｌ組成が異なる窒化物半導体からなる電子供給層を前記電子走行層に積層して形成する工程と、
    前記電子供給層上に第１絶縁層を形成する工程と、
    前記第１絶縁層に互いに間隔を開けてソースコンタクト孔およびドレインコンタクト孔を形成する工程と、
    前記ソースコンタクト孔および前記ドレインコンタクト孔をそれぞれ貫通して前記電子供給層に接するソース電極およびドレイン電極を、互いに間隔を開けて、かつ前記ソース電極の下面が前記ソースコンタクト孔の縁部において前記第１絶縁層の表面に接し、前記ドレイン電極の下面が前記ドレインコンタクト孔の縁部において前記第１絶縁層の表面に接するように形成する工程と、
    前記第１絶縁層の表面を被覆し、さらに前記ソース電極の上面および前記ドレイン電極の上面を覆う第２絶縁層を形成して、前記第１絶縁層と当該第１絶縁層に積層された前記第２絶縁層とを含む多層絶縁膜からなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、パッシベーション膜を形成する工程と、
    前記ソース電極および前記ドレイン電極の間において前記ソース電極および前記ドレイン電極から間隔を開けた位置で、前記パッシベーション膜に開口を形成する工程と、
    前記パッシベーション膜に形成された前記開口内に配置されて前記ゲート絶縁膜に接し、前記ゲート絶縁膜を挟んで前記電子供給層に対向するゲート本体部を有するゲート電極を形成する工程と
    を含み、
    前記ソース電極と前記電子供給層との接合域であるソース接合域と、前記ドレイン電極と前記電子供給層との接合域であるドレイン接合域とが、長手方向が平行な矩形領域となり、その矩形領域の短手方向に沿って配列されるように、前記ソース電極および前記ドレイン電極が形成され、
    前記パッシベーション膜に形成された前記開口内の領域である有効ゲート域が、前記ソース接合域および前記ドレイン接合域の間を通るジグザグ形状に形成されて、前記ソース接合域と前記ドレイン接合域とを分離する帯状パターンとなるように、前記開口が前記パッシベーション膜に形成される、窒化物半導体装置の製造方法。
  12. 前記パッシベーション膜に開口を形成する工程が、前記ゲート絶縁膜をエッチングストッパとして用いたエッチング工程を含む、請求項１１に記載の窒化物半導体装置の製造方法。
  13. 前記第１絶縁層が、前記電子供給層に接しＮを含む絶縁体層でありと、前記第２絶縁層が、Ａｌ、Ｙ、Ｈｆ、Ｔａ、Ｎｂまたはランタノイドからなる３価の金属を含む酸化金属からなる絶縁体層である、請求項１１または１２に記載の窒化物半導体装置の製造方法。
  14. 前記第１絶縁層が、ＳｉおよびＮからなる絶縁体層である、請求項１１〜１３のいずれか一項に記載の窒化物半導体装置の製造方法。
  15. 前記第２絶縁層が、ＡｌおよびＯからなる絶縁体層である、請求項１１〜１４のいずれか一項に記載の窒化物半導体装置の製造方法。
  16. 前記電子供給層を形成する工程が、前記電子走行層と同じ組成の窒化物半導体からなるキャップ層を形成する工程を含み、前記キャップ層に接するように、前記ソース電極および前記ドレイン電極ならびに前記ゲート絶縁膜が形成される、請求項１１〜１５のいずれか一項に記載の窒化物半導体装置の製造方法。
  17. 前記ゲート電極が、前記ゲート本体部に連続し前記開口外の前記パッシベーション膜の表面上において前記ドレイン電極に向かって所定のフィールドプレート長に渡って延びたフィールドプレート部とを有するように形成される、請求項１１〜１６のいずれか一項に記載の窒化物半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015047421A1 (en) 2013-09-30 2015-04-02 Hrl Laboratories, Llc Normally-off iii-nitride transistors with high threshold-voltage and low on-resistance
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
TWI609490B (zh) * 2013-05-31 2017-12-21 住友化學股份有限公司 半導體基板、半導體基板之製造方法及電子裝置
US9978844B2 (en) 2013-08-01 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
US9806158B2 (en) 2013-08-01 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
JP6193677B2 (ja) * 2013-08-28 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
CN105304704A (zh) 2014-05-30 2016-02-03 台达电子工业股份有限公司 半导体装置与其的制造方法
KR101750158B1 (ko) * 2014-12-26 2017-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Hemt-호환가능 측면 정류기 구조물
US9871108B2 (en) * 2015-04-23 2018-01-16 Rohm Co., Ltd. Nitride semiconductor device
JP6660631B2 (ja) * 2015-08-10 2020-03-11 ローム株式会社 窒化物半導体デバイス
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
ITUB20155536A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
CN108292678B (zh) 2015-11-19 2021-07-06 Hrl实验室有限责任公司 具有双栅极的iii族氮化物场效应晶体管
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
US11195945B2 (en) 2019-09-03 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure coupled to source to reduce saturation current in HEMT device
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
WO2024065149A1 (en) * 2022-09-27 2024-04-04 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663156B2 (ja) * 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4179539B2 (ja) * 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
JP2008103408A (ja) 2006-10-17 2008-05-01 Furukawa Electric Co Ltd:The 窒化物化合物半導体トランジスタ及びその製造方法
JP5260550B2 (ja) * 2007-01-10 2013-08-14 インターナショナル レクティフィアー コーポレイション Ｉｉｉ族窒化物素子のための活性領域成形およびその製造方法
JP5386987B2 (ja) * 2007-02-07 2014-01-15 日本電気株式会社 半導体装置
WO2010070824A1 (ja) * 2008-12-19 2010-06-24 株式会社アドバンテスト 半導体装置、半導体装置の製造方法およびスイッチ回路
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
JP5487749B2 (ja) * 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
JP2011192719A (ja) * 2010-03-12 2011-09-29 Panasonic Corp 窒化物半導体装置
JP2011198837A (ja) * 2010-03-17 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011238805A (ja) * 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
JP2011249821A (ja) * 2011-07-12 2011-12-08 Renesas Electronics Corp 半導体装置
US8633094B2 (en) * 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US20130146943A1 (en) * 2011-12-12 2013-06-13 John P. EDWARDS In situ grown gate dielectric and field plate dielectric

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