JP6245559B2 - 窒化物半導体装置およびその製造方法 - Google Patents

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Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる半導体装置およびその製造方法に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が窒化物半導体の代表例である。窒化物半導体は、一般には、ＡｌＸＩｎＹＧａ１−Ｘ−ＹＮ（０≦Ｘ≦１，０≦Ｙ≦１，０≦Ｘ＋Ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、たとえば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。ゲート電極は、電子供給層にショットキ接合するか、または絶縁膜を挟んで電子供給層に対向するように配置される。ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。
ノーマリオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、たとえば、特許文献１に提案されている。
一方、特許文献２は、シリコン基板上に複数のＧａＮ系ＨＥＭＴ（高電子移動度トランジスタ）を形成し、各ＧａＮ系ＨＥＭＴの電極同士を多層配線で連結して作製されたＧａＮ系半導体デバイスを開示している。シリコン基板上には、バッファ層および半導体動作層が形成されている。半導体動作層は、イオン注入によって形成された絶縁領域によって、複数の半導体動作層領域に分離されている。
特開２０１１−１７１４４０号公報 特開２００８−２３５７４０号公報
この発明は、第１の局面において、窒化物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなり、表面から前記電子走行層に達するリセスを有する電子供給層と、前記リセス内で露出する前記電子走行層の表面に形成された熱酸化膜と、前記熱酸化膜に接するように前記リセス内に埋め込まれたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記熱酸化膜および前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極と、前記ゲート電極を挟むように間隔を開けて前記電子供給層上に設けられたソース電極およびドレイン電極と、を含む窒化物半導体装置を提供する。この窒化物半導体装置は、ノーマリオフ型のＨＥＭＴ構造を有し、かつ優れたデバイス特性を有する。
この発明は、第２の局面において、基板と、前記基板上に形成され、窒化物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなる電子供給層と、前記基板と前記電子走行層との間に介在され、アルミニウム組成が相対的に高い高アルミニウム組成領域と、前記高アルミニウム組成領域よりもアルミニウム組成が低く、かつ前記高アルミニウム組成領域よりも前記電子走行層に近い領域に配置された低アルミニウム組成領域とを有するＡｌＧａＮバッファ層と、イオン注入によって結晶欠陥を引き起こして高抵抗化した領域からなり、前記電子供給層および前記電子走行層を貫通して前記ＡｌＧａＮバッファ層に達する素子分離層と、を含む、窒化物半導体装置を提供する。この窒化物半導体装置は、リーク電流を効果的に低減することができる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の一実施形態に係る窒化物半導体装置の構成を説明するための図解的な断面図である。 図２は、前記窒化物半導体装置の平面図である。 前記窒化物半導体装置の実際の素子におけるリセスの付近の構造例を拡大して示す断面図である。 図４Ａは、前記窒化物半導体装置の製造工程の一例を説明するための図解的な断面図である。 図４Ｂは、図４Ａの次の工程を示す図解的な断面図である。 図４Ｃは、図４Ｂの次の工程を示す図解的な断面図である。 図４Ｄは、図４Ｃの次の工程を示す図解的な断面図である。 図４Ｅは、図４Ｄの次の工程を示す図解的な断面図である。 図４Ｆは、図４Ｅの次の工程を示す図解的な断面図である。 図５Ａ〜図５Ｃは、前記窒化物半導体装置の実際の素子におけるリセスの付近の製造工程途中の構造を拡大して示す断面図である。 図６Ａは、さまざまなゲート電圧Ｖｇｓに対してドレイン電流Ｉｄｓとドレイン電圧Ｖｄｓとの関係(Ids-Vds characteristics)を調べた特性図である。 図６Ｂは、伝達特性(Transfer characteristics)を示す。 図６Ｃは、オフ時の耐圧特性(3-terminal off-state characteristics)を示す。 図７は、複数の窒化物半導体装置の試料（実施例および比較例）についての閾値Ｖｔｈのばらつきを示す。 図８は、この発明の一実施形態に係る窒化物半導体装置の構成を説明するための図解的な断面図（図１３のVIII−VIII線断面図）である。 図９は、前記実施形態の窒化物半導体装置のチップ全体の構成を説明するための図解的な平面図であり、層間絶縁膜を透視して構成を示してある。 図１０は、素子分離層および素子領域の配置を説明するための図解的な平面図である。 図１１は、ソース配線膜およびドレイン配線膜の配置を説明するための図解的な平面図である。 図１２は、図９の一部を拡大して示す部分拡大平面図であり、図９と同様に層間絶縁膜を透視して示して構成を示してある。 図１３は、素子領域内における構成を説明するための部分拡大平面図である。 図１４Ａは、前記窒化物半導体装置の厚さ方向に関する各部でのエネルギー準位を示すバンド図である。 図１４Ｂは、ＡｌＧａＮバッファ層を高アルミニウム組成のＡｌＧａＮ層のみで構成した比較例の構造における同様のバンド図である。 図１４Ｃは、前記比較例において、ＡｌＧａＮ層の単層からなるＡｌＧａＮバッファ層の層厚を薄くし、電子走行層の層厚を厚くした場合の同様のバンド図である。 図１５Ａ、図１５Ｂおよび図１５Ｃは、様々な厚さにエピタキシャル成長させたＧａＮ層の表面の光学顕微鏡写真である。 図１６Ａは、前記窒化物半導体装置の製造方法の一工程を示す断面図である。 図１６Ｂは、図１６Ａの次の工程を示す断面図である。 図１６Ｃは、図１６Ｂの次の工程を示す断面図である。 図１６Ｄは、図１６Ｃの次の工程を示す断面図である。 図１６Ｅは、図１６Ｄの次の工程を示す断面図である。 図１６Ｆは、図１６Ｅの次の工程を示す断面図である。 図１６Ｇは、図１６Ｆの次の工程を示す断面図である。 図１６Ｈは、図１６Ｇの次の工程を示す断面図である。 図１６Ｉは、図１６Ｈの次の工程を示す断面図である。 図１７は、素子分離層の形成のための多段イオン注入の詳細を説明するための図である。 図１８は、オフ時リーク特性を示す図である。
この発明の第１の実施形態に係る半導体装置の特徴は、次のとおりである。
Ａ１．この実施形態は、窒化物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなり、表面から前記電子走行層に達するリセスを有する電子供給層と、前記リセス内で露出する前記電子走行層の表面に形成された熱酸化膜と、前記熱酸化膜に接するように前記リセス内に埋め込まれたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記熱酸化膜および前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極と、前記ゲート電極を挟むように間隔を開けて前記電子供給層上に設けられたソース電極およびドレイン電極と、を含む窒化物半導体装置を提供する。
この構成によれば、電子走行層上に組成の異なる電子供給層が形成されてヘテロ接合が形成されている。したがって、電子走行層と電子供給層との界面付近の電子走行層内に二次元電子ガスが形成され、この二次元電子ガスをチャネルとして利用したＨＥＭＴが形成されている。電子供給層には、その表面から電子走行層に達するリセス（凹部）が形成されている。したがって、リセスの底部においては、前記ヘテロ接合が途切れており、それに応じて、二次元電子ガスが途切れている。一方、リセス内にはゲート絶縁膜が埋め込まれており、そのゲート絶縁膜を挟んでゲート電極が電子走行層に対向している。そして、このゲート電極を挟むように間隔を開けて、ソース電極およびドレイン電極が配置されている。リセスの底部付近で二次元電子ガスが途切れているので、ゲート電極にバイアスを印加していないゼロバイアス時には、ソース−ドレイン間は遮断されている。したがって、ノーマリオフ型のデバイスとなる。一方、ゲート電極に適切なオン電圧（具体的には正のバイアス）を印加すると、リセスの近傍に引き寄せられた電子によってチャネルが形成され、ゲート電極の両側の二次元電子ガスが接続されるので、ソース−ドレイン間が導通する。
この実施形態では、リセス内で露出する電子走行層の表面に熱酸化膜が形成されており、この熱酸化膜にゲート絶縁膜が接している。熱酸化膜は、リセスの底部を熱酸化することによって形成される。この熱酸化の過程で、リセス底部において露出する電子走行層の表面のダメージが治癒される。より具体的には、エッチング（たとえばドライエッチング）によって電子走行層に達するリセスを形成するときに、電子走行層の表面にダメージ（エッチングダメージ）が入る。このようなダメージは、電子移動度の低下を招き、デバイス特性を悪化させる。しかし、この実施形態の構成では、電子走行層の表面に熱酸化膜を形成する過程で、そのダメージが治癒される。より詳細には、ダメージを受けた表面から熱酸化膜が電子走行層の内部に向かって形成されていく結果、熱酸化膜と電子走行層との界面は、ダメージを受けていない領域に位置する。そして、このダメージを受けていない界面にチャネルが形成されるので、そのチャネルにおける電子移動度は、電子走行層を形成する窒化物半導体の本来の値となる。
このように、電子供給層に形成するリセスを電子走行層に到達させて確実にノーマリオフ型とすることができ、かつチャネルにおける電子移動度が高いＨＥＭＴ構造の窒化物半導体装置を提供できる。
特許文献１は、ゲート電極直下の電子供給層の層厚を薄くする構造を開示している。しかし、電子供給層の層厚をエッチングで精密に制御することは困難であり、ゲート電極直下の電子供給層を完全になくすことはできない。そのため、電子供給層と電子走行層との間の格子不整合に起因する分極によって作られるチャネルを完全に消失させることができないから、現実的にはノーマリオフ型のデバイスにならない。また、ノーマリオフ型のデバイスにしようとして、電子供給層からのエッチングを、電子供給層／電子走行層の界面を超えて行うと、電子供給層／電子走行層の界面を傷付けることになるから、電子移動度が著しく低下し、デバイス特性が著しく悪化する。
この実施形態において、電子供給層／電子走行層の組み合わせは、ＡｌＧａＮ層／ＧａＮ層、ＡｌＧａＮ層／ＡｌＧａＮ層（ただしＡｌ組成が異なるもの）、ＡｌＩｎＮ層／ＡｌＧａＮ層、ＡｌＩｎＮ層／ＧａＮ層、ＡｌＮ層／ＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層のうちのいずれかであってもよい。より一般化すれば、電子供給層は、組成中にＡｌおよびＮを含んでもよい。電子走行層は、組成中にＧａおよびＮを含んでいてもよく、組成（とくにＡｌ組成）が電子供給層とは異なる。電子供給層と電子走行層とで組成（とくにＡｌ組成）が異なることにより、それらの間の格子不整合が生じ、それによって、分極に起因する二次元電子ガスが界面に近い電子走行層内に生じる。
Ａ２．前記熱酸化膜がＧａおよびＯを含んでいてもよい。電子供給層がＧａを含む組成の場合、熱酸化膜は、ＧａおよびＯを含む組成となる。
Ａ３．前記熱酸化膜は、膜中の酸素濃度が、膜厚方向に対して勾配を有していてもよい。酸素雰囲気中での熱処理によって熱酸化膜を形成した場合、熱酸化膜中の酸素濃度はその膜厚方向に関して勾配を有することになる。
Ａ４．前記熱酸化膜中の酸素濃度は、前記ゲート絶縁膜との界面において最大であり、前記電子走行層に向かうに従って小さくなっていてもよい。
Ａ５．前記熱酸化膜中の最大酸素濃度は、１０２０ｃｍ−３以下であってもよい。
Ａ６．前記熱酸化膜の膜厚が前記ゲート絶縁膜の膜厚よりも小さくてもよい。これにより、ゲート絶縁膜は、必要な膜厚を有することができる。
Ａ７．前記ゲート絶縁膜の膜厚が前記熱酸化膜の膜厚のほぼ２倍であってもよい。
Ａ８．熱酸化膜の膜厚は、１ｎｍ〜１００ｎｍであってもよい。
Ａ９．前記熱酸化膜が前記リセス内で露出する前記電子走行層の表面に形成された第１部分と、前記リセス内で露出する前記電子供給層の表面に形成された第２部分とを含み、前記第１部分と前記第２部分との膜厚が異なっていてもよい。熱酸化膜は、リセス内において、電子走行層の表面から電子供給層の表面へと連続するように形成されてもよい。この場合に、電子走行層と電子供給層とは組成が異なるので、その表面に熱酸化膜が成長するときの成長レートが異なる。そのため、熱酸化膜は、電子走行層の表面に形成された第１部分と電子供給層の表面に形成された第２部分とで、異なる膜厚を有することになる。
Ａ１０．この実施形態は、窒化物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなり、表面から前記電子走行層に達するリセスを有する電子供給層と、前記リセス内に埋め込まれたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極と、前記ゲート電極を挟むように間隔を開けて前記電子供給層上に設けられたソース電極およびドレイン電極と、を含み、前記ゲート絶縁膜の前記ゲート電極とは反対側の表面におけるＢ、Ｃｌ、Ｓｉの濃度がいずれも１０２０ｃｍ−３以下である、窒化物半導体装置を提供する。
この構成によれば、電子走行層上に互いに組成の異なる電子供給層が形成されてヘテロ接合が形成されている。したがって、電子走行層と電子供給層との界面付近の電子走行層内に二次元電子ガスが形成され、この二次元電子ガスをチャネルとして利用したＨＥＭＴが形成されている。電子供給層には、その表面から電子走行層に達するリセスが形成されている。したがって、リセスの底部においては、前記ヘテロ接合が途切れており、それに応じて、二次元電子ガスが途切れている。一方、リセス内にはゲート絶縁膜が埋め込まれており、そのゲート絶縁膜を挟んでゲート電極が電子走行層に対向している。そして、このゲート電極を挟むように間隔を開けて、ソース電極およびドレイン電極が配置されている。リセスの底部付近で二次元電子ガスが途切れているので、ゲート電極にバイアスを印加していないゼロバイアス時には、ソース−ドレイン間は遮断されている。したがって、ノーマリオフ型のデバイスとなる。一方、ゲート電極に適切なオン電圧（具体的には正のバイアス）を印加すると、リセスの近傍に引き寄せられた電子によってチャネルが形成され、ゲート電極の両側の二次元電子ガスが接続されるので、ソース−ドレイン間が導通する。
この実施形態では、ゲート絶縁膜のゲート電極とは反対側の表面におけるＢ、Ｃｌ、Ｓｉの濃度がいずれも１０２０ｃｍ−３以下となっている。電子供給層にドライエッチング（たとえばプラズマエッチング）によってリセスを形成するとき、エッチングガスとして、Ｂ、Ｃｌ、Ｓｉの少なくとも一つを含むガス（たとえばＢＣｌ３またはＳｉＣｌ４）が用いられる。この場合に、そのエッチング後に、リセス内において露出した電子走行層に対して熱酸化処理（たとえば酸素雰囲気中で９００℃以上）を行うと、エッチングガスに含まれていたＢ、Ｃｌ、Ｓｉが酸素と反応することによって散逸し、表面に残るＢ、Ｃｌ、Ｓｉの濃度が１０２０ｃｍ−３以下となる。すなわち、エッチング後にリセス内の電子走行層表面に対して熱酸化が行われた結果として、ゲート絶縁膜におけるゲート電極とは反対側の表面におけるＢ、Ｃｌ、Ｓｉの濃度が１０２０ｃｍ−３以下となり、このことは、電子走行層の露出表面に対する選択的熱酸化処理が行われた痕跡であるといえる。
熱酸化の過程で、リセス底部において露出する電子走行層の表面のダメージが治癒される。より具体的には、エッチング（たとえばドライエッチング）によって電子走行層に達するリセスを形成するときに、電子走行層の表面にダメージ（エッチングダメージ）が入る。このようなダメージは、電子移動度の低下を招き、デバイス特性を悪化させる。しかし、この実施形態の構成では、電子走行層の表面を熱酸化する過程で、そのダメージが治癒される。より詳細には、ダメージを受けた表面から熱酸化膜が電子走行層の内部に向かって形成されていく結果、熱酸化膜と電子走行層との界面は、ダメージを受けていない領域に位置する。そして、このダメージを受けていない界面にチャネルが形成されるので、そのチャネルにおける電子移動度は、電子走行層を形成する窒化物半導体の本来の値となる。
このように、電子供給層に形成するリセスを電子走行層に到達させて確実にノーマリオフ型とすることができ、かつチャネルにおける電子移動度が高いＨＥＭＴ構造の窒化物半導体装置を提供できる。
電子供給層／電子走行層の組み合わせは、Ａ１の実施形態の場合と同様に、ＡｌＧａＮ層／ＧａＮ層、ＡｌＧａＮ層／ＡｌＧａＮ層（ただしＡｌ組成が異なるもの）、ＡｌＩｎＮ層／ＡｌＧａＮ層、ＡｌＩｎＮ層／ＧａＮ層、ＡｌＮ層／ＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層のうちのいずれかであってもよい。より一般化すれば、電子供給層は、組成中にＡｌおよびＮを含んでもよい。電子走行層は、組成中にＧａおよびＮを含んでいてもよく、組成（とくにＡｌ組成）が電子供給層とは異なっている。電子供給層と電子走行層とで組成（とくにＡｌ組成）が異なることにより、それらの間の格子不整合が生じ、それによって、分極に起因する二次元電子ガスが界面に近い電子走行層内に生じる。
Ａ１１．前記ゲート絶縁膜の比誘電率が、前記電子供給層の比誘電率よりも高いことが好ましい。これにより、ゲート電極にバイアスを印加することによって、チャネルを誘起させるのに十分な電界を生成できる。
Ａ１２．前記ゲート絶縁膜が、ＡＬＤ法によって形成された絶縁膜であることが好ましい。ＡＬＤ（Atomic Layer Deposition）法により、ゲート絶縁膜の膜厚を原子レベルで制御できるので、デバイス特性が正確に制御された窒化物半導体装置を提供できる。
Ａ１３．前記ゲート絶縁膜が、Ａｌ２Ｏ３からなっていてもよい。Ａｌ２Ｏ３は、ＡＬＤ法で形成できる絶縁膜であるので、Ａｌ２Ｏ３を用いゲート絶縁膜を形成することによって、デバイス特性が正確に制御された窒化物半導体装置を提供できる。
Ａ１４．前記ゲート絶縁膜は、前記リセスの最底部において、膜厚のほぼ半分が前記電子走行層および前記電子供給層の界面よりも前記電子走行層側に位置していてもよい。この構成によれば、リセスの底部を確実に電子走行層に到達させて、ノーマリオフ型のデバイスとすることができる。
Ａ１５．前記ゲート絶縁膜の膜厚が、５ｎｍ〜５０ｎｍであってもよい。これにより、オン抵抗を抑制しながら、ゲート−ソース間の十分な耐圧を確保できる。すなわち、ゲート絶縁膜が薄すぎると耐圧が不充分になり、ゲート絶縁膜が厚すぎるとオン抵抗が高くなる。
Ａ１６．前記電子走行層の膜厚が、５０ｎｍ〜２０００ｎｍであることが好ましい。電子走行層の厚さが２０００ｎｍを超えるとクラックが生じやすくなる。また、電子走行層の厚さが５０ｎｍ未満であると移動度が低くなる。その反面、電子走行層は薄くする方が、閾値（ソース−ドレイン間を導通させるためにゲート電極に印加すべき最低電圧）を高くでき、デバイスを駆動するための回路設計が容易になる。すなわち、電子走行層を厚くして移動度を高くしようとすると、閾値が低くなり、回路設計が難しくなる。この実施形態では、電子走行層の表面が熱酸化されることにより、その表面のｎ型化を回避でき、それによって、閾値を高くすることができる。したがって、電子走行層を比較的厚く形成して高い電子移動度を確保しながらも、閾値の高いデバイスを提供できる。
Ａ１７．前記電子走行層がＧａＮからなり、前記電子供給層がＡｌＧａＮからなっていてもよい。
Ａ１８．この実施形態は、窒化物半導体からなる電子走行層を形成する工程と、前記電子走行層上に、前記電子走行層とは組成の異なる窒化物半導体からなる電子供給層を形成する工程と、前記電子供給層を前記電子走行層が露出するまでエッチングしてリセスを形成する工程と、前記リセスにおいて露出する電子走行層の表面を熱酸化する工程と、前記リセス内に絶縁物を埋め込んでゲート絶縁膜を形成する工程と、前記リセス内の前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極を形成する工程と、前記ゲート電極を挟んで離隔した位置に前記電子供給層に接するソース電極およびドレイン電極を形成する工程と、を含む、窒化物半導体装置の製造方法を提供する。
この方法により、電子供給層に形成したリセス内に埋め込まれたゲート絶縁膜を介してゲート電極が電子走行層に対向する構造を有し、したがって、ノーマリオフ型のＨＥＭＴ構造を有する窒化物半導体装置を製造できる。エッチングによってリセスを形成した後に、リセス内で露出する電子走行層の表面が熱酸化されるので、エッチングによる電子走行層表面のダメージが治癒される。それによって、リセス直下のチャネル領域の電子移動度は、電子走行層を構成する窒化物半導体が持つ本来の値となるので、優れたデバイス特性を実現できる。
Ａ１９．前記熱酸化工程によって、前記リセス内で露出する前記電子走行層の表面に熱酸化膜が形成されてもよい。
Ａ２０．前記熱酸化工程によって、前記リセス内で露出する電子走行層および前記電子供給層の表面に熱酸化膜が形成されてもよい。
Ａ２１．前記熱酸化膜が、ＧａおよびＯを含むものであってもよい。電子走行層がＧａを含む組成を有する場合には、熱酸化膜はＧａおよびＯを含むことになる。
Ａ２２．前記リセスを形成するためのエッチングが、Ｂ、Ｃｌ、Ｓｉのうちの少なくとも一種の元素を含むエッチング剤を用いたドライエッチングであってもよい。
Ａ２３．前記ゲート絶縁膜の前記電子走行層側の表面におけるＢ、Ｃｌ、Ｓｉの濃度が１０２０ｃｍ−３以下であることが好ましい。エッチング剤中に含まれるＢ、Ｃｌ、Ｓｉは、熱酸化時に酸素と反応して散逸するので、ゲート絶縁膜の電子走行層側表面に残るそれらの濃度は高くなく、１０２０ｃｍ−３以下となる。
Ａ２４．前記ゲート絶縁膜を形成する工程が、絶縁物をＡＬＤ法によって形成する工程であることが好ましい。これにより、ゲート絶縁膜の膜厚を原子レベルで制御できるので、窒化物半導体装置のデバイス特性を正確に制御できる。
Ａ２５．前記絶縁物がＡｌ２Ｏ３であってもよい。Ａｌ２Ｏ３は、ＡＬＤ法で形成できるので、窒化物半導体装置のデバイス特性を正確に制御できる。
以下では、この実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る窒化物半導体装置の構成を説明するための図解的な断面図である。また、図２は、前記窒化物半導体装置の平面図である。図１には、図２のＩ−Ｉ線断面が示されている。
この窒化物半導体装置は、基板１０１（たとえばシリコン基板）と、基板１０１の表面に形成されたバッファ層１０２と、バッファ層１０２上にエピタキシャル成長された電子走行層１０３と、電子走行層１０３上にエピタキシャル成長された電子供給層１０４とを含む。さらに、この窒化物半導体装置は、電子供給層１０４の表面を覆うパッシベーション膜１０５と、パッシベーション膜１０５に形成されたコンタクト孔１０６ａ，１０７ａを貫通して電子供給層１０４にオーミック接触しているソース電極１０６およびドレイン電極１０７とを含む。ソース電極１０６およびドレイン電極１０７は、間隔を開けて配置されており、それらの間に、ゲート電極１０８が配置されている。
電子供給層１０４には、その表面から電子走行層１０３に向かって掘り込まれたリセス１０９が形成されている。実際の素子におけるリセス１０９の付近の構造例を図３に拡大して示す。リセス１０９は、電子走行層１０３に達する深さに形成されている。したがって、リセス１０９の内部空間に対して、電子走行層１０３および電子供給層１０４の両方が対向している。リセス１０９の内壁面において電子走行層１０３と電子供給層１０４との界面よりも電子走行層１０３側の部分を「底部１０９ａ」といい、当該界面よりも電子供給層１０４側の部分を「側壁部１０９ｂ」ということにする。リセス１０９は、ソース電極１０６とドレイン電極１０７との間を通って溝状に形成されており、図３に表れているように、滑らかに窪んだ皿状または放物線上の断面形状の表面を有していてもよい。たとえば、リセス１０９の底部１０９ａの最低部は、電子走行層１０３と電子供給層１０４との界面よりも電子走行層１０３側に位置している。リセス１０９の底部１０９ａの最低部は、電子走行層１０３と電子供給層１０４との界面から１０ｎｍ〜１００ｎｍ、好ましくは１０ｎｍ〜２０ｎｍだけ電子走行層１０３側に位置していてもよい。
リセス１０９の底部１０９ａおよび側壁部１０９ｂには、熱酸化膜１１１が形成されている。この熱酸化膜１１１にゲート絶縁膜１１０が積層されている。ゲート電極１０８は、ゲート絶縁膜１１０および熱酸化膜１１１を挟んで、リセス１０９の底部１０９ａにおいて、電子走行層３１０に対向している。熱酸化膜１１１がリセス１０９の底部１０９ａだけでなく側壁部１０９ｂにも連続して延びていることにより、リークパスを少なくすることができる。
電子走行層１０３と電子供給層１０４とは、互いに組成の異なるIII族窒化物半導体（以下単に「窒化物半導体」という。）からなっている。たとえば、電子走行層１０３は、ＧａＮ層からなっていてもよく、その厚さは、５０ｎｍ〜２０００ｎｍであってもよい。電子供給層１０４は、この実施形態では、ＡｌxＧａ1-xＮ層（０＜ｘ＜１）からなっており、その厚さは、たとえば２５ｎｍ程度であってもよい。
このように、電子走行層１０３と電子供給層１０４とは、互いに組成の異なる窒化物半導体からなっていて、ヘテロ接合を形成しているとともに、それらの間には格子不整合が生じている。そして、ヘテロ接合および格子不整合に起因する分極のために、電子走行層１０３と電子供給層１０４との界面に近い位置（たとえば界面から数Å程度の距離の位置）には、その分極に起因する二次元電子ガス１１５が広がっている。
リセス１０９の底部１０９ａでは、熱酸化膜１１１は、１ｎｍ〜１００ｎｍ、好ましくは１〜５ｎｍ、より好ましくは１〜３ｎｍの膜厚を有している。熱酸化膜１１１は、電子走行層１０３の表面を熱酸化して形成されており、したがって、電子走行層１０３に接している。熱酸化膜１１１と電子走行層１０３との界面は、電子供給層１０４と電子走行層１０３との界面よりも電子走行層１０３寄りの深さに位置している。熱酸化膜１１１は、リセス１０９の底部１０９ａに、電子供給層１０４と電子走行層１０３との界面よりも電子走行層１０３寄りの深さに位置する表面部分を有していてもよい。
熱酸化膜１１１は、リセス１０９の底部１０９ａにおいて露出する電子走行層１０３を熱酸化して形成された底部被覆部１１１ａ（熱酸化膜１１１の第１部分）と、リセス１０９の側壁部１０９ｂにおいて露出する電子供給層１０４の表面を熱酸化して形成された側壁被覆部１１１ｂ（熱酸化膜１１１の第２部分）とを有している。底部被覆部１１１ａは、ＧａＮからなる電子走行層１０３の露出表面を熱酸化して形成された部分であるので、ＧａおよびＯを組成中に含む。側壁被覆部１１１ｂは、ＡｌＧａＮからなる電子供給層１０４の露出表面を熱酸化して形成された部分であるので、やはり、ＧａおよびＯを組成中に含む。底部被覆部１１１ａおよび側壁被覆部１１１ｂは、共通の熱酸化工程によって形成されたものであり、互いに連続している。ＧａＮとＡｌＧａＮとでは熱酸化レートが異なるので、それに応じて、底部被覆部１１１ａと側壁被覆部１１１ｂとでは膜厚が異なる。具体的には、底部被覆部１１１ａの膜厚は側壁被覆部１１１ｂの膜厚よりも大きい。底部被覆部１１１ａの膜厚は、１ｎｍ〜１００ｎｍ、好ましくは１〜５ｎｍ、より好ましくは１〜３ｎｍである。側壁被覆部１１１ｂの膜厚は、同様に、１ｎｍ〜１００ｎｍ、好ましくは１〜５ｎｍ、より好ましくは１〜３ｎｍであるが、底部被覆部１１１ａの膜厚よりも小さくなる。
また、露出表面からの熱酸化によって形成された熱酸化膜１１１は、膜中の酸素濃度が、膜厚方向に対して勾配を有している。より具体的には、熱酸化膜１１１中の酸素濃度は、ゲート絶縁膜１１０との界面において最大であり、電子走行層１０３に向かうに従って小さくなっている。熱酸化膜１１１中の最大酸素濃度は、１０２０ｃｍ−３以下であってもよい。
ゲート絶縁膜１１０は、その比誘電率が電子供給層１０４の比誘電率よりも高い絶縁膜である。ゲート絶縁膜１１０は、ＡＬＤ（Atomic Layer Deposition）法によって形成された絶縁膜であってもよい。より具体的には、ゲート絶縁膜１１０は、たとえば、Ａｌ２Ｏ３（酸化アルミニウム。アルミナ）からなり、熱酸化膜１１１よりも厚く（たとえば電子供給層１０４よりも厚くてもよい）形成されている。より具体的には、ゲート絶縁膜１１０の膜厚は、５ｎｍ〜５０ｎｍ（たとえば２０ｎｍ）が好ましい。これにより、必要な絶縁破壊電圧（たとえば２０Ｖ以上）を得ることができ、かつオン抵抗を抑制できる。ゲート絶縁膜１１０の膜厚は、熱酸化膜１１１の２倍程度であってもよい。また、ゲート絶縁膜１１０は、リセス１０９の底部１０９ａの最低部において、膜厚のほぼ半分の部分が電子走行層１０３および電子供給層１０４の界面よりも電子走行層１０３側に位置していてもよい。
この実施形態では、ゲート絶縁膜１１０のゲート電極１０８とは反対側の表面、すなわち、熱酸化膜１１１との界面において、Ｂ、Ｃｌ、Ｓｉの濃度がいずれも１０２０ｃｍ−３以下である。
ゲート絶縁膜１１０は、この実施形態では、リセス１０９内において熱酸化膜１１１に接し、さらにリセス１０９外にまで延びて、電子供給層１０４のリセス１０９外の表面を覆っている。これにより、一層の耐圧向上が図られている。
ゲート電極１０８は、ゲート絶縁膜１１０に接するように形成されている。ゲート電極１０８は、ゲート絶縁膜１１０に接する下層と、この下層上に積層される上層とを有する積層電極膜からなっていてもよい。下層はＮｉまたはＰｔからなっていてもよく、上層はＡｕまたはＡｌからなっていてもよい。ゲート電極８は、ソース電極６寄りに偏って配置され、これにより、ゲート−ソース間距離（たとえば２μｍ）よりもゲート−ドレイン間距離（たとえば９μｍ）の方を長くした非対称構造となっている。この非対称構造は、ゲート−ドレイン間に生じる高電界を緩和して耐圧向上に寄与する。ゲート長は１μｍ程度、ゲート幅は１７５μｍ程度であってもよい。
さらに、この実施形態では、ゲート電極１０８は、パッシベーション膜１０５に形成された開口１０５ａ内に入り込み、さらにリセス１０９に入り込んだゲート本体部１８１と、ゲート本体部１８１に連なり、開口１０５ａ外においてパッシベーション膜１０５上をドレイン電極１０７に向かって延びたフィールドプレート部１８２とを有している。より詳細には、電子走行層１０３の厚さ方向に関してリセス１０９の底部１０９ａに対向している部分がゲート本体部１８１であり、その外側の部分（とくにドレイン電極１０７側に向かって延びた部分）が、フィールドプレート部１８２である。ゲート本体部１８１の下端のドレイン電極１０７側の端部であるドレイン端１８１ａからフィールドプレート部１８２のドレイン電極１０７側の端部までの距離Ｌfp（たとえば２．２５μｍ程度）は、フィールドプレート長と呼ばれる。ドレイン端１８１ａは、具体的には、リセス１０９の表面（熱酸化膜１１１とゲート絶縁膜１１０との界面）が、電子走行層１０３と電子供給層１０４との界面を含む平面を横切る、ドレイン電極１０７側の位置によって定義される。
フィールドプレート長Ｌfpは、ドレイン端１８１ａからドレイン電極１０７までの距離Ｌgd（たとえば９μｍ程度）の１／６以上１／２以下であることが好ましい。これにより、ドレイン端１８１ａにおける電界集中を緩和でき、かつフィールドプレート部１８２のドレイン側端とドレイン電極１０７との間の電界に起因するパッシベーション膜１０５の破壊を回避できる。
ソース電極１０６およびドレイン電極１０７は、たとえば、Ｔｉ、Ａｌ、ＭｏおよびＳｉを含むオーミック電極であり、二次元電子ガス１１５にオーミック接触している。このオーミック電極は、たとえば、電子供給層１０４上に積層金属膜を形成し、その積層金属膜をパターニングしたあとにシンター処理して形成された電極であってもよい。積層金属膜は、たとえば、電子供給層１０４上にＴｉ層（たとえば厚さ２００Å）、第１Ｓｉ層（たとえば厚さ２００Å）、Ａｌ層（たとえば厚さ２０００Å）、第２Ｓｉ層（たとえば厚さ２００Å）およびＭｏ層（たとえば厚さ２０００Å）を順に積層して形成されてもよい。この場合、シンター処理は、Ａｌ層が溶融する温度で行われることが好ましい。
バッファ層１０２は、たとえば、ＡｌＧａＮ層であってもよいし、ＡｌＮ層およびＧａＮ層を繰り返し積層した超格子構造を有する層であってもよい。
この窒化物半導体装置では、電子走行層１０３上に、当該電子走行層１０３とは組成の異なる電子供給層１０４が形成されてヘテロ接合が形成されている。これにより、電子走行層１０３と電子供給層１０４との界面付近の電子走行層１０３内に二次元電子ガス１１５が形成され、この二次元電子ガス１１５をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極１０８は、ゲート絶縁膜１１０を挟んで電子走行層１０３に対向しており、ゲート電極１０８の直下には、電子供給層１０４は存在しない。したがって、ゲート電極１０８の直下では、電子供給層１０４と電子走行層１０３との格子不整合による分極に起因する二次元電子ガス１１５が形成されない。よって、ゲート電極１０８にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１１５によるチャネルはゲート電極１０８の直下で遮断されている。こうして、ノーマリオフ型のＨＥＭＴが実現されている。ゲート電極１０８に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート電極１０８の直下の電子走行層１０３内にチャネルが誘起され、ゲート電極１０８の両側の二次元電子ガス１１５が接続される。これにより、ソース−ドレイン間が導通する。
使用に際しては、たとえば、ソース電極１０６とドレイン電極１０７との間に、ドレイン電極１０７側が正となる所定の電圧（たとえば２００Ｖ〜４００Ｖ）が印加される。その状態で、ゲート電極１０８に対して、ソース電極１０６を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図２に示されているように、平面視において、ソース電極１０６と電子供給層１０４との接合域（ソース接合域。コンタクト孔１０６ａ内の領域）Ｓａと、ドレイン電極１０７と電子供給層１０４との接合域（ドレイン接合域。コンタクト孔１０７ａ内の領域）Ｄａとを分離するように、ゲート電極１０８が引き回されている。すなわち、ゲート電極１０８のゲート本体部１８１と電子供給層１０４との接合域（ゲート接合域。開口１０５ａ内の領域）Ｇａが、ソース接合域Ｓａとドレイン接合域Ｄａとを分離する一定幅の帯状パターンに形成されている。より具体的には、ソース接合域Ｓａおよびドレイン接合域Ｄａは、長手方向が互いに平行な矩形領域であり、その矩形領域の短手方向に沿って配列されている。ゲート接合域Ｇａは、ソース接合域Ｓａおよびドレイン接合域Ｄａの間を通るジグザグ形状に形成されている。ゲート接合域Ｇａは、ドレイン接合域Ｄａよりもソース接合域Ｓａに近い位置を通るように配置されている。ゲート接合域Ｇａとゲート電極１０８のドレイン接合域Ｄａ側のエッジとの間の距離がフィールドプレート長Ｌfpである。また、ゲート接合域Ｇａの幅は、ゲート長Ｌｇ（たとえば１μｍ程度）である。
図４Ａ〜図４Ｆは、前記窒化物半導体装置の製造工程の一例を説明するための図解的な断面図であり、製造工程における複数の段階における断面構造が示されている。また、図５Ａ〜図５Ｃは、実際の素子におけるリセス１０９の付近の製造工程途中の構造例を拡大して示す断面図である。
まず、図４Ａに示すように、基板１０１上に、バッファ層１０２および電子走行層１０３が順にエピタキシャル成長させられ、さらに電子走行層１０３上に電子供給層１０４がエピタキシャル成長させられる。そして、さらに、電子供給層１０４上の全面を被覆するように、たとえば、ＣＶＤ法（化学的気相成長法）によって、パッシベーション膜１０５が形成される。パッシベーション膜１０５は、窒化シリコン（ＳｉＮ）からなっていてもよく、その膜厚は数百ｎｍ程度が適当である。
次に、図４Ｂおよび図５Ａに示すように、ゲート電極１０８の形成位置に合わせて、電子供給層１０４にリセス１０９が形成される。具体的には、リセス１０９を形成すべき位置に開口を有するマスクが形成され、そのマスクを介するドライエッチングによって、パッシベーション膜１０５が開口され、さらに、電子供給層１０４が電子走行層１０３に達するまでエッチングされて、電子供給層１０４の表面から電子走行層１０３に向かって窪んだリセス１０９が形成される。このとき、リセス１０９の底部１０９ａには、電子走行層１０３が露出しており、側壁部１０９ｂには電子供給層１０４が露出している。リセス１０９の底部１０９ａの表面は、電子走行層１０３と電子供給層１０４との界面よりも電子走行層１０３側に位置している。ドライエッチングは、ＢＣｌ３ガスまたはＳｉＣｌ４をエッチングガスとして用いるプラズマエッチングであってもよい。
次いで、図４Ｃおよび図５Ｂに示すように、熱酸化炉中で酸素ガスを流しながら行う熱酸化処理（選択熱酸化処理）によって、熱酸化膜１１１が形成される。より具体的には、窒素ガスおよび酸素ガスを含む雰囲気中で、９００℃、３分間の熱処理を行うことによって、リセス１０９の内壁面が選択的に熱酸化され、熱酸化膜１１１がリセス１０９の内壁面に形成される。これにより、リセス１０９内の電子走行層１０３の露出表面に底部被覆部１１１ａを有し、リセス１０９内の電子供給層１０４の露出表面に側壁被覆部１１１ｂを有する熱酸化膜１１１が形成される。熱酸化膜１１１は、電子走行層１０３および電子供給層１０４の表面から内部に向かってそれぞれの窒化物半導体材料が酸化されることによって形成される。このとき、リセス１０９の内壁面の位置はほとんど変化しないので、底部被覆部１１１ａおよび側壁被覆部１１１ｂはリセス１０９側の表面が連続する。一方、電子走行層１０３および電子供給層１０４の組成が異なるので、それに応じて酸化レートが異なる。したがって、底部被覆部１１１ａおよび側壁被覆部１１１ｂは互いに厚さが異なり、底部被覆部１１１ａは側壁被覆部１１１ｂよりも厚くなる。そのため、底部被覆部１１１ａと側壁被覆部１１１ｂとの境界部には、リセス１０９とは反対側の表面に段差が生じる。
次に、図４Ｄおよび図５Ｃに示すように、露出した表面全域を覆うようにゲート絶縁膜１１０が形成される。したがって、ゲート絶縁膜１１０は、リセス１０９内において熱酸化膜１１１に接し、リセス１０９外の領域にまで延びて形成される。ゲート絶縁膜１１０は、この実施形態では、アルミナ（Ａｌ２Ｏ３）からなっており、たとえば、ＡＬＤ法によって形成される。
次に、図４Ｅに示すように、ソース電極１０６およびドレイン電極１０７が形成される。具体的には、それらの形成位置に整合するように、ゲート絶縁膜１１０およびパッシベーション膜１０５を貫通するコンタクト孔１０６ａ，１０７ａが形成され、次いで、ソース電極１０６およびドレイン電極１０７が形成される。これらのソース電極１０６およびドレイン電極１０７は、二次元電子ガス１１５（図１参照）にオーミック接触するオーミック電極である。
このオーミック電極を形成する工程は、たとえば、電子供給層１０４上にＴｉ層（たとえば厚さ２００Å）、第１Ｓｉ層（たとえば厚さ２００Å）、Ａｌ層（たとえば厚さ２０００Å）、第２Ｓｉ層（たとえば厚さ２００Å）およびＭｏ層（たとえば厚さ２０００Å）を順に積層して積層金属膜を形成する工程を含む。この積層金属膜は、構成各層を順に蒸着またはスパッタリングして形成される。その後、積層電極膜がソース電極１０６およびドレイン電極１０７のパターンにパターニングされる。積層電極膜のパターニングは、リフトオフによって行ってもよいし、エッチングによって行ってもよい。このパターニングの後に、さらに、シンター処理が施されることによって、二次元電子ガス１１５にオーミック接触するソース電極１０６およびドレイン電極１０７が形成される。シンター処理は、Ａｌ層が溶融するように行うことが好ましく、Ａｌの融点（５６５℃）よりも高い温度（たとえば８５０℃）で行われる。具体的には、８５０℃で３５分程度のシンター処理を行えばよい。
次いで、図４Ｆに示すように、ゲート電極１０８の形成位置に開口を有するレジスト膜１１６が形成され、その状態の表面全域を覆うように、電極膜１１７が形成される。レジスト膜１１６の開口は、パッシベーション膜１０５に形成された開口１０５ａの領域を包含し、かつ開口１０５ａの領域よりも広い領域に形成される。レジスト膜１１６の開口のドレイン電極１０７側の縁部は、パッシベーション膜１０５の開口１０５ａのドレイン側端（より正確にはリセス１０９の表面がドレイン側で電子走行層１０３および電子供給層１０４の界面を横切る位置）からドレイン電極１０７に向かってフィールドプレート長Ｌfpだけ後退している。電極膜１１７は、たとえば、ＮｉまたはＰｔからなる下層と、ＡｕまたはＡｌからなる上層とを積層した積層金属膜からなり、各層を順に蒸着して形成される。
次に、レジスト膜１１６とともに、当該レジスト膜１１６上の電極膜１１７（電極膜１１７の不要部分）がリフトオフされることによって、当該電極膜１１７がパターニングされて、ゲート電極１０８が得られる。こうして、図１に示す構造の窒化物半導体装置が得られる。その後は、層間絶縁膜で全面が覆われ、ソース電極１０６およびドレイン電極１０７を露出させるコンタクト孔が層間絶縁膜に形成される。そして、層間絶縁膜上には、ソース電極１０６およびドレイン電極１０７にコンタクト孔でそれぞれ接続されるソース配線およびドレイン配線が形成される。
このように、この実施形態によれば、リセス１０９内で露出する電子走行層１０３の表面に熱酸化膜１１１が形成されており、この熱酸化膜１１１にゲート絶縁膜１１０が接している。リセス１０９を形成するためのエッチングの際に、リセス１０９の底部において電子走行層１０３の表面にダメージが与えられる。このダメージは、熱酸化膜１１１を形成するための熱酸化の過程で治癒される。より詳細には、ダメージを受けた表面から熱酸化膜１１１が電子走行層１０３の内部に向かって形成されていく結果、熱酸化膜１１１と電子走行層１０３との界面は、ダメージを受けていない領域に位置する。そして、このダメージを受けていない界面にチャネルが形成されるので、そのチャネルにおける電子移動度は、電子走行層１０３を形成する窒化物半導体の本来の値となる。このようにして、電子供給層１０４に形成するリセス１０９を電子走行層１０３に到達させて確実にノーマリオフ型とすることができ、かつチャネルにおける電子移動度が高いＨＥＭＴ構造の窒化物半導体装置を実現できる。
また、この実施形態の構成では、リセス１０９内の電子走行層１０３の露出表面が選択的に熱酸化されることにより、その表面のｎ型化を回避でき、それによって、閾値を高くすることができる。そのため、電子走行層１０３を比較的厚く（たとえば５０ｎｍ〜２０００ｎｍ）して高い電子移動度を確保しながらも、閾値の高いデバイスを提供できる。
図６Ａは、前述のような構造の窒化物半導体装置について、さまざまなゲート電圧Ｖｇｓに対してドレイン電流Ｉｄｓとドレイン電圧Ｖｄｓとの関係(Ids-Vds characteristics)を調べた特性図である。また、図６Ｂは伝達特性(Transfer characteristics)を示しており、図６Ｃはオフ時の耐圧特性(3-terminal off-state characteristics)を示している。閾値電圧Ｖｔｈは１．５Ｖ程度であり、十分に高い正の値となっている。また、ドレイン電流Ｉｄｓの最大値は１５０ｍＡ／mm、相互コンダクタンスｇｍの最大値は４５ｍＳ／mm、オン抵抗Ｒｏｎは３３Ω・mmであり、耐圧ＶＢＲ（オフ時のソース−ドレイン間ブレークダウン電圧）は１００Ｖよりも高かった。
図７は、複数の窒化物半導体装置の試料についての閾値Ｖｔｈのばらつきを示す。本実施形態の構成の複数の窒化物半導体装置の試料(with thermal oxidization)では、閾値Ｖｔｈが１．５Ｖ以上となり、閾値Ｖｔｈのばらつきを表す標準偏差σは、０．０６Ｖであった。これに対して、リセス後の熱酸化処理（熱酸化膜１１１の形成）を行わなかった以外は前述の実施形態と同様の構成とした比較例(w/o thermal oxidization)に係る複数の試料においては、閾値Ｖｔｈが１．５Ｖ未満となるものも多く、かつ閾値Ｖｔｈのばらつきも大きく、閾値Ｖｔｈの標準偏差σは０．２Ｖ程度であった。したがって、この実施形態の構成により、閾値Ｖｔｈを高い値とすることができ、かつ安定化できることが分かった。
この実施形態は、次のように変形することもできる。たとえば、前述の実施形態では、前述の実施形態では、電子走行層１０３がＧａＮ層からなり、電子供給層１０４がＡｌＧａＮからなる例について説明したが、電子走行層１０３と電子供給層１０４とは組成（とくにＡｌ組成）が異なっていればよく、他の組み合わせも可能である。たとえば、電子走行層１０３／電子供給層１０４の組み合わせとしては、ＧａＮ／ＡｌＧａＮ、ＡｌmＧａ1-mＮ／ＡｌnＧａ1-nＮ（ただし、ｍ≠ｎ）、ＡｌＧａＮ／ＡｌＩｎＮ、ＧａＮ／ＡｌＩｎＮ、ＧａＮ／ＡｌＮ、ＡｌＧａＮ／ＡｌＮなどを例示できる。
また、前述の実施形態では、ゲート絶縁膜１１０をＡｌ２Ｏ３からなる一層の絶縁膜で構成してあるが、２層以上の絶縁膜を積層してゲート絶縁膜１１０を形成し、絶縁破壊耐圧をより高めた構成としてもよい。
また、前述の実施形態では、基板１の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
この発明の第２の実施形態に係る半導体装置の特徴は、次のとおりである。
Ｂ１．この実施形態は、基板と、前記基板上に形成され、窒化物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなる電子供給層と、前記基板と前記電子走行層との間に介在され、アルミニウム組成が相対的に高い高アルミニウム組成領域と、前記高アルミニウム組成領域よりもアルミニウム組成が低く、かつ前記高アルミニウム組成領域よりも前記電子走行層に近い領域に配置された低アルミニウム組成領域とを有するＡｌＧａＮバッファ層と、イオン注入によって結晶欠陥を引き起こして高抵抗化した領域からなり、前記電子供給層および前記電子走行層を貫通して前記ＡｌＧａＮバッファ層に達する素子分離層と、を含む、窒化物半導体装置を提供する。
この構成によれば、基板上に形成された電子走行層および電子供給層は、互いに異なる組成の窒化物半導体からなっている。したがって、これらの間には、ヘテロ接合が形成されている。それによって、電子走行層と電子供給層との界面付近には、二次元電子ガスが形成されており、この二次元電子ガスを利用した高移動度のデバイスを構成することができる。
一方、基板と電子走行層との間にはＡｌＧａＮバッファ層が形成されており、さらに、電子供給層および電子走行層を貫通する素子分離層がＡｌＧａＮバッファ層に達している。素子分離層は、イオン注入によって窒化物半導体に結晶欠陥を引き起こすことによって高抵抗化した領域からなる。この素子分離層によって、基板の主面方向に沿う方向に関する素子分離を行うことができる。
ＡｌＧａＮバッファ層は、高アルミニウム組成領域および低アルミニウム組成領域を有し、低アルミニウム組成領域が高アルミニウム組成領域よりも電子走行層に近い領域に配置されている。低アルミニウム組成領域と基板との間に高アルミニウム組成領域が介在することによって、ＡｌＧａＮバッファ層の厚さ方向に関するエネルギーレベルの変化が小さくなる。そのため、ポテンシャル障壁が厚くなるので、量子トンネル効果によるリークを抑制できる。こうして、バッファ層を介するリーク経路を遮断できる。特許文献１の構成では、半導体動作領域に形成された素子のリーク電流を十分に低減できない。
Ｂ２．前記ＡｌＧａＮバッファ層は、前記基板から前記電子走行層に向かう層厚方向に関して、前記電子走行層に近づくほどアルミニウム組成が小さくなるようにアルミニウム組成を調整したＡｌＧａＮ層であってもよい。層厚方向に関するアルミニウム組成は、段階的に変化していてもよいし、連続的に変化していてもよい。
Ｂ３．前記ＡｌＧａＮバッファ層が、第１アルミニウム組成の第１アルミニウム組成ＡｌＧａＮ層と、前記第１アルミニウム組成ＡｌＧａＮ層よりも前記電子走行層側に積層され、前記第１アルミニウム組成よりも小さな第２アルミニウム組成の第２アルミニウム組成ＡｌＧａＮ層とを含んでいてもよく、この場合に、前記高アルミニウム組成領域が前記第１アルミニウム組成ＡｌＧａＮ層を含み、前記低アルミニウム組成領域が前記第２アルミニウム組成ＡｌＧａＮ層を含んでいてもよい。
Ｂ４．前記ＡｌＧａＮバッファ層と前記基板との間に介在されたＡｌＮバッファ層をさらに含むことが好ましい。ＡｌＮバッファ層を介在させることによって、ＡｌＧａＮバッファ層中のＧａが基板（たとえばシリコン基板）に損傷を与えることを回避できる。また、Ｂ４項の特徴がＢ３項の特徴と組み合わせられる場合、ＡｌＮバッファ層、第１アルミニウム組成ＡｌＧａＮ層および第２アルミニウム組成ＡｌＧａＮ層が前記基板から前記電子走行層に向かって順に配置された構造のバッファ層が構成されることになる。この構造の場合、ＡｌＮバッファ層と比較的小さなアルミニウム組成の第２アルミニウム組成ＡｌＧａＮ層との間に、比較的大きなアルミニウム組成の第１アルミニウム組成ＡｌＧａＮ層が介在されている。これにより、バッファ層は、その厚さ方向に関して、台形形状のポテンシャル障壁を形成する。それによって、リーク電流を効果的に低減できる。
Ｂ５．に記載されているように、前記素子分離層が、素子領域を取り囲むように形成されていることが好ましい。これにより、素子分離層によって素子領域が取り囲まれているので、素子領域内外間のリークを抑制または防止できる。
Ｂ６．前記窒化物半導体装置は、前記素子分離層の上に配置された配線をさらに含んでいてもよい。この構成では、素子分離層のスペースを利用して配線を配置できるので、高集積化に有利な構成となる。そればかりでなく、配線の下の素子分離層がＡｌＧａＮバッファ層にまで達する厚い高抵抗層であるので、寄生容量を少なくすることができ、それに応じて、高速動作が可能になる。したがって、個々の素子領域におけるリークを低減しながら、高速動作が可能な窒化物半導体装置を提供できる。
Ｂ７．前記素子分離層が、複数の素子領域を分離するように形成されており、前記複数の素子領域にそれぞれ形成された複数の素子の間を接続する素子間配線が設けられていてもよい。この構成により、個々の素子領域におけるリークを低減しながら、複数の素子領域にそれぞれ形成された複数の素子を結合して目的とする機能を実現する大素子を構成することができる。
Ｂ８．前記複数の素子領域にそれぞれ形成された複数の素子が異なる機能を有する２以上の素子を含んでいてもよい。これにより、個々の素子領域におけるリークを低減しながら、異なる機能の素子を互いに接続して目的とする機能を実現する大素子を構成できる。
Ｂ９．前記複数の素子領域にそれぞれ形成された複数の素子が共通の機能を有する２つ以上の素子を含んでいてもよい。これにより、個々の素子領域におけるリークを低減しながら、共通の機能の素子を互いに接続して目的とする機能（たとえば目的とする電流容量）を実現する大素子を構成できる。
前記複数の素子領域にそれぞれ形成された複数の素子は、第１の素子と、第１の素子と共通の機能を有する第２の素子と、第１の素子とは異なる機能を有する第３の素子とを含んでいてもよい。これにより、共通の機能の素子と異なる機能の素子とを組み合わせて、目的とする機能の大素子を構成できる。
Ｂ１０．前記素子間配線によって接続された複数の素子の素子領域を取り囲むように前記素子分離層が形成されていてもよい。すなわち、素子分離層は、個々の素子領域を分離するとともに、素子間配線によって接続された複数の素子の素子領域を取り囲んでいてもよい。これにより、複数の素子を素子間配線で接続して構成された大素子を周囲から分離することができる。それによって、リーク電流を一層低減できる。
Ｂ１１．前記素子分離層が、質量数が１０より小さく２より大きい元素を材料とするイオンの注入によって形成された高抵抗層であることが好ましい。イオン注入によって、窒化物半導体の結晶構造が破壊されて高抵抗化し、そうして形成された高抵抗層によって素子分離層を構成することができる。質量数が大きい元素を材料としたイオン種は、窒化物半導体層の深い位置まで到達させることが困難である。そこで、ＡｌＧａＮバッファ層にまでイオンを到達させるには、質量数が１０より小さい元素を材料としたイオンを用いることが好ましい。一方、質量数が小さい元素を材料とするイオン種は、窒化物半導体の結晶構造に対して十分な結晶欠陥を生じさせることができず、たとえば、イオン注入よりも後の段階で行われる熱処理工程において、結晶欠陥が治癒されてしまい、結果的に、十分に大きな高抵抗層を形成することができないおそれがある。そこで、窒化物半導体層を確実に高抵抗化するためには、質量数が２より大きな元素を材料としたイオン種を用いてイオン注入を行うことが好ましい。よって、質量数が２より大きく１０よりも小さい元素を材料としたイオンを用いたイオン注入によって素子分離層を形成しておくことにより、リーク電流を低減できる。
Ｂ１２．前記素子分離層が、ヘリウムイオンの注入によって形成された高抵抗層であってもよい。ヘリウムイオンを用いることによって、窒化物半導体層の深い位置までイオンを注入できるので、たとえば電子走行層が厚くても、バッファ層に到達する素子分離層を形成できる。それによって、リーク電流を抑制できる。
Ｂ１３．前記素子分離層が、複数の加速エネルギーを用いたイオン注入によって形成された高抵抗層であってもよい。複数の加速エネルギーを用いたイオン注入（多段イオン注入）によって、イオン注入される表面から浅い領域から深い領域まで窒化物半導体結晶に損傷を与えることができ、深さ位置によらずに高い抵抗値を有する素子分離層を形成できる。それによって、リーク電流を低減した窒化物半導体装置を提供できる。
Ｂ１４．前記素子分離層が、前記電子走行層の厚さ方向に対して傾斜した方向からのイオン注入によって形成された高抵抗層であってもよい。傾斜した方向からのイオン注入によって、窒化物半導体結晶を構成する原子にイオンが衝突しやすくなるので、イオン注入の深さを正確に制御できる。これにより、確実に、高抵抗の素子分離層が形成されるので、リーク電流を低減した窒化物半導体装置を提供できる。
Ｂ１５．前記イオン注入方向の前記電子走行層の厚さ方向に対する傾斜角が５〜１０度であることが好ましい。これにより、イオン注入の深さを正確に制御して、高抵抗な素子分離層を実現でき、リーク電流を低減できる。
Ｂ１６．前記電子走行層がＧａＮからなり、前記電子供給層がＡｌＧａＮからなることが好ましい。これにより、電子走行層と電子供給層とがヘテロ接合となり、それらの界面の近傍の電子走行層側に二次元電子ガスが形成される。それによって、二次元電子ガスを構成する電子の高移動度を利用したデバイスを構成できる。
電子供給層／電子走行層の組み合わせは、ＡｌＧａＮ層／ＧａＮ層の他にも、ＡｌＧａＮ層／ＡｌＧａＮ層（ただしアルミニウム組成が異なるもの）、ＡｌＩｎＮ層／ＡｌＧａＮ層、ＡｌＩｎＮ層／ＧａＮ層、ＡｌＮ層／ＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層を例示できる。より一般化すれば、電子供給層は、組成中にＡｌおよびＮを含んでいてもよい。そして、電子走行層は、組成中にＧａおよびＮを含み、アルミニウム組成が電子供給層とは異なっていてもよい。電子供給層と電子走行層とでアルミニウム組成が異なることにより、それらの間の格子不整合が生じ、それによって、分極に起因するキャリヤが二次元電子ガスの形成に寄与する。
Ｂ１７．前記電子走行層が４００ｎｍ以上の厚さのＧａＮ層であることが好ましい。ＧａＮからなる電子走行層は、滑らかで良好な表面状態を有するので、電子移動度を高めることができる。電子走行層が薄いＧａＮ層である場合には、その表面状態が必ずしもよくなく、ＧａＮ層の近傍に形成される二次元電子ガスを構成する電子の移動度は、その表面状態の影響を受けて低くなるおそれがある。
Ｂ１８．前記窒化物半導体装置は、前記電子供給層上に間隔を開けて配置されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の間において前記電子走行層に対向するように配置されたゲート電極と、をさらに含むことが好ましい。この構成により、ゲート電極に制御電圧を印加することによって、ゲート電極直下の二次元電子ガスを制御でき、それによって、ソース電極とドレイン電極との間をオン／オフしたり、それらの間の電流値を制御したりすることができる。これにより、二次元電子ガスを構成する電子の高移動度を利用したＨＥＭＴ（高電子移動度トランジスタ）を実現できる。
Ｂ１９．前記ゲート電極が、前記素子分離層とともに、前記ソース電極を取り囲むように形成されていることが好ましい。これにより、ゲート電極に適切な電圧を印加することにより、二次元電子ガスを、ソース電極側とドレイン電極側とに分離でき、それによって、ソース−ドレイン間を遮断できる。
Ｂ２０．前記窒化物半導体装置は、前記ソース電極、前記ドレイン電極および前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜を貫通するソースコンタクト孔を介して前記ソース電極に接続され、前記層間絶縁膜上に配置されたソース配線膜と、前記層間絶縁膜を貫通するドレインコンタクト孔を介して前記ドレイン電極に接続され、前記層間絶縁膜上に配置されたドレイン配線膜と、をさらに含んでいてもよい。そして、前記ソース配線膜と前記ドレイン配線膜とが、前記層間絶縁膜上で櫛歯状に噛み合うパターンに形成されていてもよい。
この構成により、複数本のソース電極および複数本のドレイン電極を交互に配置してストライプ状に形成し、それらをそれぞれソース配線膜およびドレイン配線膜に接続することができる。そして、隣接するソース電極およびドレイン電極の対の間にゲート電極を配置することができる。これによって、ソース電極とドレイン電極が、ゲート電極を介して長い範囲で対向するので、ゲート幅（チャネル幅）を大きくして、大電流化を図ることができる。
Ｂ２１．ゲート電極に接続されたゲート配線が素子分離層上に配置されていてもよい。これにより、ゲート電極を、素子分離層を含む厚い絶縁層の上に配置できるので、ゲート配線に寄生する容量を少なくすることができる。それによって、リーク電流が少なく、かつ高速動作が可能なＨＥＭＴ構造の窒化物半導体装置を提供できる。
前記素子分離層上に配置される配線は、ゲート電極に接続されたゲート配線に限らず、ソース電極に接続されたソース配線やドレイン電極に接続されたソース配線も素子分離層上に配置されてもよい。
Ｂ２２．基板上に、アルミニウム組成が基板に近い領域において相対的に高く、基板から遠い領域において相対的に低くなるようにＡｌＧａＮ結晶をエピタキシャル成長させてＡｌＧａＮバッファ層を形成する工程と、前記ＡｌＧａＮバッファ層上に、窒化物半導体をエピタキシャル成長させて電子走行層を形成する工程と、前記電子走行層上に、前記電子走行層とは異なる組成の窒化物半導体層をエピタキシャル成長させて電子供給層を形成する工程と、前記電子供給層、前記電子走行層および前記ＡｌＧａＮバッファ層にイオン注入して結晶構造を破壊することにより、前記電子供給層および前記電子走行層を貫通して前記ＡｌＧａＮバッファ層に到達する高抵抗の素子分離層を形成する工程と、を含む、窒化物半導体装置の製造方法である。この方法により、Ｂ１項に記載した構造の窒化物半導体装置を製造することができる。
Ｂ２３．前記ＡｌＧａＮバッファ層を形成する工程が、第１アルミニウム組成の第１アルミニウム組成ＡｌＧａＮ層を形成する工程と、前記第１アルミニウム組成ＡｌＧａＮ層よりも上に前記第１アルミニウム組成よりも小さな第２アルミニウム組成の第２アルミニウム組成ＡｌＧａＮ層を形成する工程とを含んでいてもよい。この方法により、Ｂ３項に記載した構造の窒化物半導体装置を製造できる。
Ｂ２４．前記ＡｌＧａＮバッファ層を形成する工程の前に、前記基板上にＡｌＮバッファ層を形成する工程をさらに含み、前記ＡｌＮバッファ層の上に前記ＡｌＧａＮバッファ層が形成されてもよい。これにより、Ｂ４項に記載した構造の窒化物半導体装置を製造できる。
Ｂ２５．前記素子分離層が、素子領域を取り囲むように形成されてもよい。これにより、Ｂ５項に記載した構造の窒化物半導体装置を製造できる。
Ｂ２６．前記素子分離層が、複数の素子領域を分離するように形成され、前記製造方法が、前記複数の素子領域にそれぞれ形成された素子間を接続する素子間配線を形成する工程をさらに含んでいてもよい。これにより、Ｂ７項に記載した構造の窒化物半導体装置を製造できる。
Ｂ２７．前記イオン注入を、質量数が１０より小さく２より大きい元素を材料とするイオンを用いて行うことが好ましい。これにより、Ｂ１１項に記載した構造の窒化物半導体装置を製造できる。
Ｂ２８．前記イオン注入を、ヘリウムイオンを用いて行うことが好ましい。これにより、Ｂ１２項に記載した構造の窒化物半導体装置を製造できる。
Ｂ２９．前記イオン注入を、複数の加速エネルギーを用いて行うことが好ましい。これにより、Ｂ１３項に記載した構造の窒化物半導体装置を製造できる。
Ｂ３０．前記イオン注入を、前記基板の主面に対して傾斜した方向から行うことが好ましい。これにより、Ｂ１４項に記載した構造の窒化物半導体装置を製造することができる。
Ｂ３１．前記イオン注入を、前記基板の主面の法線方向に対して５〜１０度傾斜した方向から行うことが好ましい。これにより、Ｂ１５項に記載した構造の窒化物半導体装置を製造できる。
Ｂ３２．前記電子走行層を形成する工程が、厚さ４００ｎｍ以上のＧａＮ層をエピタキシャル成長させる工程を含むことが好ましい。これにより、Ｂ１７項に記載した構造の窒化物半導体装置を製造できる。

Ｂ１項〜Ｂ３２項の少なくとも１項に記載した特徴に対して、Ａ１項〜Ａ２５項の少なくとも１項に記載した特徴を組み合わせてもよい。すなわち、Ｂ１項〜Ｂ３２項の特徴とＡ１項〜Ａ２５項の特徴とを任意に組み合わせた窒化物半導体装置を構成することができる。
以下では、この実施の形態を、添付図面を参照して詳細に説明する。
図８は、この発明の一実施形態に係る窒化物半導体装置の構成を説明するための図解的な断面図である。
この窒化物半導体装置は、基板１（たとえばシリコン基板）と、基板１の表面に形成されたバッファ層２と、バッファ層２上にエピタキシャル成長された電子走行層３と、電子走行層３上にエピタキシャル成長された電子供給層４と、電子供給層４上にエピタキシャル成長されたキャップ層５とを含む。さらに、この窒化物半導体装置は、キャップ層５を介して電子供給層４にオーミック接触しているソース電極６およびドレイン電極７を含む。ソース電極６およびドレイン電極７は、電子供給層４の主面に平行な方向に間隔を開けて配置されており、それらの間に、ゲート電極８が配置されている。キャップ層５は、パッシベーション膜９によって覆われている。
パッシベーション膜９は、たとえば、窒化シリコン（ＳｉＮ）からなっていてもよく、その膜厚は数百ｎｍ程度が適当である。この実施形態では、パッシベーション膜９は、下層９１と上層９２との２層構造を有している。そして、下層９１には、コンタクト孔６ａ，７ａが形成されており、それらをそれぞれ介してソース電極６およびドレイン電極７がキャップ層５に接している。さらに、パッシベーション膜９には、ゲート電極８が埋設される開口８ａが貫通して形成されている。開口８ａの底面において露出するキャップ層５は、ゲート絶縁膜１０で覆われている。ゲート絶縁膜１０は、この実施形態では、開口８ａの底面だけでなく、その側面をも覆い、さらに、開口８ａ外のパッシベーション膜９の表面をも覆うように連続して形成されている。ゲート電極８は、ゲート絶縁膜１０を挟んで、キャップ層５に対向している。
ゲート絶縁膜１０は、その比誘電率が電子供給層４およびキャップ層５の比誘電率よりも高い絶縁膜である。ゲート絶縁膜１０は、ＡＬＤ（Atomic Layer Deposition）法によって形成された絶縁膜であってもよい。より具体的には、ゲート絶縁膜１０は、たとえば、Ａｌ２Ｏ３（酸化アルミニウム。アルミナ）からなり、その膜厚は、５ｎｍ〜５０ｎｍ（たとえば２０ｎｍ）が好ましい。これにより、必要な絶縁破壊電圧（たとえば２０Ｖ以上）を得ることができ、かつオン抵抗を抑制できる。
ゲート電極８およびパッシベーション膜９の表面は、層間絶縁膜１２で覆われている。層間絶縁膜１２は、たとえば、膜厚１μｍ程度のＳｉＯ２膜からなる。層間絶縁膜１２の表面には、ソース配線膜１６およびドレイン配線膜１７が形成されている。ソース配線膜１６は、層間絶縁膜１２、ゲート絶縁膜１０およびパッシベーション膜９の上層９２を貫通して形成されたソースコンタクト孔１６ａを介してソース電極６に接続されている。同様に、ドレイン配線膜１７は、層間絶縁膜１２、ゲート絶縁膜１０およびパッシベーション膜９の上層９２を貫通して形成されたドレインコンタクト孔１７ａを介してドレイン電極７に接続されている。
電子走行層３と電子供給層４とは、互いに組成の異なるIII族窒化物半導体（以下単に「窒化物半導体」という。）からなっている。たとえば、電子走行層３は、ＧａＮ層からなっていてもよく、その厚さは、４００ｎｍ〜１μｍ程度であってもよい。電子供給層４は、この実施形態では、ＡｌxＧａ1-xＮ層（０＜ｘ＜１）からなっており、その厚さは、たとえば２５ｎｍ程度であってもよい。
このように、電子走行層３と電子供給層４とは、互いに組成の異なる窒化物半導体からなっていて、ヘテロ接合を形成しているとともに、それらの間には格子不整合が生じている。そして、ヘテロ接合および格子不整合に起因する分極のために、電子走行層３と電子供給層４との界面に近い電子走行層３内の位置（たとえば界面から数Å程度の距離の位置）には、その分極に起因する二次元電子ガス１１が広がっている。
キャップ層５は、電子走行層３と同じ組成の窒化物半導体であるＧａＮからなっており、その厚さは、１６ｎｍ以下（より好ましくは８ｎｍ以下。たとえば３ｎｍ程度）とされている。キャップ層５は、窒化物半導体層の表面モホロジーの改善に寄与する。すなわち、ＧａＮからなる電子走行層３の表面に格子定数の異なるＡｌＧａＮからなる電子供給層４が形成されており、しかもＡｌＧａＮは３元系の結晶であるため結晶性が必ずしもよくない。そのため、電子供給層４を窒化物半導体層の最表面とすると、表面モホロジーが必ずしもよくなく、それに応じてデバイス特性が安定しない。そこで、電子走行層３と同一組成のキャップ層５を電子供給層４上に積層することで、窒化物半導体層の表面モホロジーを改善でき、それによって、デバイス特性を向上できる。ただし、キャップ層５を厚くし過ぎると、表面モホロジーを改善する効果が少なくなるうえに、ソース電極６およびドレイン電極７のオーミック接触に悪影響を与えるので、その厚さは１６ｎｍ以下（より好ましくは８ｎｍ以下）とすることが好ましい。なお、キャップ層５を電子供給層の一部とみなし、および電子供給層４を併せて電子供給層を構成しているということもできる。
バッファ層２は、この実施形態では、基板１に接するＡｌＮバッファ層２１と、ＡｌＮバッファ層２１上に積層されたＡｌＧａＮバッファ層２２とを含む。ＡｌＮバッファ層２１層は、たとえば厚さは０．１μｍ程度である。ＡｌＧａＮバッファ層２２は、ＡｌＮバッファ層２１上に積層された第１ＡｌＧａＮ層２２１と、この第１ＡｌＧａＮ層２２１上に積層された第２ＡｌＧａＮ層２２２とを含む。第２ＡｌＧａＮ層２２２上に電子走行層３が形成されている。第１ＡｌＧａＮ層２２１と第２ＡｌＧａＮ層２２２とは、組成が異なっている。より具体的には、第１ＡｌＧａＮ層２２１と第２ＡｌＧａＮ層２２２とは、アルミニウム組成が異なる。すなわち、第１ＡｌＧａＮ層２２１を構成するＡｌx1Ｇａ1-x1Ｎのアルミニウム組成ｘ１（０＜ｘ１＜１）は、第２ＡｌＧａＮ層２２２を構成するＡｌx2Ｇａ1-x2Ｎのアルミニウム組成ｘ２（０＜ｘ２＜ｘ１＜１）よりも大きい。すなわち、ＡｌＧａＮバッファ層２２は、電子走行層３に近づくに従ってアルミニウム組成が低くなるように積層された第１ＡｌＧａＮ層２２１および第２ＡｌＧａＮ層２２２を含む。第１ＡｌＧａＮ層２２１および第２ＡｌＧａＮ層２２２の厚さの合計は、たとえば１μｍ程度であってもよい。より具体的には、第１ＡｌＧａＮ層２２１の厚さは０．２μｍ程度、第２ＡｌＧａＮ層２２２の厚さは０．８μｍ程度であってもよい。
第１ＡｌＧａＮ層２２１は第１アルミニウム組成の第１アルミニウム組成ＡｌＧａＮ層（高アルミニウム組成領域）であり、第２ＡｌＧａＮ層２２２は、第１アルミニウム組成よりも小さな第２アルミニウム組成の第２アルミニウム組成ＡｌＧａＮ層（低アルミニウム組成領域）である。また、ＡｌＧａＮバッファ層２２は、基板１から電子走行層３に向かう層厚方向に関して、電子走行層３に近づくほどアルミニウム組成が小さくなるようにアルミニウム組成を調整したＡｌＧａＮ層であるということもできる。
基板１上に形成された窒化物半導体層は、複数の素子領域ＤＲに分割されている。そして、個々の素子領域ＤＲは、他の素子領域ＤＲから、素子分離層１３によって電気的に分離されている。素子分離層１３は、この実施形態では、キャップ層５、電子供給層４および電子走行層３を貫通してバッファ層２に達している。より具体的には、素子分離層１３は、電子走行層３の厚さ方向に延びており、キャップ層５の表面から所定深さ（たとえば１．１μｍ程度）の位置に達するように形成されている。この実施形態では、素子分離層１３は、第１ＡｌＧａＮ層２２１と第２ＡｌＧａＮ層２２２との界面を超える深さに達しており、その底部は、第１ＡｌＧａＮ層２２１内に位置している。素子分離層１３は、この実施形態では、イオン注入によって窒化物半導体の結晶構造を破壊して結晶欠陥を生じさせ、それによって、高抵抗化した高抵抗層である。
素子分離層１３は、個々の素子領域ＤＲを取り囲むように形成されている。そして、素子領域ＤＲ内にＨＥＭＴ（高電子移動度トランジスタ）構造が形成されている。すなわち、各素子領域ＤＲ内において、ソース電極６およびドレイン電極７の間にゲート電極８が位置し、ゲート電極８がゲート絶縁膜１０を挟んで電子走行層３（より具体的には二次元電子ガス１１）に対向している。
素子分離層１３上には、開口１３ａが形成されている。この開口１３ａの底面および側面もゲート絶縁膜１０で覆われている。そして、素子分離層１３上にゲート絶縁膜１０を介して、ゲート配線膜１８が配置されている。ゲート配線膜１８は、ゲート電極８に接続されている。この実施形態では、複数の素子領域ＤＲにそれぞれ配置されたゲート電極８がゲート配線膜１８に共通に接続されている。
図９は、この実施形態の窒化物半導体装置のチップ全体の構成を説明するための図解的な平面図であり、層間絶縁膜１２を透視して構成を示してある。また、図１０は、素子分離層１３および素子領域ＤＲの配置を説明するための図解的な平面図である。さらに、図１１は、ソース配線膜１６およびドレイン配線膜１７の配置を説明するための図解的な平面図である。そして、図１２は、図９の一部を拡大して示す部分拡大平面図であり、図９と同様に層間絶縁膜１２を透視して示して構成を示してある。
素子領域ＤＲは、図１０に最もよく表れているように、所定方向に沿って延びた長尺な矩形形状（帯状）の領域である。それぞれ帯状の素子領域ＤＲが、互いに平行に延びて、ストライプ状に形成されている。複数の素子領域ＤＲをそれぞれ縁取るように、素子領域ＤＲ以外の領域に素子分離層１３（図１０では明瞭化のための斜線を付して示す。）が配置されている。すなわち、素子分離層１３は、個々の素子領域ＤＲを取り囲み、かつ複数の素子領域ＤＲを全体として取り囲むように配置されている。素子領域ＤＲは、電子の移動によってデバイス動作に寄与する活性領域である。これに対して、素子分離層１３の領域は、電子の移動を阻害する高抵抗領域であり、デバイスの動作には寄与しない非活性領域である。
図１１に最もよく表れているように、ソース配線膜１６およびドレイン配線膜１７は、層間絶縁膜１２上において、互いに噛み合う櫛歯形状に形成されている。より具体的には、ソース配線膜１６は、外部接続のためのソースパッド部１６Ａと、ソースパッド部１６Ａから互いに平行に延びた複数本のソースバス接続部１６Ｂと、各ソースバス接続部１６Ｂから突出した複数本のソース枝状部１６Ｃとを含む。ソースパッド部１６Ａは、平面視において矩形の窒化物半導体装置の一辺に沿って形成された長尺な矩形形状に形成されている。複数本のソースバス接続部１６Ｂは、素子領域ＤＲと平行に延びた長尺矩形状に形成されており、隣り合う素子領域ＤＲの間の素子分離層１３上に形成されている。ソースバス接続部１６Ｂの長手方向に沿う一対の辺から、各辺に垂直な方向に複数本のソース枝状部１６Ｃが両側の素子領域ＤＲへと延びて、各素子領域ＤＲのほぼ全幅に渡って横たわっている。同様に、ドレイン配線膜１７は、外部接続のためのドレインパッド部１７Ａと、ドレインパッド部１７Ａから互いに平行に延びた複数本のドレインバス接続部１７Ｂと、各ドレインバス接続部１７Ｂから突出した複数本のドレイン枝状部１７Ｃとを含む。ドレインパッド部１７Ａは、窒化物半導体装置のソースパッド部１６Ａとは反対側の一辺に沿って形成された長尺な矩形形状に形成されている。複数本のドレインバス接続部１７Ｂは、素子領域ＤＲと平行に延びた長尺矩形状に形成されており、隣り合う素子領域ＤＲの間の素子分離層１３上に形成されている。ドレインバス接続部１７Ｂの長手方向に沿う一対の辺から、各辺に垂直な方向に複数本のドレイン枝状部１７Ｃが両側の素子領域ＤＲへと延びて、各素子領域ＤＲのほぼ全幅に渡って横たわっている。
複数の素子領域ＤＲの間に位置する素子分離層１３上の領域に、ソースバス接続部１６Ｂおよびドレインバス接続部１７Ｂが交互に配置され、それによって、ソースバス接続部１６Ｂとドレインバス接続部１７Ｂとが櫛歯状に噛み合っている。さらに、各素子領域ＤＲ内では、ソース枝状部１６Ｃとドレイン枝状部１７Ｃとが、素子領域ＤＲの長手方向に関して交互に配置されており、それらが櫛歯状に噛み合っている。
一方、ゲート配線膜１８は、ゲートパッド部１８Ａと、ゲートバス接続部１８Ｂとを含む。ソースパッド部１６Ａの一端部付近には、ほぼ矩形の切り欠きが形成されており、この切り欠きに整合するように、ゲートパッド部１８Ａが配置されている。層間絶縁膜１２には、ゲートパッド部１８Ａを露出させる開口１８ｂ（図１１参照）が形成されている。ゲートバス接続部１８Ｂは、平面視において、ソース配線膜１６と素子領域ＤＲとの間に位置するように、素子分離層１３上で引き回されて配置されている。ゲートバス接続部１８Ｂは、各素子領域ＤＲの長手方向に沿う一辺に沿って延びている。そして、ゲートバス接続部１８Ｂから素子領域ＤＲに向かって、素子領域ＤＲの長手方向と直交する方向に沿って複数本のゲート電極８が互いに平行に枝状に延び、素子領域ＤＲの全幅に渡っている。
ソース配線膜１６が層間絶縁膜１２上に形成されるのに対してゲート配線膜１８は層間絶縁膜１２下に形成される。したがって、それらは重なりあって配置されていてもよいが、この実施形態では、平面視において、ソースパッド部１６Ａおよびソースバス接続部１６Ｂならびにドレイン配線膜１７は、ゲート配線膜１８とオーバーラップしないように配置されている。ただし、ソース枝状部１６Ｃは、ゲート配線膜１８の上方を通過して素子領域ＤＲに至るように配置されている。
複数の素子領域ＤＲにそれぞれ形成されたソース電極６は、ソース配線膜１６に共通接続されている。また、複数の素子領域ＤＲにそれぞれ形成されたドレイン電極７はドレイン配線膜１７に共通に接続されている。さらに、既述のとおり、複数の素子領域ＤＲにそれぞれ形成されたゲート電極８は、ゲート配線膜１８によって共通に接続されている。これにより、複数の素子領域ＤＲにそれぞれ形成されたＨＥＭＴ素子は、ソース配線膜１６、ドレイン配線膜１７およびゲート配線膜１８によって互いに接続されている。これらのソース配線膜１６、ドレイン配線膜１７およびゲート配線膜１８は、したがって、複数の素子の間を接続する素子間配線の一例である。この実施形態では、複数の素子領域ＤＲに共通の機能を有するＨＥＭＴ素子がそれぞれ形成されており、それらが素子間配線によって互いに接続されている。
素子分離層１３は、個々の素子領域ＤＲを取り囲んでおり、かつ素子間配線としてソース配線膜１６、ドレイン配線膜１７およびゲート配線膜１８によって互いに接続された複数の素子がそれぞれ形成された複数の素子領域ＤＲを全体として取り囲んでいる。
図１３は、素子領域ＤＲ内における構成を説明するための部分拡大平面図である。なお、図８は、図１３の切断面線VIII−VIIIにおける切断面を示している。
素子領域ＤＲ内では、ソース枝状部１６Ｃがソースコンタクト孔１６ａ（図８参照）を介してソース電極６に接続されており、ドレイン枝状部１７Ｃがドレインコンタクト孔１７ａ（図８参照）を介してドレイン電極７に接続されている。
ソース電極６およびドレイン電極７は、素子領域ＤＲの長手方向に直交する幅方向に延びて帯状に形成されている。そして、複数本のソース電極６および複数本のドレイン電極７が、所定の間隔を開けて、素子領域ＤＲの長手方向に一本ずつ交互に配列されている。さらに、ソース電極６とドレイン電極７との間に、それぞれ、ゲート電極８が配置されている。ゲート電極８は、素子領域ＤＲの幅方向に延びており、素子領域ＤＲの全幅に渡っている。より具体的には、ゲート電極８が埋設される開口８ａ（図８参照）は、素子領域ＤＲの全幅に渡っている。それによって、ゲート電極８は、素子分離層１３とともにソース電極６を取り囲んでいる。これにより、ゲート電極８に所定の遮断電圧が与えられたときに、ゲート電極８の直下で二次元電子ガス１１をソース電極６側とドレイン電極７側とに分離できる。ソース電極６およびドレイン電極７は、素子領域ＤＲの全幅に渡っている必要はない。
ゲート電極８とソース電極６との間の距離は、ゲート電極８とドレイン電極７との間の距離よりも短い。すなわち、ゲート電極８は、ソース電極６の近傍において、ソース電極６に沿って形成されている。これにより、ゲート電極８とドレイン電極７との間の電界を緩和して、耐圧の向上が図られている。
図８に示されているように、ソース電極６の電位を基準（零電位）として、ドレイン電極７に正のバイアスが与えられる。その状態でゲート電極８に負の制御電圧を与えると、ゲート電極８の直下において二次元電子ガス１１が消失し、それによって、ソース−ドレイン間が遮断される。負の制御電圧をゲート電極８から取り去ると、ゲート電極８の直下に二次元電子ガス１１が現れ、これがチャネルとなって、ソース−ドレイン間が接続される。
図１４Ａは、前記窒化物半導体装置の厚さ方向（基板１の主面の法線方向）に関する各部でのエネルギー準位を示すバンド図である。より具体的には、ＡｌＧａＮバッファ層２２を高アルミニウム組成の第１ＡｌＧａＮ層２２１（たとえばＡｌ0.25Ｇａ0.75Ｎ）および低アルミニウム組成の第２ＡｌＧａＮ層２２２（たとえばＡｌ0.08Ｇａ0.92Ｎ）で構成した実施例についてのバンド図である。また、図１４Ｂは、ＡｌＧａＮバッファ層２２を高アルミニウム組成のＡｌＧａＮ層（たとえばＡｌ0.25Ｇａ0.75Ｎ）のみで構成した比較例の構造における同様のバンド図である。さらに、図１４Ｃは、前記比較例において、ＡｌＧａＮ層（たとえばＡｌ0.25Ｇａ0.75Ｎ）の単層からなるＡｌＧａＮバッファ層２２の層厚を薄くし、電子走行層３の層厚を厚く（たとえば１μｍ程度）した場合の同様のバンド図である。
図１４Ａ，７Ｂおよび７Ｃに示すように、ＡｌＮバッファ層２１内でのエネルギーレベルは、基板１（たとえばシリコン基板）からＡｌＧａＮバッファ層２２に向かうに従って急峻に立ち上がっている。一方、図１４Ｂに示す比較例では、高アルミニウム組成のＡｌＧａＮ単層からなるＡｌＧａＮバッファ層２２におけるエネルギーレベルは、下に凸の大きな放物線を描いて、ＡｌＮバッファ層２１と電子走行層３との間を結んでいる。そのため、ＡｌＮバッファ層２１とＡｌＧａＮバッファ層２２との界面付近では、鋭角な三角状のポテンシャル障壁が形成されている。電子は、量子トンネル効果によって、三角状のポテンシャル障壁を通過し、それによって、リーク電流が発生する。
図１４Ｃに示す比較例では、ＧａＮからなる電子走行層３が厚くしてあるので、ＡｌＧａＮバッファ層２２の最低エネルギーレベルは高くなっているものの、図１４Ｂの比較例と同様に、ＡｌＮバッファ層２１とＡｌＧａＮバッファ層２２との界面付近に鋭角な三角状のポテンシャル障壁が現れている。よって、図１４Ｂの比較例の場合と同様に、量子トンネル効果によるリーク電流が発生する。
図１４Ａに示す実施例では、高アルミニウム組成の第１ＡｌＧａＮ層２２１に加えて、低アルミニウム組成の第２ＡｌＧａＮ層２２２が設けられることによって、第１ＡｌＧａＮ層２２１（高アルミニウム組成領域）の部分のエネルギーレベルが持ち上がっている。その結果、ＡｌＮバッファ層２１と第２ＡｌＧａＮ層２２２（低アルミニウム組成領域）との間に、台形状のポテンシャル障壁が形成されている。この台形状のポテンシャル障壁は、量子トンネル効果による電子の通過を妨げるので、ＡｌＮバッファ層２１とＡｌＧａＮバッファ層２２との界面付近の空乏層を広げて高抵抗化することができる。これによって、リーク電流を抑制または防止できる。
図１５Ａ、図１５Ｂおよび図１５Ｃは、ＧａＮ層からなる電子走行層３の厚さに関する特徴を説明するための図であり、様々な厚さにエピタキシャル成長させたＧａＮ層の表面の光学顕微鏡写真である。図１５ＡはＧａＮ層を厚さ０．１μｍまでエピタキシャル成長させた場合の表面の状態を示し、図１５ＢはＧａＮ層を厚さ０．４μｍまでエピタキシャル成長させた場合の表面の状態を示し、図１５ＣはＧａＮ層を厚さ１．０μｍまでエピタキシャル成長させた場合の表面の状態を示す。
厚さ０．１μｍのＧａＮ層（図１５Ａ）では、表面に六角形の凹凸が表れており、十分な平滑性が得られていない。厚さ０．４μｍおよび１．０μｍのＧａＮ層（図１５Ｂおよび図１５Ｃ）では、表面がスムーズであり、高い電子移動度を得るために必要な平滑性が得られており、厚さ１．０μｍのＧａＮ層（図１５Ｃ）の方がより平滑な表面を呈している。
二次元電子ガス１１は、電子走行層３の表面付近に形成され、この二次元電子ガス１１を構成する電子がデバイスの動作に寄与する。したがって、電子走行層３の表面の平滑度は、電子の移動度に影響する。そこで、電子走行層３を厚さ０．４μｍ（４００ｎｍ）以上のＧａＮ層で構成することにより、電子走行層３の表面を十分に平滑な状態とすることができ、それに応じて、高速動作が可能なデバイスを提供できる。
図１６Ａ〜１６Ｉは、前記窒化物半導体装置の製造方法を工程順に示す断面図である。
まず、図１６Ａに示すように、基板１上に、バッファ層２、電子走行層３、電子供給層４およびキャップ層５が順にエピタキシャル成長させられる。これらは、たとえば、ｃ面を主面とする窒化物半導体結晶層であってもよい。バッファ層２のエピタキシャル成長では、まず、ＡｌＮバッファ層２１が成長させられ、次いで、高アルミニウム組成のＡｌＧａＮからなる第１ＡｌＧａＮ層２２１が成長させられ、次いで、それよりも低アルミニウム組成のＡｌＧａＮからなる第２ＡｌＧａＮ層２２２が成長させられる。すなわち、基板１上に、アルミニウム組成が基板１に近い領域において相対的に高く、基板１から遠い領域において相対的に低くなるように、ＡｌＧａＮ結晶をエピタキシャル成長して、ＡｌＧａＮバッファ層２２が形成される。エピタキシャル成長時の原料ガスの流量を制御することによって、各層の組成を制御することができる。この窒化物半導体エピタキシャル成長工程の後に、同結晶成長装置内でＳｉＮからなるパッシベーション膜９の下層９１が全面に形成される。このパッシベーション膜９１は、他の成膜方法、例えばプラズマＣＶＤ法（プラズマ化学的気相成長法）によって形成してもよい。
次に、図１６Ｂに示すように、下層９１の上に、ソース電極６およびドレイン電極７のためのコンタクト孔６ａ，７ａに対応する位置に開口を有するレジストマスク３１が形成される。このレジストマスク３１を介するエッチングによって、下層９１にコンタクト孔６ａ，７ａが形成される。
そして、図１６Ｃに示すように、レジストマスク３１を剥離した後、コンタクト孔６ａ，７ａをそれぞれ埋め込むソース電極６およびドレイン電極７が形成される。ソース電極６およびドレイン電極７は、キャップ層５および電子供給層４を介して二次元電子ガス１１にオーミック接合できる材料で構成される。より具体的には、キャップ層５に接するＴｉ層とＴｉ層上に形成されたＡｌ層とを積層した積層電極膜が用いられてもよい。たとえば、ソース電極６およびドレイン電極７に対応する位置に開口を有するレジストを形成し、そのうえから、電極膜を形成（たとえばスパッタ法で形成）し、レジストとともに不要部分をリフトオフすることによって、所定のパターンのソース電極６およびドレイン電極７が形成されてもよい。さらに、熱処理を行うことによって、ソース電極６およびドレイン電極７を二次元電子ガス１１に対してオーミック接触させることができる。
次に、図１６Ｄに示すように、パッシベーション膜９の上層９２（たとえばＳｉＮ層）が、たとえば、プラズマＣＶＤ法によって全面に形成される。次いで、図１６Ｅに示すように、素子領域ＤＲに整合するパターンのレジストマスク３２が形成される。すなわち、レジストマスク３２は、素子分離層１３を形成すべき領域に開口を有するパターンに形成される。このレジストマスク３２をエッチングマスクとして、パッシベーション膜９がエッチングされる。それによって、パッシベーション膜９には、素子分離層１３の形成領域を露出させる開口１３ａが形成される。
さらに、図１６Ｆに示すように、レジストマスク３２をマスクとして、素子分離層１３を形成するためのイオン注入が行われる。このイオン注入では、質量数が１０より小さく２より大きい元素を材料とするイオン種を用いる。このようなイオン種としては、ヘリウムイオンを例示できる。ヘリウムイオンは、窒化物半導体結晶に深く到達させることができ、かつ結晶構造に対して十分な結晶欠陥を生じさせることができる。パッシベーション膜９は、素子領域ＤＲを覆っており、素子領域ＤＲにイオンが到達することを防いで、素子領域ＤＲを保護する。
また、イオン注入は、基板１の主面の法線方向（すなわち、電子走行層３の厚さ方向）に対して傾斜した方向からの斜めインプランテーションによって行うことが好ましい。電子走行層３等の主面がｃ面である場合、ｃ軸方向に対して傾斜した方向からイオン注入が行われることになる。基板１の主面の法線方向（電子走行層３の厚さ方向。たとえばｃ軸方向）に対するイオン注入方向の傾斜角は、５〜１０度が好ましい。このような傾斜方向からのイオン注入によって、六方晶の結晶構造を有する窒化物半導体の構成元素に対してイオンを効率的に衝突させることができ、それによって、結晶構造に欠陥を形成して、高抵抗化することができる。
また、イオン注入は、複数の加速エネルギーを用いた多段注入によって行われる。これにより、キャップ層５からバッファ層２にまで到達する広い深さ範囲に渡って窒化物半導体層の結晶構造を破壊でき、それによって、当該深さ範囲に渡る高抵抗層からなる素子分離層１３を形成することができる。
イオン注入の後、レジストマスク３２を剥離する。次に、図１６Ｇに示すように、ゲート電極８の形成位置に対応する開口を有するレジストマスク３３が形成される。このレジストマスク３３を介するエッチングによって、キャップ層５に達する開口８ａがパッシベーション膜９に形成される。
その後、図１６Ｈに示すように、レジストマスク３３を剥離した後、たとえばＡＬＤ法によって、たとえばアルミナからなるゲート絶縁膜１０が形成される。したがって、ゲート絶縁膜１０は、開口８ａの底面と素子分離層１３の上面においてキャップ層５に接し、さらに開口８ａ，１３ａの側面を覆い、そして開口８ａ，１３ａ外のパッシベーション膜９の表面を覆うように連続する。その状態で、さらに、ゲート電極８およびゲート配線膜１８が同じ電極膜で形成される。この電極膜は、ＮｉまたはＰｔからなる下層と、この下層上に積層され、ＡｕまたはＡｌからなる上層とを有する積層電極膜であってもよい。ゲート電極８およびゲート配線膜１８の形成に際しては、たとえば、レジストパターンの形成、その上を覆う電極膜の形成（たとえばスパッタ法による形成）を順に行った後、レジストパターンとともに電極膜の不要部分をリフトオフすればよい。
次いで、図１６Ｉに示すように、たとえば、ＳｉＯ２からなる層間絶縁膜１２がプラズマＣＶＤ法によって形成される。そして、層間絶縁膜１２において、ソース電極６およびドレイン電極７の直上の位置に、当該層間絶縁膜１２およびパッシベーション膜９の上層９２を貫通するソースコンタクト孔１６ａおよびドレインコンタクト孔１７ａがエッチングによって形成される。
その後は、ソースコンタクト孔１６ａおよびドレインコンタクト孔１７ａに埋め込まれる配線膜が形成され、その配線膜がエッチングによってソース配線膜１６およびドレイン配線膜１７のパターンにパターニングされることにより、図８に示す構造の窒化物半導体装置が得られる。
さらに、熱処理を行うことによって、ソース電極６およびソース配線膜１６の間、ならびにドレイン電極７およびドレイン配線膜１７の間の接触抵抗を低減できる。
図１７は、素子分離層１３の形成のための多段イオン注入の詳細を説明するための図である。具体的には、窒化物半導体結晶に対して、その主面（たとえばｃ面）の法線方向（たとえばｃ軸方向）に対して、５〜１０度傾斜した方向からイオン注入した場合において、注入されたイオンの衝撃によって生じる結晶欠陥の深さ依存性を示す。
ヘリウムイオンを次の表１の条件で第１〜第５段階の５段階で窒化物半導体結晶にイオン注入することにより、各段階のイオン注入により、加速エネルギーに応じて異なる深さにヘリウムイオンが到達する。それによって、窒化物半導体結晶中に形成される結晶欠陥の深さ方向の分布は、表面から異なる深さにピークを有するプロファイルを示す。第１〜第５段階のイオン注入によって生じる結晶欠陥分布のプロファイルを合成した合成プロファイルは、１．１μｍ程度の深さまで一定値以上の結晶欠陥密度を有している。したがって、この深さまで高抵抗化できることが分かる。
Figure 0006245559
また、傾斜した方向からのイオン注入によって、窒化物半導体結晶を構成する原子にイオンが衝突しやすくなるので、イオン注入の深さを正確に制御できる。これにより、確実に、高抵抗の素子分離層１３が形成されるので、リーク電流を低減した窒化物半導体装置を提供できる。とくに、傾斜角を５〜１０度とすることにより、イオン注入の深さを正確に制御して、高抵抗な素子分離層１３を実現できる。
図１８は、オフ時リーク特性を示す。より具体的には、ゲート電極８にオフ電圧を印加してソース−ドレイン間が遮断されている状態において、ドレイン電流Ｉｄ（ソース−ドレイン間電流）およびゲート電流Ｉｇ（ソース−ゲート間電流）を測定した結果を示す。横軸は、ソース電極６およびドレイン電極７の間のバイアスである。
曲線Ｃ１ｄ，Ｃ１ｇは、図８の構成から素子分離層１３を省き、第２ＡｌＧａＮ層２２２を省いた構造（比較例１）についての実験結果を示す。曲線Ｃ２ｄ，Ｃ２ｇは、図８の構成から第２ＡｌＧａＮ層２２２を省いた構造（比較例２）についての実験結果を示す。また、曲線Ｃ３ｄ，Ｃ３ｇは、図８の構成から素子分離層１３を省いた構造（比較例３）についての実験結果を示す。さらに、曲線Ｅｄ，Ｅｇは図８に示す実施形態に係る構造（実施例）についての実験結果を示す。
比較例１，２の比較から、素子分離層１３を設けることによって、ドレインリーク電流を２桁程度低減でき、かつゲートリーク電流を４桁程度低減できることが分かる。さらに、比較例２と実施例との比較、および比較例１と比較例３との比較から、高アルミニウム組成ＡｌＧａＮ層からなる第１ＡｌＧａＮ層２２１と電子走行層３との間に低アルミニウム組成ＡｌＧａＮ層からなる第２ＡｌＧａＮ層２２２を設けることによって、ドレインリーク電流およびゲートリーク電流を低減できることが分かる。そして、比較例３と実施例との比較から、高アルミニウム組成ＡｌＧａＮ層からなる第１ＡｌＧａＮ層２２１と電子走行層３との間に低アルミニウム組成ＡｌＧａＮ層からなる第２ＡｌＧａＮ層２２２を設け、かつ素子分離層１３を設けた構造によって、ドレインリーク電流およびゲートリーク電流を最も低減できることが分かる。
以上のように、この実施形態の構成によれば、基板１と電子走行層３との間にはＡｌＧａＮバッファ層２２が形成されており、さらに、電子供給層４および電子走行層３を貫通する素子分離層１３がＡｌＧａＮバッファ層２２に達している。素子分離層１３は、イオン注入によって窒化物半導体に結晶欠陥を引き起こすことによって高抵抗化した領域からなる。この素子分離層１３によって、基板１の主面方向に沿う方向に関する素子分離を行うことができる。
また、ＡｌＧａＮバッファ層２２は、高アルミニウム組成の第１ＡｌＧａＮ層２２１および低アルミニウム組成の第２ＡｌＧａＮ層２２２を有し、第２ＡｌＧａＮ層２２２が第１ＡｌＧａＮ層２２１よりも電子走行層３に近い領域に配置されている。低アルミニウム組成の第２ＡｌＧａＮ層２２２と基板１との間に高アルミニウム組成の第１ＡｌＧａＮ層２２１が介在することによって、ＡｌＧａＮバッファ層２２の厚さ方向に関するエネルギーレベルの変化が小さくなる。そのため、ポテンシャル障壁が厚くなるので、量子トンネル効果によるリークを抑制できる。こうして、バッファ層２を介するリーク経路を遮断できる。
こうして、イオン注入によってバッファ層２に達するように形成された素子分離層と、高アルミニウム組成領域と低アルミニウム組成領域とを組み合わせたＡｌＧａＮバッファ層２２とによって、リーク電流の少ない窒化物半導体装置を提供できる。
素子分離層１３が個々の素子領域ＤＲを取り囲むように形成されているので、素子領域ＤＲの内外間のリークを抑制または防止できる。さらに、素子分離層１３は、素子間配線を形成する配線膜１６，１７，１８によって共通接続された複数の素子領域ＤＲを全体的に取り囲んでいるので、個々の素子領域におけるリークを低減しながら、複数の素子領域にそれぞれ形成された複数の素子を結合して目的とする機能を実現する大素子を構成することができ、かつその大素子全体としてのリーク電流を低減できる。
また、この実施形態では、素子分離層１３の上のスペースを利用して配線膜１６，１７，１８が引き回されているので、高集積化に有利な構成となる。そればかりでなく、配線膜１６，１７，１８の下の素子分離層１３がバッファ層２にまで達する厚い高抵抗層であるので、寄生容量を少なくすることができ、それに応じて、高速動作が可能になる。したがって、個々の素子領域におけるリークを低減しながら、高速動作が可能な窒化物半導体装置を提供できる。
また、素子分離層１３が、質量数が１０より小さく２より大きい元素を材料とする斜めインプランテーションによるイオン多段注入によって形成された高抵抗層である。そのため、ＧａＮ層からなる電子走行層３を厚くして電子移動度を高めたり、ＡｌＧａＮバッファ層２２を厚くしてリーク電流を低減したりしても、バッファ層２に到達する深い位置まで高抵抗な素子分離層１３を形成できる。また、窒化物半導体の結晶構造に対して十分な結晶欠陥を生じさせるために十分な質量数の元素を材料としたイオン種が用いられているので、たとえば、ソース電極６およびドレイン電極７を窒化物半導体層にオーミック接触させるための熱処理時などに、結晶欠陥が治癒されてしまうといったことがない。それにより、素子分離層１３は、いずれの深さ位置においても十分に高い抵抗値を有するので、リーク電流を効果的に低減できる。
この実施形態は、次のように変形することもできる。
たとえば、前述の実施形態では、高アルミニウム組成の第１ＡｌＧａＮ層２２１上に低アルミニウム組成の第２ＡｌＧａＮ層２２２が積層されているが、第２ＡｌＧａＮ層２２２よりもさらにアルミニウム組成の小さい第３ＡｌＧａＮ層を第２ＡｌＧａＮ層２２２と電子走行層３との間に介在させてもよい。すなわち、ＡｌＮバッファ層２１と電子走行層３との間に、２層以上の任意の数のＡｌＧａＮ層を介在させ、そのアルミニウム組成をＡｌＮバッファ層２１から電子走行層３に向かって単調に低くしてもよい。さらにまた、ＡｌＮバッファ層２１と電子走行層３との間に、アルミニウム組成ｘが電子走行層３に近づくに従って連続的にかつ単調に減少するＡｌxＧａ1-xＮ層（０＜ｘ≦１）を介在させた構成としてもよい。
また、ＡｌＮバッファ層２１を省いてもよい。ただし、その場合でも、基板１との界面におけるＡｌＧａＮ層のＧａ組成は零であることが好ましい。
また、前述の実施形態では、電子供給層４の表面にキャップ層５が設けられているが、このキャップ層５は省いてもよい。
また、前述の実施形態では、複数の素子領域ＤＲに共通の機能の素子が形成されていて、それらが素子間配線（配線膜１６，１７，１８）によって接続されることによって大素子が形成されている。しかし、複数の素子領域に異なる機能の素子が形成されていて、それらが素子間配線によって接続されることによって、大素子が形成されてもよい。さらにまた、必要な機能に応じて、前記複数の素子領域にそれぞれ形成された複数の素子が、第１の素子と、第１の素子と共通の機能を有する第２の素子と、第１の素子とは異なる機能を有する第３の素子とを含んでいてもよい。これにより、共通の機能の素子と異なる機能の素子とを組み合わせて、目的とする機能の大素子を構成できる。
さらに、この第２の実施形態に対して、第１の実施形態（図１〜図７）の特徴が組み込まれてもよい。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、それぞれ２０１２年１０月１１日および２０１２年１２月１３日に日本国特許庁に提出された特願２０１２−２２６２５６号および特願２０１２−２７２７２５号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１０２ バッファ層
１０３ 電子走行層
１０４ 電子供給層
１０５ パッシベーション膜
１０６ ソース電極
１０７ ドレイン電極
１０８ ゲート電極
１０９ リセス
１０９ａ 底部
１０９ｂ 側壁部
１１０ ゲート絶縁膜
１１１ 熱酸化膜
１１１ａ 底部被覆部
１１１ｂ 側壁被覆部
１１５ 二次元電子ガス
ＤＲ 素子領域
１ 基板
２ バッファ層
３ 電子走行層
４ 電子供給層
５ キャップ層
６ ソース電極
７ ドレイン電極
８ ゲート電極
９ パッシベーション膜
１０ ゲート絶縁膜
１１ 二次元電子ガス
１２ 層間絶縁膜
１３ 素子分離層
１６ ソース配線膜
１７ ドレイン配線膜
１８ ゲート配線膜
２１ ＡｌＮバッファ層
２２ ＡｌＧａＮバッファ層
２２１ 第１ＡｌＧａＮ層（高アルミニウム組成）
２２２ 第２ＡｌＧａＮ層（低アルミニウム組成）

Claims (47)

  1. 窒化物半導体からなる電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなり、表面から前記電子走行層に達するリセスを有する電子供給層と、
    前記リセス内で露出する前記電子走行層の表面に形成され、膜中の酸素濃度が、膜厚方向に対して勾配を有している熱酸化膜と、
    前記熱酸化膜に接するように前記リセス内に埋め込まれたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記熱酸化膜および前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極と、
    前記ゲート電極を挟むように間隔を開けて前記電子供給層上に設けられたソース電極およびドレイン電極と、
    を含む窒化物半導体装置。
  2. 前記熱酸化膜がＧａおよびＯを含む、請求項１に記載の窒化物半導体装置。
  3. 前記熱酸化膜中の酸素濃度は、前記ゲート絶縁膜との界面において最大であり、前記電子走行層に向かうに従って小さくなる、請求項１または２に記載の窒化物半導体装置。
  4. 窒化物半導体からなる電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなり、表面から前記電子走行層に達するリセスを有する電子供給層と、
    前記リセス内で露出する前記電子走行層の表面に形成された熱酸化膜と、
    前記熱酸化膜に接するように前記リセス内に埋め込まれたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記熱酸化膜および前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極と、
    前記ゲート電極を挟むように間隔を開けて前記電子供給層上に設けられたソース電極およびドレイン電極と、
    を含み、
    前記熱酸化膜中の酸素濃度は、前記ゲート絶縁膜との界面において最大であり、前記電子走行層に向かうに従って小さくなる、窒化物半導体装置。
  5. 前記熱酸化膜中の最大酸素濃度は、１０２０ｃｍ−３以下である、請求項１〜４のいずれか一項に記載の窒化物半導体装置。
  6. 前記熱酸化膜の膜厚が前記ゲート絶縁膜の膜厚よりも小さい、請求項１〜５のいずれか一項に記載の窒化物半導体装置。
  7. 前記ゲート絶縁膜の膜厚が前記熱酸化膜の膜厚のほぼ２倍である、請求項１〜６のいずれか一項に記載の窒化物半導体装置。
  8. 前記熱酸化膜の膜厚が１ｎｍ〜１００ｎｍである、請求項１〜７のいずれか一項に記載の窒化物半導体装置。
  9. 前記熱酸化膜が前記リセス内で露出する前記電子走行層の表面に形成された第１部分と、前記リセス内で露出する前記電子供給層の表面に形成された第２部分とを含み、前記第１部分と前記第２部分との膜厚が異なっている、請求項１〜８のいずれか一項に記載の窒化物半導体装置。
  10. 窒化物半導体からなる電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなり、表面から前記電子走行層に達するリセスを有する電子供給層と、
    前記リセス内で露出する前記電子走行層の表面に形成された熱酸化膜と、
    前記熱酸化膜に接するように前記リセス内に埋め込まれたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記熱酸化膜および前記ゲート絶縁膜を挟んで前記電子走行層に対向するゲート電極と、
    前記ゲート電極を挟むように間隔を開けて前記電子供給層上に設けられたソース電極およびドレイン電極と、
    を含み、
    前記熱酸化膜が前記リセス内で露出する前記電子走行層の表面に形成された第１部分と、前記リセス内で露出する前記電子供給層の表面に形成された第２部分とを含み、前記第１部分と前記第２部分との膜厚が異なっている、窒化物半導体装置。
  11. 前記ゲート絶縁膜の比誘電率が、前記電子供給層の比誘電率よりも高い、請求項１〜１０のいずれか一項に記載の窒化物半導体装置。
  12. 前記ゲート絶縁膜が、ＡＬＤ法によって形成された絶縁膜である、請求項１〜１１のいずれか一項に記載の窒化物半導体装置。
  13. 前記ゲート絶縁膜が、Ａｌ２Ｏ３からなる、請求項１〜１２のいずれか一項に記載の窒化物半導体装置。
  14. 前記ゲート絶縁膜は、前記リセスの最底部において、膜厚のほぼ半分が前記電子走行層および前記電子供給層の界面よりも前記電子走行層側に位置している、請求項１〜１３のいずれか一項に記載の窒化物半導体装置。
  15. 前記ゲート絶縁膜の膜厚が、５ｎｍ〜５０ｎｍである、請求項１〜１４のいずれか一項に記載の窒化物半導体装置。
  16. 前記電子走行層の膜厚が、５０ｎｍ〜２０００ｎｍである、請求項１〜１５のいずれか一項に記載の窒化物半導体装置。
  17. 前記電子走行層がＧａＮからなり、前記電子供給層がＡｌＧａＮからなる、請求項１〜１６のいずれか一項に記載の窒化物半導体装置。
  18. 基板と、
    前記基板上に形成され、窒化物半導体からなる電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とは組成の異なる窒化物半導体からなる電子供給層と、
    前記基板と前記電子走行層との間に介在され、アルミニウム組成が相対的に高い高アルミニウム組成領域と、前記高アルミニウム組成領域よりもアルミニウム組成が低く、かつ前記高アルミニウム組成領域よりも前記電子走行層に近い領域に配置された低アルミニウム組成領域とを有するＡｌＧａＮ層バッファ層と、
    前記電子走行層の厚さ方向に対して傾斜した方向からのイオン注入によって結晶欠陥を引き起こして高抵抗化した高抵抗層からなり、前記電子供給層および前記電子走行層を貫通して前記ＡｌＧａＮバッファ層に達する素子分離層と、を含む、窒化物半導体装置。
  19. 前記ＡｌＧａＮバッファ層は、前記基板から前記電子走行層に向かう層厚方向に関して、前記電子走行層に近づくほどアルミニウム組成が小さくなるようにアルミニウム組成を調整したＡｌＧａＮ層である、請求項１８に記載の窒化物半導体装置。
  20. 前記ＡｌＧａＮバッファ層が、第１アルミニウム組成の第１アルミニウム組成ＡｌＧａＮ層と、前記第１アルミニウム組成ＡｌＧａＮ層よりも前記電子走行層側に積層され、前記第１アルミニウム組成よりも小さな第２アルミニウム組成の第２アルミニウム組成ＡｌＧａＮ層とを含み、前記高アルミニウム組成領域が前記第１アルミニウム組成ＡｌＧａＮ層を含み、前記低アルミニウム組成領域が前記第２アルミニウム組成ＡｌＧａＮ層を含む、請求項１８または１９に記載の窒化物半導体装置。
  21. 前記ＡｌＧａＮバッファ層と前記基板との間に介在されたＡｌＮバッファ層をさらに含む、請求項１８〜２０のいずれか一項に記載の窒化物半導体装置。
  22. 前記素子分離層が、素子領域を取り囲むように形成されている、請求項１８〜２１のいずれか一項に記載の窒化物半導体装置。
  23. 前記素子分離層の上に配置された配線をさらに含む、請求項１８〜２２のいずれか一項に記載の窒化物半導体装置。
  24. 前記素子分離層が、複数の素子領域を分離するように形成されており、
    前記複数の素子領域にそれぞれ形成された複数の素子の間を接続する素子間配線をさらに含む、請求項１８〜２３のいずれか一項に記載の窒化物半導体装置。
  25. 前記複数の素子領域にそれぞれ形成された複数の素子が異なる機能を有する２以上の素子を含む、請求項２４に記載の窒化物半導体装置。
  26. 前記複数の素子領域にそれぞれ形成された複数の素子が共通の機能を有する２つ以上の素子を含む、請求項２４または２５に記載の窒化物半導体装置。
  27. 前記素子間配線によって接続された複数の素子の素子領域を取り囲むように前記素子分離層が形成されている、請求項２４〜２６のいずれか一項に記載の窒化物半導体装置。
  28. 前記素子分離層が、質量数が１０より小さく２より大きい元素を材料とするイオンの注入によって形成された高抵抗層である、請求項１８〜２７のいずれか一項に記載の窒化物半導体装置。
  29. 前記素子分離層が、ヘリウムイオンの注入によって形成された高抵抗層である、請求項１８〜２７のいずれか一項に記載の窒化物半導体装置。
  30. 前記素子分離層が、複数の加速エネルギーを用いたイオン注入によって形成された高抵抗層である、請求項１８〜２９のいずれか一項に記載の窒化物半導体装置。
  31. 前記イオン注入方向の前記電子走行層の厚さ方向に対する傾斜角が５〜１０度である、請求項１８〜３０のいずれか一項に記載の窒化物半導体装置。
  32. 前記電子走行層がＧａＮからなり、前記電子供給層がＡｌＧａＮからなる、請求項１８〜３１のいずれか一項に記載の窒化物半導体装置。
  33. 前記電子走行層が４００ｎｍ以上の厚さのＧａＮ層である、請求項１８〜３２のいずれか一項に記載の窒化物半導体装置。
  34. 前記電子供給層上に間隔を開けて配置されたソース電極およびドレイン電極と、
    前記ソース電極および前記ドレイン電極の間において前記電子走行層に対向するように配置されたゲート電極と、
    をさらに含む、請求項１８〜３３のいずれか一項に記載の窒化物半導体装置。
  35. 前記ゲート電極が、前記素子分離層とともに、前記ソース電極を取り囲むように形成されている、請求項３４に記載の窒化物半導体装置。
  36. 前記ソース電極、前記ドレイン電極および前記ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜を貫通するソースコンタクト孔を介して前記ソース電極に接続され、前記層間絶縁膜上に配置されたソース配線膜と、
    前記層間絶縁膜を貫通するドレインコンタクト孔を介して前記ドレイン電極に接続され、前記層間絶縁膜上に配置されたドレイン配線膜と、をさらに含み、
    前記ソース配線膜と前記ドレイン配線膜とが、前記層間絶縁膜上で櫛歯状に噛み合うパターンに形成されている、請求項３４または３５に記載の窒化物半導体装置。
  37. 前記配線が、前記ゲート電極に接続されたゲート配線を含む、請求項２３に係る、請求項３４〜３６のいずれか一項に記載の窒化物半導体装置。
  38. 基板上に、アルミニウム組成が基板に近い領域において相対的に高く、基板から遠い領域において相対的に低くなるようにＡｌＧａＮ結晶をエピタキシャル成長させてＡｌＧａＮバッファ層を形成する工程と、
    前記ＡｌＧａＮバッファ層上に、窒化物半導体をエピタキシャル成長させて電子走行層を形成する工程と、
    前記電子走行層上に、前記電子走行層とは異なる組成の窒化物半導体層をエピタキシャル成長させて電子供給層を形成する工程と、
    前記電子供給層、前記電子走行層および前記ＡｌＧａＮバッファ層に前記基板の主面に対して傾斜した方向からイオン注入して結晶構造を破壊することにより、前記電子供給層および前記電子走行層を貫通して前記ＡｌＧａＮバッファ層に到達する高抵抗の素子分離層を形成する工程と、
    を含む、窒化物半導体装置の製造方法。
  39. 前記ＡｌＧａＮバッファ層を形成する工程が、第１アルミニウム組成の第１アルミニウム組成ＡｌＧａＮ層を形成する工程と、前記第１アルミニウム組成ＡｌＧａＮ層よりも上に前記第１アルミニウム組成よりも小さな第２アルミニウム組成の第２アルミニウム組成ＡｌＧａＮ層を形成する工程とを含む、請求項３８に記載の窒化物半導体装置の製造方法。
  40. 前記ＡｌＧａＮバッファ層を形成する工程の前に、前記基板上にＡｌＮバッファ層を形成する工程をさらに含み、前記ＡｌＮバッファ層の上に前記ＡｌＧａＮバッファ層が形成される、請求項３８または３９に記載の窒化物半導体装置の製造方法。
  41. 前記素子分離層が、素子領域を取り囲むように形成される、請求項３８〜４０のいずれか一項に記載の窒化物半導体装置の製造方法。
  42. 前記素子分離層が、複数の素子領域を分離するように形成され、
    前記複数の素子領域にそれぞれ形成された素子間を接続する素子間配線を形成する工程をさらに含む、請求項３８〜４１のいずれか一項に記載の窒化物半導体装置の製造方法。
  43. 前記イオン注入を、質量数が１０より小さく２より大きい元素を材料とするイオンを用いて行う、請求項３８〜４２のいずれか一項に記載の窒化物半導体装置の製造方法。
  44. 前記イオン注入を、ヘリウムイオンを用いて行う、請求項３８〜４２のいずれか一項に記載の窒化物半導体装置の製造方法。
  45. 前記イオン注入を、複数の加速エネルギーを用いて行う、請求項３８〜４４のいずれか一項に記載の窒化物半導体装置の製造方法。
  46. 前記イオン注入を、前記基板の主面の法線方向に対して５〜１０度傾斜した方向から行う、請求項３８〜４５のいずれか一項に記載の窒化物半導体装置の製造方法。
  47. 前記電子走行層を形成する工程が、厚さ４００ｎｍ以上のＧａＮ層をエピタキシャル成長させる工程を含む、請求項３８〜４６のいずれか一項に記載の窒化物半導体装置の製造方法。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5781292B2 (ja) * 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
US9837521B2 (en) 2012-10-11 2017-12-05 Rohm Co., Ltd. Nitride semiconductor device and fabrication method therefor
US9443969B2 (en) * 2013-07-23 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having metal diffusion barrier
KR102145881B1 (ko) * 2013-12-23 2020-08-19 인텔 코포레이션 이동도 개선된 ｎ-ｍｏｓ를 위한 인장 소스 드레인 ⅲ-ⅴ 트랜지스터들
CN110854185A (zh) 2014-05-30 2020-02-28 台达电子工业股份有限公司 半导体装置
FR3031239B1 (fr) * 2014-12-30 2023-04-28 Thales Sa Passivation multicouche de la face superieure de l'empilement de materiaux semi-conducteurs d'un transistor a effet de champ.
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US9953841B2 (en) * 2015-05-08 2018-04-24 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
JP6935479B2 (ja) * 2015-08-10 2021-09-15 ローム株式会社 窒化物半導体デバイス
JP6234975B2 (ja) * 2015-10-02 2017-11-22 株式会社豊田中央研究所 半導体装置
JP6687831B2 (ja) * 2015-10-30 2020-04-28 富士通株式会社 化合物半導体装置及びその製造方法
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
US10651317B2 (en) 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode
US20170301780A1 (en) * 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. High-voltage gan high electron mobility transistors with reduced leakage current
US9960127B2 (en) 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
JP6677114B2 (ja) * 2016-07-19 2020-04-08 豊田合成株式会社 半導体装置およびその製造方法
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
CN109690784A (zh) * 2016-08-22 2019-04-26 香港科技大学 具有栅极-电介质/半导体界面保护层的金属绝缘体半导体晶体管
WO2018042541A1 (ja) * 2016-08-31 2018-03-08 国立大学法人大阪大学 半導体装置および半導体装置の製造方法
US10770575B2 (en) * 2016-09-30 2020-09-08 Intel Corporation Vertical group III-N devices and their methods of fabrication
US10204995B2 (en) * 2016-11-28 2019-02-12 Infineon Technologies Austria Ag Normally off HEMT with self aligned gate structure
JP6868389B2 (ja) * 2016-12-27 2021-05-12 住友化学株式会社 半導体基板および電子デバイス
JP6629252B2 (ja) * 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
JP7056408B2 (ja) * 2017-06-30 2022-04-19 富士電機株式会社 窒化ガリウム系半導体装置および窒化ガリウム系半導体装置の製造方法
US10700188B2 (en) * 2017-11-02 2020-06-30 Rohm Co., Ltd. Group III nitride semiconductor device with first and second conductive layers
JP2019121785A (ja) * 2017-12-27 2019-07-22 ローム株式会社 半導体装置およびその製造方法
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
US11257676B2 (en) * 2018-01-19 2022-02-22 Fuji Electric Co., Ltd. Gallium nitride based semiconductor device and manufacturing method of gallium nitride based semiconductor device
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
JP7316757B2 (ja) * 2018-02-23 2023-07-28 ローム株式会社 半導体装置
JP2021533556A (ja) * 2018-08-06 2021-12-02 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造
JP7395273B2 (ja) * 2019-07-02 2023-12-11 ローム株式会社 窒化物半導体装置およびその製造方法
CN112490285B (zh) 2019-09-12 2024-01-02 联华电子股份有限公司 半导体装置及其制作方法
US11328957B2 (en) * 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2021195506A1 (en) 2020-03-26 2021-09-30 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon
JP2021044588A (ja) * 2020-12-17 2021-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
CN112635545B (zh) * 2020-12-18 2022-05-31 华南师范大学 具有不对称栅介质层的增强型GaN基MIS-HEMT及其制备方法
CN113644128A (zh) * 2021-06-29 2021-11-12 西安电子科技大学 一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767546A (en) * 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
JP4134575B2 (ja) 2002-02-28 2008-08-20 松下電器産業株式会社 半導体装置およびその製造方法
JP4154960B2 (ja) 2002-08-29 2008-09-24 三菱電機株式会社 半導体装置およびその製造方法
US7323376B2 (en) * 2003-01-22 2008-01-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device including a group III nitride semiconductor
US7176115B2 (en) * 2003-03-20 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride substrate and semiconductor device
US7288803B2 (en) * 2004-10-01 2007-10-30 International Rectifier Corporation III-nitride power semiconductor device with a current sense electrode
JP5237535B2 (ja) 2005-07-28 2013-07-17 パナソニック株式会社 半導体装置
JP2007150106A (ja) * 2005-11-29 2007-06-14 Nec Corp Ｉｉｉ族窒化物半導体基板
JP5400266B2 (ja) 2006-04-17 2014-01-29 パナソニック株式会社 電界効果トランジスタ
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
JP5242068B2 (ja) 2007-03-23 2013-07-24 古河電気工業株式会社 ＧａＮ系半導体デバイスおよびその製造方法
US8110890B2 (en) * 2007-06-05 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device isolation structure
JP5262185B2 (ja) 2008-02-29 2013-08-14 富士通株式会社 半導体装置の製造方法
JP5337415B2 (ja) * 2008-06-30 2013-11-06 シャープ株式会社 ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
JP2010278333A (ja) * 2009-05-29 2010-12-09 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
JP2011171440A (ja) * 2010-02-17 2011-09-01 Sharp Corp Ｉｉｉ族窒化物系へテロ電界効果トランジスタ
JP2011187643A (ja) 2010-03-08 2011-09-22 Sharp Corp ヘテロ接合型電界効果トランジスタ
JP5613474B2 (ja) * 2010-06-24 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP5620767B2 (ja) 2010-09-17 2014-11-05 パナソニック株式会社 半導体装置
JP5839804B2 (ja) * 2011-01-25 2016-01-06 国立大学法人東北大学 半導体装置の製造方法、および半導体装置
JP5913816B2 (ja) 2011-02-21 2016-04-27 富士通株式会社 半導体装置の製造方法
TWI544628B (zh) * 2011-05-16 2016-08-01 Renesas Electronics Corp Field effect transistor and semiconductor device
US20130320349A1 (en) * 2012-05-30 2013-12-05 Triquint Semiconductor, Inc. In-situ barrier oxidation techniques and configurations
US9837521B2 (en) * 2012-10-11 2017-12-05 Rohm Co., Ltd. Nitride semiconductor device and fabrication method therefor

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