WO2018042541A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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渡部　平司
高寛 山田
幹人 野▲崎▼
卓治 細井
志村　考功
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国立大学法人大阪大学
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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • SiC semiconductor made of SiC is known (for example, Patent Document 1).
  • GaN semiconductors have attracted attention as materials for power devices that exceed the performance of SiC semiconductors.
  • An insulating thin film such as a silicon oxide film (SiO 2 ) is deposited on the surface of the GaN substrate to form a MOS structure.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device and a semiconductor manufacturing apparatus having good interface electrical characteristics.
  • the semiconductor device includes an underlayer, an interface layer, and a deposited layer.
  • the underlayer includes a nitride semiconductor having gallium.
  • the interface layer is adjacent to the foundation layer.
  • the interface layer includes gallium oxide.
  • the deposited layer is adjacent to the interface layer.
  • the deposited layer has a larger band gap than the interface layer.
  • the interface layer has crystallinity.
  • the interface layer has ⁇ -phase Ga 2 O 3 .
  • the interface layer further includes ⁇ -phase Ga 2 O 3 .
  • the proportion of the ⁇ phase Ga 2 O 3 volume in the volume of the interface layer is larger than the proportion of the ⁇ phase Ga 2 O 3 .
  • the crystal orientation of the gallium oxide in the interface layer is aligned with the crystal orientation of the nitride semiconductor in the underlayer.
  • the thickness of the interface layer is greater than 0 and equal to or less than 10 nm.
  • the thickness of the interface layer is thinner than the thickness of the deposited layer.
  • the root mean square of the surface roughness of the interface layer is greater than 0 and 5 nm or less.
  • the root mean square of the surface roughness of the interface layer is greater than 0 and 1 nm or less.
  • the method of manufacturing a semiconductor device includes a step of preparing an underlayer containing a nitride semiconductor containing gallium, a step of forming an interface layer containing gallium oxide on the surface of the underlayer by processing, and the interface layer And a step of forming a deposited layer having a large band gap.
  • the treatment includes an oxidation treatment.
  • the oxidation treatment includes a dry oxidation treatment at a temperature of 800 ° C. or higher and 1000 ° C. or lower, an oxidation treatment using an oxidizing agent other than oxygen molecules, a radical oxidation treatment using active oxygen, and an oxidation treatment in a solution. And any one of heat treatment performed after forming the gallium oxide at room temperature.
  • the deposited layer in the step of forming the deposited layer, is formed adjacent to the interface layer.
  • the deposited layer is formed after forming the interface layer.
  • the deposited layer in the step of forming the deposited layer, is formed so as to be adjacent to the base layer.
  • the interface layer is formed after the deposited layer is formed.
  • the treatment includes sputtering.
  • the electrical interface characteristics between the semiconductor and the insulating film can be improved.
  • FIG. 1 is a cross-sectional view showing a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 includes a foundation layer 10, an interface layer 20, a deposition layer 30, and an electrode layer 40.
  • the underlayer 10 includes a nitride semiconductor.
  • the nitride semiconductor includes gallium (Ga).
  • the nitride semiconductor is, for example, a gallium nitride (GaN) substrate or an aluminum gallium nitride (AlGaN) substrate.
  • the foundation layer 10 is a substrate in which gallium nitride (GaN) is formed on a silicon (Si) substrate.
  • a substrate in which gallium nitride (GaN) is formed on a silicon (Si) substrate may be referred to as a GaN / Si substrate.
  • the interface layer 20 is adjacent to the foundation layer 10.
  • the interface layer 20 includes gallium oxide (Ga 2 O 3 ).
  • the interface layer 20 may further contain nitric oxide (NO).
  • the thickness d1 of the interface layer 20 is, for example, greater than 0 and 10 nm or less.
  • the thickness d1 of the interface layer 20 is, for example, greater than 0 and 5 nm or less. More preferably, the thickness d1 of the interface layer 20 is, for example, greater than 0 and 1 nm or less.
  • the thickness d1 of the interface layer 20 is preferably smaller than the thickness d2 of the deposition layer 30.
  • the thickness d1 of the interface layer 20 is 5 nm
  • the thickness d2 of the deposition layer 30 is 15 nm.
  • the deposited layer 30 is adjacent to the interface layer 20.
  • the deposited layer 30 has a larger band gap than the interface layer 20.
  • the deposited layer 30 includes, for example, silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), or hafnium oxide (HfO 2 ).
  • the deposited layer 30 functions as an insulating film. Therefore, the difference between the band gap of the deposited layer 30 and the band gap of the interface layer 20 is preferably large.
  • the band gap of gallium oxide (Ga 2 O 3 ) in the deposited layer 30 is about 4.9 eV. Therefore, the band gap of the deposited layer 30 is preferably, for example, 6.0 eV or more. Therefore, the deposited layer 30 preferably contains silicon oxide (SiO 2 ) having a band gap of about 8.9 eV or aluminum oxide (Al 2 O 3 ) having a band gap of about 7.0 to 8.0 eV. .
  • the electrode layer 40 has a first electrode layer 42 and a second electrode layer 44.
  • the first electrode layer 42 is adjacent to the deposited layer 30.
  • the first electrode layer 42 is, for example, nickel.
  • the second electrode layer 44 is adjacent to the foundation layer 10.
  • the second electrode layer 44 is, for example, aluminum.
  • the semiconductor device 100 includes the interface layer 20 containing gallium oxide between the base layer 10 and the deposition layer 30. Therefore, the electrical interface characteristics between the semiconductor and the insulating film can be improved. For example, frequency dispersion of the CV curve can be suppressed. In addition, leakage current can be suppressed. As a result, the semiconductor device 100 is suitably used as a power semiconductor.
  • FIG. 2 is a cross-sectional view showing a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention.
  • an underlayer 10 is prepared.
  • an interface layer 20 is formed on the surface of the base layer 10 by processing.
  • the interface layer 20 includes gallium oxide (Ga 2 O 3 ).
  • the treatment is an oxidation treatment.
  • the oxidation treatment is, for example, a dry oxidation treatment at a temperature of 800 ° C. or higher and 1000 ° C. or lower.
  • the time for the oxidation treatment is, for example, 30 minutes.
  • a deposited layer 30 is formed.
  • the deposition layer 30 is formed so as to be adjacent to the interface layer 20.
  • the deposited layer 30 has a larger band gap than the interface layer 20.
  • the electrode layer 40 is formed.
  • the first electrode layer 42 is formed adjacent to the deposition layer 30.
  • the second electrode layer 44 is formed so as to be adjacent to the base layer 10.
  • FIG. 3 is a diagram showing an X-ray diffraction spectrum of the semiconductor device 100 according to the embodiment of the present invention.
  • the horizontal axis represents the diffraction angle
  • the vertical axis represents the diffraction intensity (arbitrary unit).
  • P1 represents a Bragg angle corresponding to Si (220)
  • P2 represents a Bragg angle corresponding to GaN (11-20)
  • P3 represents a black angle corresponding to ⁇ -Ga 2 O 3 (020)
  • P4 Indicates a black angle corresponding to ⁇ -Ga 2 O 3 (30-30).
  • Data L1 represents data of an X-ray diffraction spectrum when no thermal oxidation treatment is performed.
  • Data L2, data L3, data L4, data L5, and data L6 indicate data of X-ray diffraction spectra when thermal oxidation is performed at temperatures of 700 ° C., 800 ° C., 850 ° C., 900 ° C., and 1000 ° C., respectively.
  • ⁇ means a bar attached to the index immediately after that, and “ ⁇ ” is added before the index to indicate a negative index.
  • a diffraction peak P4 of ⁇ -phase Ga 2 O 3 can be confirmed. It is known that crystals of gallium oxide (Ga 2 O 3 ) formed by thermal oxidation are generally ⁇ -phase. On the other hand, gallium oxide (Ga 2 O 3 ) crystals of the semiconductor device 100 were confirmed to be a mixed crystal composed of an ⁇ phase and a ⁇ phase based on many years of research by the inventors. That is, the interface layer 20 has ⁇ -phase Ga 2 O 3 and ⁇ -phase Ga 2 O 3 . As shown in FIG.
  • the diffraction intensity of the diffraction peak P4 of the ⁇ -phase Ga 2 O 3 is larger than the diffraction intensity of the diffraction peak P3 of the ⁇ -phase Ga 2 O 3 . Therefore, the proportion of the ⁇ -phase Ga 2 O 3 volume in the volume of the interface layer 20 is larger than the proportion of the ⁇ -phase Ga 2 O 3 .
  • the diffraction peak P4 of the ⁇ phase Ga 2 O 3 could be confirmed from the data L4.
  • FIG. 4A is a photograph showing an atomic force microscope (AFM) image of the underlayer 10 and the interface layer 20.
  • FIG. 4C is a photograph showing an atomic force microscope image of the underlayer 10.
  • FIG. 4B is a cross-sectional view showing the base layer 10 and the interface layer 20.
  • FIG. 4D is a cross-sectional view showing the base layer 10.
  • FIG. 4A is a photograph of a sample obtained by thermally oxidizing the underlayer 10 at 900 ° C.
  • FIG. 4C is a photograph of a sample obtained by etching the sample shown in FIG. 4A with hydrofluoric acid.
  • a gallium oxide crystal (Ga 2 O 3 ) 22 is surrounded by a chain line. As shown in FIG. 4A, the gallium oxide crystal (Ga 2 O 3 ) 22 has a triangular shape. As shown in FIG. 4A, the gallium oxide crystal (Ga 2 O 3 ) 22 is formed along a predetermined direction.
  • FIG.4 (c) the location which appears black is enclosed with the chain line.
  • a portion surrounded by a chain line in FIG. 4A that is, a pit 24 having substantially the same size as the gallium oxide crystal (Ga 2 O 3 ) 22 is formed. Therefore, the portion surrounded by the chain line corresponds to the place where the gallium oxide crystal (Ga 2 O 3 ) 22 was placed before the etching process.
  • the location enclosed with the chain line is also formed along the predetermined direction.
  • the crystal orientation of the nitride semiconductor of the underlayer 10 and the crystal orientation of gallium oxide (Ga 2 O 3 ) of the interface layer 20 are not random but are in contact with each other with a certain crystal orientation relationship. Yes.
  • gallium oxide (Ga 2 O 3 ) is oriented and grown in the in-plane direction reflecting the crystal structure of the underlayer 10. It is suggested.
  • FIG. 5 is a diagram showing an X-ray diffraction spectrum of the semiconductor device 100 according to the embodiment of the present invention.
  • the X-ray diffraction spectrum is measured by rotating the semiconductor device 100.
  • the horizontal axis indicates the rotation angle of the semiconductor device 100
  • the vertical axis indicates the diffraction intensity (arbitrary unit).
  • P5a to P5f show diffraction peaks of ⁇ -phase Ga 2 O 3 .
  • the rotation angle of P5a is about 30 degrees
  • the rotation angle of P5b is about 90 degrees
  • the rotation angle of P5c is about 150 degrees
  • the rotation angle of P5d is about 210 degrees
  • P5e rotation angle is about 270 degrees
  • P5f rotation angle is about 330 degrees. That is, a diffraction peak of ⁇ -phase Ga 2 O 3 appears at a rotation angle interval of 60 degrees. Therefore, the results shown in FIG. 5 also suggest that gallium oxide (Ga 2 O 3 ) is oriented and grown in the in-plane direction reflecting the crystal structure of the underlayer 10.
  • the underlayer 10 is a substrate in which gallium nitride (GaN) is formed on a silicon (Si) substrate.
  • a substrate in which gallium nitride (GaN) is formed on a ride (GaN) substrate may be used.
  • a substrate in which gallium nitride (GaN) is formed on a gallium nitride (GaN) substrate may be referred to as a self-standing GaN substrate.
  • FIG. 6 is a diagram showing CV characteristics of the semiconductor device 100 according to the embodiment of the present invention.
  • 6A to 6C the horizontal axis indicates the gate voltage, and the vertical axis indicates the capacitance.
  • data L11 two-dot chain line
  • data L12 chain line
  • data L13 one-dot chain line
  • 6A shows data of a semiconductor device not subjected to thermal oxidation treatment
  • FIG. 6B shows data of the semiconductor device 100 subjected to thermal oxidation treatment at 800 ° C.
  • FIG. The data of the semiconductor device 100 subjected to thermal oxidation at 900 ° C. are shown.
  • FIGS. 6 (a) to 6 (c) only the CV curve is shown by measuring from the negative direction to the positive direction in order to avoid complication of the drawings.
  • the frequency dispersion is noticeable in the semiconductor device not subjected to the thermal oxidation treatment.
  • the interface defect density obtained from the conductance method is estimated to be 2.5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 .
  • the frequency dispersion is reduced in the semiconductor device 100 subjected to the thermal oxidation process at 800 ° C. as compared with the semiconductor device 100 not subjected to the thermal oxidation process shown in FIG. ing.
  • the interface defect density obtained from the conductance method is estimated to be 1.2 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 .
  • the frequency dispersion is hardly observed in the semiconductor device 100 that is thermally oxidized at 900 ° C.
  • the interface defect density obtained from the conductance method is estimated to be 1.5 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 .
  • the frequency dispersion gradually decreases, and the interface layer is formed between the base layer 10 and the deposited layer 30. It was confirmed that the interface characteristics were improved by inserting 20. It was also confirmed that the frequency dispersion was greatly reduced by performing the thermal oxidation treatment at 900 ° C. Further, it was confirmed that the interface defect density was improved by performing thermal oxidation at 900 ° C. and the interface defect density was reduced to 1.5 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 .
  • FIG. 7 is a diagram showing an X-ray diffraction spectrum of the semiconductor device 100 according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing an X-ray diffraction spectrum when the underlayer 10 is free-standing GaN.
  • the horizontal axis indicates the diffraction angle
  • the vertical axis indicates the diffraction intensity (arbitrary unit).
  • P2 indicates a Bragg angle corresponding to GaN (11-20)
  • P3 indicates a black angle corresponding to ⁇ -Ga 2 O 3 (020)
  • P4 corresponds to ⁇ -Ga 2 O 3 (30-30) The black angle to be shown.
  • Data L21 indicates data of an X-ray diffraction spectrum when no thermal oxidation treatment is performed.
  • Data L22 and data L23 indicate data of X-ray diffraction spectra when thermal oxidation is performed at temperatures of 900 ° C. and 1000 ° C., respectively.
  • the gallium oxide (Ga 2 O 3 ) crystal of the semiconductor device 100 is a mixed crystal composed of an ⁇ phase and a ⁇ phase.
  • the interface layer 20 has ⁇ -phase Ga 2 O 3 and ⁇ -phase Ga 2 O 3 .
  • the diffraction intensity of the diffraction peak P4 of the ⁇ phase Ga 2 O 3 is larger than the diffraction intensity of the diffraction peak P3 of the ⁇ phase Ga 2 O 3 . Therefore, the proportion of the ⁇ -phase Ga 2 O 3 volume in the volume of the interface layer 20 is larger than the proportion of the ⁇ -phase Ga 2 O 3 .
  • FIG. 8A and FIG. 8B are diagrams showing the results of XPS analysis.
  • FIG. 8A shows the result of XPS analysis when the underlying layer 10 is a GaN / Si substrate in the semiconductor device 100.
  • FIG. 8B shows the result of XPS analysis when the underlying layer 10 is a free-standing GaN substrate in the semiconductor device 100.
  • the horizontal axis indicates the binding energy
  • the vertical axis indicates the strength (arbitrary unit).
  • data L31 shows data of Ga2p 3/2 spectrum when the thermal oxidation treatment is not performed.
  • Data L32, data L33, data L34, data L35, data L36, and data L37 are respectively Ga2p 3 / when thermally oxidized at temperatures of 700 ° C., 750 ° C., 800 ° C., 850 ° C., 900 ° C., and 1000 ° C. 2 spectrum data are shown.
  • data L41 indicates data of Ga2p 3/2 spectrum when the thermal oxidation treatment is not performed.
  • Data L42, data L43, and data L44 indicate data of Ga2p 3/2 spectra when thermal oxidation is performed at temperatures of 800 ° C., 900 ° C., and 1000 ° C., respectively.
  • the Ga2p 3/2 spectrum is shifted to the higher energy side as the temperature of the thermal oxidation treatment increases.
  • the shift amount S1 when the thermal oxidation treatment is not performed and when the thermal oxidation treatment is performed at 1000 ° C. is about 0.4 eV.
  • the Ga2p 3/2 spectrum is shifted to the higher energy side as the temperature of the thermal oxidation treatment increases.
  • the shift amount S2 when the thermal oxidation treatment is not performed and when the thermal oxidation treatment is performed at 1000 ° C. is about 0.4 eV.
  • the amount of chemical shift is about It was 0.4 eV, which was a close value.
  • FIG. 9A and FIG. 9B are diagrams showing the results of XPS analysis.
  • FIG. 9 (a) shows Ga2p 3/2 spectrum data when thermal oxidation treatment is performed at a temperature of 800.degree.
  • FIG. 9B shows Ga2p 3/2 spectrum data when the thermal oxidation treatment is performed at a temperature of 900 ° C.
  • data L51 indicates Ga2p 3/2 spectrum data when the underlying layer is a GaN / Si substrate
  • data L52 indicates when the underlying layer 10 is a self-standing GaN substrate.
  • the data of Ga2p 3/2 spectrum of are shown.
  • 9 (a) and 9 (b) the horizontal axis indicates the binding energy
  • the vertical axis indicates the strength (arbitrary unit).
  • Ga2p 3/2 spectrum of the underlying layer 10 is GaN / Si substrate (data L51) is, underlying layer 10 Ga2p 3/2 spectra of freestanding GaN substrate shown in FIG. 9 (b) It is shifted to a higher energy side than (Data L52).
  • Data L51 the progress of oxidation of the underlayer 10 of the GaN / Si substrate is faster than that of the freestanding GaN substrate of the underlayer 10.
  • the difference in the progress of oxidation is due to the difference in the defect density of the substrate.
  • FIG. 10 is a photograph showing an atomic force microscope (AFM) image of the surface of the interface layer 20.
  • the upper photo photos A1 to A6
  • the lower photo photos B1 to B4
  • the underlayer 10 is a self-standing GaN substrate. It is a picture of the statue.
  • Photograph A1 is a photograph of an AFM image of the surface of the interface layer 20 when the thermal oxidation treatment is not performed.
  • Photo A2, Photo A3, Photo A4, Photo A5 and Photo A6 are AFM images of the surface of the interface layer 20 when thermal oxidation is performed at temperatures of 700 ° C., 800 ° C., 850 ° C., 900 ° C. and 1000 ° C., respectively. It is a photograph.
  • a photograph B1 is a photograph of an AFM image of the surface of the interface layer 20 when the thermal oxidation treatment is not performed.
  • Photo B2, Photo B3, and Photo B4 are AFM images of the surface of the interface layer 20 when thermal oxidation is performed at temperatures of 800 ° C., 900 ° C., and 1000 ° C., respectively.
  • gallium oxide (Ga 2 O 3 ) 54 is preferentially formed at the defect 52.
  • gallium oxide (Ga 2 O 3 ) 54 grows in granular form as the temperature of thermal oxidation increases.
  • the square root (RMS) of the surface roughness of the interface layer 20 is 0.31 nm when the thermal oxidation treatment is not performed.
  • the root-mean-square (RMS) of the surface roughness of the interface layer 20 is 0.45 nm, 0.31 nm, 0.005 nm when thermal oxidation is performed at temperatures of 700 ° C., 800 ° C., 850 ° C., 900 ° C., and 1000 ° C., respectively. 51 nm, 3.35 nm, and 28.9 nm.
  • RMS root-mean-square
  • the square root (RMS) of the surface roughness of the interface layer 20 is 0.19 nm when the thermal oxidation treatment is not performed.
  • the square root (RMS) of the surface roughness of the interface layer 20 is 0.14 nm, 0.62 nm, and 6.03 nm when thermal oxidation is performed at temperatures of 800 ° C., 900 ° C., and 1000 ° C., respectively.
  • FIG. 11 is a graph showing the relationship between the temperature of the thermal oxidation treatment and the root mean square of the surface roughness.
  • the horizontal axis indicates the temperature of the thermal oxidation treatment
  • the vertical axis indicates the root mean square of the surface roughness.
  • Data L61 indicates the root mean square of the surface roughness when the underlayer 10 is GaN / Si
  • data L62 indicates the root mean square of the surface roughness when the underlayer 10 is a self-standing GaN substrate.
  • the underlayer 10 is GaN / Si (data L61)
  • the root mean square of the surface roughness increases remarkably when the temperature of the thermal oxidation treatment reaches 900 ° C.
  • the underlayer 10 is a self-standing GaN substrate (data L62)
  • the root mean square of the surface roughness increases remarkably when the temperature of the thermal oxidation treatment reaches 1000 ° C.
  • the reason why the underlying layer 10 is faster in the GaN / Si substrate than the free-standing GaN substrate is that the underlying layer 10 is more rapidly oxidized than the gallium oxide (Ga 2 O 3 ) 54 was found to correspond.
  • the root mean square of the surface roughness of the interface layer 20 is greater than 0 and 5 nm or less. More preferably, the root mean square of the surface roughness of the interface layer 20 is greater than 0 and 1 nm or less.
  • the interface layer 20 is formed before the deposition layer 30 is formed.
  • the interface layer 20 may be formed after the deposition layer 30 is formed. .
  • FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention. A description of the same parts as those of the method for manufacturing the semiconductor device 100 described with reference to FIG.
  • a base layer 10 is prepared.
  • a deposited layer 30 is formed.
  • the deposition layer 30 is formed so as to be adjacent to the foundation layer 10.
  • an interface layer 20 is formed on the surface of the underlayer 10 by processing.
  • the treatment is an oxidation treatment.
  • the oxidation treatment is, for example, a dry oxidation treatment at a temperature of 800 ° C. or higher and 1000 ° C. or lower.
  • the time for the oxidation treatment is, for example, 30 minutes.
  • Performing the oxidation treatment after forming the deposition layer 30 as in this embodiment may be referred to as post-oxidation treatment.
  • the electrode layer 40 is formed. Specifically, the first electrode layer 42 is formed adjacent to the deposition layer 30. Further, the second electrode layer 44 is formed so as to be adjacent to the base layer 10.
  • FIG. 13 is a diagram showing the relationship between the temperature of the thermal oxidation treatment and the thickness of the oxide film.
  • the horizontal axis indicates the temperature of the thermal oxidation treatment
  • the vertical axis indicates the thickness of the oxide.
  • Data L66 indicates the film thickness of the oxide (Ga 2 O 3 ) of the sample in which the oxide (Ga 2 O 3 ) is formed by oxidizing the gallium nitride (GaN) substrate. That is, the film thickness of the oxide (Ga 2 O 3 ) of the sample manufactured by the manufacturing method of FIG.
  • Data L67 indicates the thickness of the silicon (Si) was deposited silicon oxide (SiO 2) on a substrate, the oxide is subjected to thermal oxidation treatment an oxide of the sample to form a (SiO 2) (SiO 2) .
  • Data L68 is an oxide (Ga 2 O 3 ) of a sample in which silicon oxide (SiO 2 ) is deposited on a gallium nitride (GaN) substrate and then subjected to thermal oxidation to form an oxide (Ga 2 O 3 ).
  • the film thickness is shown. That is, the film thickness of the oxide (Ga 2 O 3 ) of the sample manufactured by the manufacturing method of FIG.
  • the oxidation proceeds significantly from the thermal oxidation temperature of 900 ° C.
  • the thermal oxidation temperature is 1000 ° C.
  • a thick oxide (Ga 2 O 3 ) layer of 100 nm or more is formed.
  • the oxidation of the Si surface (SiO 2 / Si interface) through the cap layer of silicon oxide (SiO 2 ) gradually proceeds from about 800 ° C.
  • the temperature of thermal oxidation was 1000 ° C.
  • the thickness of the oxide (SiO 2 ) layer reached 52 nm. This indicates that oxygen in the atmosphere is diffused in the SiO 2 layer and oxygen is supplied to the Si surface.
  • FIG. 14 is a diagram showing the results of XPS analysis.
  • Data L71 indicates the result of XPS analysis of the GaN substrate.
  • Data L72 shows the result of XPS analysis of a sample prepared by post-oxidation treatment.
  • Data L73 indicates the peak position of the XPS analysis of the GaN substrate.
  • the data L72 has a Ga2p 3/2 spectrum shifted to a higher energy side than the data L71, and it can be confirmed that an extremely thin Ga 2 O 3 interface layer has grown.
  • FIG. 15 is a diagram showing CV characteristics of the semiconductor device 100 according to the embodiment of the present invention.
  • FIG. 15 is a diagram showing CV characteristics of a sample subjected to post-oxidation treatment at 800 ° C.
  • FIG. 15 the horizontal axis indicates the gate voltage, and the vertical axis indicates the capacitance.
  • FIG. 15 the horizontal axis indicates the gate voltage, and the vertical axis indicates the capacitance.
  • data L81 solid line
  • data L82 three-dot chain line
  • data L83 chain line
  • data L84 The one-dot chain line
  • the data L85 two-dot chain line
  • the interface layer 20 is formed by an oxidation process, but the interface layer 20 may be formed by a sputtering process.
  • Heat treatment annealing is preferably performed after the sputtering treatment.
  • FIG. 16A and FIG. 16B are photographs showing an atomic force microscope (AFM) image of the surface of the interface layer 20.
  • FIG. 16A is a photograph of an AFM image of the surface of the interface layer 20 formed by thermal oxidation.
  • FIG. 16B is a photograph of an AFM image of the surface of the interface layer 20 formed by the sputtering process.
  • AFM atomic force microscope
  • the thickness of the interface layer 20 in the photograph shown in FIG. 16 (a) is 3.7 nm, and the thickness of the interface layer 20 in the photograph shown in FIG. 16 (b) is 4 nm.
  • the interface layer 20 formed by the sputtering process also has fine crystal grains formed in the same manner as the interface layer 20 formed by the thermal oxidation process shown in FIG. Was confirmed. This is because part of the film was crystallized by performing heat treatment (annealing) at 800 ° C. after film formation by sputtering. Therefore, after film formation by sputtering, it is preferable to perform heat treatment (annealing).
  • the temperature of the heat treatment is 800 ° C. to 1000 ° C.
  • the square root of the surface roughness of the interface layer 20 was 0.62 nm in the interface layer 20 formed by the thermal oxidation process, and 0.38 nm in the interface layer 20 formed by the sputtering process.
  • FIG. 17 is a diagram illustrating CV characteristics of the semiconductor device 100 in which the interface layer 20 formed by the sputtering process is formed.
  • the horizontal axis indicates the gate voltage
  • the vertical axis indicates the capacitance.
  • data L91 two-dot chain line
  • data L92 chain line
  • data L93 one-dot chain line
  • the data is a measurement frequency of 10 kHz
  • the data L94 solid line
  • FIG. 17A shows data when the thickness of the interface layer 20 is 2 mm
  • FIG. 17B shows data when the thickness of the interface layer 20 is 4 mm
  • FIG. 17C shows data when the interface layer 20 is 20 mm.
  • the data with a thickness of 11 mm are shown.
  • FIGS. 17A to 17C only the CV curve is shown by measuring from the negative direction to the positive direction in order to avoid complication of the drawing.
  • the frequency dispersion is very small even when the interface layer 20 is formed by the sputtering process. Therefore, the interface characteristics are improved.
  • the process for forming the interface layer 20 is a dry oxidation process, but as long as the interface layer 20 can be formed on the surface of the base layer 10,
  • the present invention is not limited to this.
  • the treatment may be an oxidation treatment with an oxidizing agent other than oxygen molecules.
  • the oxidizing agent is, for example, nitrogen oxide (NOx) gas.
  • NOx nitrogen oxide
  • the treatment may be a radical oxidation treatment using active oxygen.
  • the treatment may be an oxidation treatment in a solution.
  • the solution is, for example, a glycol solution.
  • heat treatment may be performed after gallium oxide is formed at room temperature.

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Abstract

半導体装置（１００）は、下地層（１０）と、界面層（２０）と、堆積層（３０）とを備える。下地層（１０）は、ガリウムを有する窒化物半導体を含む。界面層（２０）は、下地層（１０）に隣接する。界面層（２０）は、酸化ガリウムを含む。堆積層（３０）は、界面層（２０）に隣接する。堆積層（３０）は、界面層（２０）よりもバンドギャップが大きい。界面層（２０）は結晶性を有することが好ましい。界面層（２０）はα相Ｇａ2Ｏ3を有することが好ましい。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　ＳｉＣからなるＳｉＣ半導体が知られている（例えば、特許文献１）。また、近年、ＳｉＣ半導体の性能を上回るパワーデバイス用材料として、ＧａＮ半導体が注目されている。ＧａＮ基板の表面にシリコン酸化膜（ＳｉＯ2）のような絶縁体薄膜を堆積して、ＭＯＳ構造を形成している。
特開２０１４－９９４９５号公報
　しかしながら、ＧａＮ半導体上に高品質な絶縁膜を形成することは困難であった。したがって、ＧａＮ半導体と絶縁膜との界面電気特性に問題があった。
　本発明は上記課題に鑑みてなされたものであり、その目的は界面電気特性の良い半導体装置および半導体製造装置を提供することにある。
　本発明による半導体装置は、下地層と、界面層と、堆積層とを備える。前記下地層は、ガリウムを有する窒化物半導体を含む。前記界面層は、前記下地層に隣接する。前記界面層は、酸化ガリウムを含む。前記堆積層は、前記界面層に隣接する。前記堆積層は、前記界面層よりもバンドギャップが大きい。
　ある実施形態において、前記界面層は結晶性を有する。
　ある実施形態において、前記界面層はα相Ｇａ2Ｏ3を有する。
　ある実施形態において、前記界面層はβ相Ｇａ2Ｏ3をさらに有する。前記界面層の体積のうち前記α相Ｇａ2Ｏ3の体積が占める割合は、前記β相Ｇａ2Ｏ3が占める割合よりも大きい。
　ある実施形態において、前記界面層の前記酸化ガリウムの結晶方位は、前記下地層の前記窒化物半導体の結晶方位と整合している。
　ある実施形態において、前記界面層の厚さは、０よりも大きく１０ｎｍ以下である。
　ある実施形態において、前記界面層の厚さは、前記堆積層の厚さよりも薄い。
　ある実施形態において、前記界面層の表面粗さの二乗平均平方根は、０よりも大きく５ｎｍ以下である。
　ある実施形態において、前記界面層の表面粗さの二乗平均平方根は、０よりも大きく１ｎｍ以下である。
　本発明による半導体装置の製造方法は、ガリウムを有する窒化物半導体を含む下地層を用意する工程と、処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、前記界面層よりもバンドギャップが大きい堆積層を形成する工程とを包含する。
　ある実施形態において、前記処理は酸化処理を含む。
　ある実施形態において、前記酸化処理は、８００℃以上１０００℃以下の温度におけるドライ酸化処理と、酸素分子以外の酸化剤による酸化処理と、活性酸素を用いたラジカル酸化処理と、溶液中における酸化処理と、室温において前記酸化ガリウムを形成した後に行う熱処理とのいずれか１つを行う。
　ある実施形態において、前記堆積層を形成する工程において、前記界面層に隣接するように前記堆積層を形成する。前記堆積層は、前記界面層を形成した後に形成される。
　ある実施形態において、前記堆積層を形成する工程において、前記下地層に隣接するように前記堆積層を形成する。前記界面層は、前記堆積層を形成した後に形成される。
　ある実施形態において、前記処理は、スパッタリングを含む。
　本発明の半導体装置によれば、半導体と絶縁膜との界面電気特性を向上させることができる。
本発明の実施形態に係る半導体装置を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法示す断面図である。 本発明の実施形態に係る半導体装置のＸ線回折スペクトルを示す図である。 （ａ）は、下地層および界面層の原子間力顕微鏡像を示す写真である。（ｂ）は、下地層および界面層を示す断面図である。（ｃ）は、下地層の原子間力顕微鏡像を示す写真である。（ｄ）は、下地層を示す断面図である。 本発明の実施形態に係る半導体装置のＸ線回折スペクトルを示す図である。 本発明の実施形態に係る半導体装置のＣＶ特性を示す図である。 本発明の実施形態に係る半導体装置のＸ線回折スペクトルを示す図である。 （ａ）および（ｂ）は、ＸＰＳ分析の結果を示す図である。 （ａ）および（ｂ）は、ＸＰＳ分析の結果を示す図である。 界面層の表面の原子間力顕微鏡像を示す写真である。 熱酸化処理の温度と表面粗さの二乗平均平方根との関係を示す図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 熱酸化処理の温度と酸化膜との膜厚の関係を示す図である。 ＸＰＳ分析の結果を示す図である。 本発明の実施形態に係る半導体装置のＣＶ特性を示す図である。 （ａ）および（ｂ）は、界面層の表面の原子間力顕微鏡像を示す写真である。 スパッタリング処理によって形成した界面層を形成した半導体装置のＣＶ特性を示す図である。
　以下、本発明の実施形態について、図面を参照しながら説明する。なお、図中、同一または相当部分については同一の参照符号を付して説明を繰り返さない。
　図１を参照して、本発明の実施形態に係る半導体装置１００について説明する。図１は、本発明の実施形態に係る半導体装置１００を示す断面図である。
　図１に示すように、半導体装置１００は、下地層１０と、界面層２０と、堆積層３０と、電極層４０とを備える。
　下地層１０は、窒化物半導体を含む。窒化物半導体はガリウム（Ｇａ）を有する。窒化物半導体は、例えば、ガリウムナイトライド（ＧａＮ）基板または窒化アルミニウムガリウム（ＡｌＧａＮ）基板である。本実施形態では、下地層１０は、シリコン（Ｓｉ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板である。本明細書において、シリコン（Ｓｉ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板をＧａＮ／Ｓｉ基板と記載することがある。
　界面層２０は、下地層１０に隣接する。界面層２０は、酸化ガリウム（Ｇａ2Ｏ3）を含む。なお、界面層２０は、さらに酸化窒素（ＮＯ）を含んでもよい。界面層２０の厚さｄ１は、例えば、０よりも大きく１０ｎｍ以下である。好ましくは、界面層２０の厚さｄ１は、例えば、０よりも大きく５ｎｍ以下である。より好ましくは、界面層２０の厚さｄ１は、例えば、０よりも大きく１ｎｍ以下である。界面層２０の厚さｄ１は、堆積層３０の厚さｄ２よりも薄いことが好ましい。例えば、界面層２０の厚さｄ１が５ｎｍであり、堆積層３０の厚さｄ２が１５ｎｍである。
　堆積層３０は、界面層２０に隣接する。堆積層３０は、界面層２０よりもバンドギャップが大きい。堆積層３０は、例えば、酸化珪素（ＳｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）または酸化ハフニウム（ＨｆＯ2）を含む。堆積層３０は、絶縁膜として機能する。したがって、堆積層３０のバンドギャップと界面層２０のバンドギャップとの差分は大きいことが好ましい。堆積層３０の酸化ガリウム（Ｇａ2Ｏ3）のバンドギャップは、約４．９ｅＶである。したがって、堆積層３０のバンドギャップは、例えば、６．０ｅＶ以上であることが好ましい。このため、堆積層３０は、バンドギャップが約８．９ｅＶである酸化珪素（ＳｉＯ2）またはバンドギャップが約７．０～８．０ｅＶである酸化アルミニウム（Ａｌ2Ｏ3）を含むことが好ましい。
　電極層４０は、第１電極層４２と第２電極層４４とを有する。第１電極層４２は、堆積層３０に隣接する。第１電極層４２は、例えば、ニッケルである。第２電極層４４は、下地層１０に隣接する。第２電極層４４は、例えば、アルミニウムである。
　図１を参照して説明したように、半導体装置１００は、下地層１０と堆積層３０との間に酸化ガリウムを含む界面層２０を備える。したがって、半導体と絶縁膜との界面電気特性を向上させることができる。例えば、ＣＶカーブの周波数分散を抑制することができる。また、リーク電流を抑制することができる。その結果、半導体装置１００は、パワー半導体に好適に用いられる。
　図２を参照して、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図２は、本発明の実施形態に係る半導体装置１００の製造方法示す断面図である。
　図２（ａ）に示すように、下地層１０を用意する。
　図２（ｂ）に示すように、処理によって下地層１０の表面に界面層２０を形成する。界面層２０は、酸化ガリウム（Ｇａ2Ｏ3）を含む。本実施形態では、処理は、酸化処理である。酸化処理は、例えば、８００℃以上１０００℃以下の温度におけるドライ酸化処理である。酸化処理の時間は、例えば、３０分である。
　図２（ｃ）に示すように、堆積層３０を形成する。本実施形態では、堆積層３０は、界面層２０に隣接するように形成される。堆積層３０は、界面層２０よりもバンドギャップが大きい。その後、電極層４０が形成される。詳しくは、堆積層３０に隣接するように第１電極層４２が形成される。また、下地層１０に隣接するように第２電極層４４が形成される。
　図３を参照して界面層２０は、結晶性を有することが好ましいことについて説明する。界面層２０は、結晶性を有することが好ましい。図３は、本発明の実施形態に係る半導体装置１００のＸ線回折スペクトルを示す図である。図３において、横軸は回折角を示し、縦軸は、回折強度（任意単位）を示す。Ｐ１はＳｉ（２２０）に対応するブラッグ角を示し、Ｐ２はＧａＮ（１１－２０）に対応するブラッグ角を示し、Ｐ３はβ－Ｇａ2Ｏ3（０２０）に対応するブラック角を示し、Ｐ４はα－Ｇａ2Ｏ3（３０－３０）に対応するブラック角を示す。データＬ１は、熱酸化処理をしなかった場合のＸ線回折スペクトルのデータを示す。データＬ２、データＬ３、データＬ４、データＬ５およびデータＬ６は、それぞれ、温度７００℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合のＸ線回折スペクトルのデータを示す。なお、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
　図３に示すように、β相Ｇａ2Ｏ3の回折ピークＰ３に加えて、α相Ｇａ2Ｏ3の回折ピークＰ４が確認できる。熱酸化により形成した酸化ガリウム（Ｇａ2Ｏ3）の結晶は、一般にβ相であることが知られている。一方、発明者の長年の研究によって半導体装置１００の酸化ガリウム（Ｇａ2Ｏ3）の結晶は、α相とβ相とからなる混晶であることが確認された。すなわち、界面層２０は、α相Ｇａ2Ｏ3とβ相Ｇａ2Ｏ3とを有する。また、図３に示すように、α相Ｇａ2Ｏ3の回折ピークＰ４の回折強度は、β相Ｇａ2Ｏ3の回折ピークＰ３の回折強度よりも大きい。したがって、界面層２０の体積のうちα相Ｇａ2Ｏ3の体積が占める割合は、β相Ｇａ2Ｏ3が占める割合よりも大きい。
　また、α相Ｇａ2Ｏ3の回折ピークＰ４は、データＬ４から確認することができた。
　図４を参照して、界面層２０の酸化ガリウム（Ｇａ2Ｏ3）の結晶方位は、下地層１０の窒化物半導体の結晶方位と整合していることが好ましいことについて説明する。図４（ａ）は、下地層１０および界面層２０の原子間力顕微鏡（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像を示す写真である。図４（ｃ）は、下地層１０の原子間力顕微鏡像を示す写真である。図４（ｂ）は、下地層１０および界面層２０を示す断面図である。図４（ｄ）は、下地層１０を示す断面図である。図４（ａ）は、９００℃で下地層１０を熱酸化処理した試料の写真である。図４（ｃ）は、図４（ａ）に示した試料に対して、フッ化水素酸でエッチング処理をした試料の写真である。
　図４（ａ）において、酸化ガリウム結晶（Ｇａ2Ｏ3）２２を鎖線で囲っている。図４（ａ）に示すように、酸化ガリウム結晶（Ｇａ2Ｏ3）２２は、三角形をしている。また、図４（ａ）に示すように酸化ガリウム結晶（Ｇａ2Ｏ3）２２は、所定の方向に沿って形成されている。
　また、図４（ｃ）において、黒く表れている箇所を鎖線で囲っている。図４（ｃ）において、図４（ａ）において鎖線で囲った部分、すなわち、酸化ガリウム結晶（Ｇａ2Ｏ3）２２とほぼ同じ大きさのピット２４が形成されている。したがって、鎖線で囲まれた部分は、エッチング処理をする前に酸化ガリウム結晶（Ｇａ2Ｏ3）２２が載っていた箇所に対応する。図４（ｃ）に示すように、鎖線で囲まれた箇所も、所定の方向に沿って形成されている。
　すなわち、下地層１０の窒化物半導体の結晶方位と、界面層２０の酸化ガリウム（Ｇａ2Ｏ3）の結晶方位とがランダムであるのではなく、ある一定の結晶方位関係を有して接している。
　以上、図４（ａ）～図４（ｄ）に示した結果から、酸化ガリウム（Ｇａ2Ｏ3）は、下地層１０の結晶構造を反映して面内方向に配向成長していることが示唆される。
　図５は、本発明の実施形態に係る半導体装置１００のＸ線回折スペクトルを示す図である。図５は、半導体装置１００を回転させてＸ線回折スペクトルを測定している。図５において、横軸は半導体装置１００の回転角度を示し、縦軸は、回折強度（任意単位）を示す。Ｐ５ａ～Ｐ５ｆは、α相Ｇａ2Ｏ3の回折ピークを示す。
　図５に示すように、Ｐ５ａの回転角度は約３０度であり、Ｐ５ｂの回転角度は約９０度であり、Ｐ５ｃの回転角度は約１５０度であり、Ｐ５ｄの回転角度は約２１０度であり、Ｐ５ｅ回転角度は約２７０度であり、Ｐ５ｆの回転角度は約３３０度である。すなわち、回転角度が６０度間隔でα相Ｇａ2Ｏ3の回折ピークがあらわれる。したがって、図５に示した結果からも、酸化ガリウム（Ｇａ2Ｏ3）は、下地層１０の結晶構造を反映して面内方向に配向成長していることが示唆される。
　図１～図５を参照して説明した半導体装置１００では、下地層１０は、シリコン（Ｓｉ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板であったが、下地層１０は、ガリウムナイトライド（ＧａＮ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板であってもよい。本明細書において、ガリウムナイトライド（ＧａＮ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板を自立ＧａＮ基板と記載することがある。
　図６を参照して、本発明の実施形態に係る半導体装置１００のＣＶ特性について説明する。図６は、本発明の実施形態に係る半導体装置１００のＣＶ特性を示す図である。図６（ａ）～図６（ｃ）において、横軸はゲート電圧を示し、縦軸は容量を示す。
　図６（ａ）～図６（ｃ）において、データＬ１１（二点鎖線）は測定周波数１ＭＨｚのデータであり、データＬ１２（鎖線）は測定周波数１００ｋＨｚのデータであり、データＬ１３（一点鎖線）は測定周波数１０ｋＨｚのデータであり、データＬ１４（実線）は測定周波数１ｋＨｚのデータである。図６（ａ）は、熱酸化処理を施していない半導体装置のデータを示し、図６（ｂ）は、８００℃で熱酸化処理をした半導体装置１００のデータを示し、図６（ｃ）は９００℃で熱酸化処理をした半導体装置１００のデータを示す。なお、図６（ａ）～図６（ｃ）において、図が煩雑になるのを避けるため、負から正方向に測定してＣＶカーブのみを示している。
　図６（ａ）に示すように、熱酸化処理を施していない半導体装置では、周波数分散が顕著に見られる。また、コンダクタンス法から求めた界面欠陥密度は、２．５×１０12ｃｍ-2ｅＶ-1と見積もられる。
　図６（ｂ）に示すように、８００℃で熱酸化処理をした半導体装置１００では、図６（ａ）に示した熱酸化処理を施していない半導体装置１００に比べて、周波数分散が減少している。また、コンダクタンス法から求めた界面欠陥密度は、１．２×１０12ｃｍ-2ｅＶ-1と見積もられる。
　図６（ｃ）に示すように、９００℃で熱酸化処理をした半導体装置１００では、周波数分散がほとんど見られなくなった。また、コンダクタンス法から求めた界面欠陥密度は、１．５×１０11ｃｍ-2ｅＶ-1と見積もられる。
　以上、図６を参照して説明したように、８００℃、９００℃で熱酸化処理をした試料では、周波数分散が徐々に減少しており、下地層１０と堆積層３０との間に界面層２０を挿入することによって、界面特性が向上していることが確認できた。また、９００℃で熱酸化処理することによって、周波数分散が大きく減少することが確認できた。また、９００℃で熱酸化処理することによって、界面欠陥密度が１．５×１０11ｃｍ-2ｅＶ-1と小さくなり界面特性が向上していることが確認できた。
　図７を参照して、本発明の実施形態に係る半導体装置１００についてさらに説明する。図７は、本発明の実施形態に係る半導体装置１００のＸ線回折スペクトルを示す図である。図７は、下地層１０が、自立ＧａＮの場合のＸ線回折スペクトルを示す図である。図７において、横軸は回折角を示し、縦軸は、回折強度（任意単位）を示す。Ｐ２はＧａＮ（１１－２０）に対応するブラッグ角を示し、Ｐ３はβ－Ｇａ2Ｏ3（０２０）に対応するブラック角を示し、Ｐ４はα－Ｇａ2Ｏ3（３０－３０）に対応するブラック角を示す。データＬ２１は、熱酸化処理をしなかった場合のＸ線回折スペクトルのデータを示す。データＬ２２およびデータＬ２３は、それぞれ、温度９００℃および１０００℃で熱酸化処理をした場合のＸ線回折スペクトルのデータを示す。
　図７に示すように、β相Ｇａ2Ｏ3の回折ピークＰ３に加えて、α相Ｇａ2Ｏ3の回折ピークＰ４が確認できる。図３を参照して説明した下地層１０がＧａＮ／Ｓｉの場合と同様に、半導体装置１００の酸化ガリウム（Ｇａ2Ｏ3）の結晶は、α相とβ相とからなる混晶であることが確認された。すなわち、界面層２０は、α相Ｇａ2Ｏ3とβ相Ｇａ2Ｏ3とを有する。また、図７に示すように、α相Ｇａ2Ｏ3の回折ピークＰ４の回折強度は、β相Ｇａ2Ｏ3の回折ピークＰ３の回折強度よりも大きい。したがって、界面層２０の体積のうちα相Ｇａ2Ｏ3の体積が占める割合は、β相Ｇａ2Ｏ3が占める割合よりも大きい。
　図８を参照して、熱酸化によるＧａ２ｐ3/2スペクトルのケミカルシフトについて説明する。図８（ａ）および図８（ｂ）は、ＸＰＳ分析の結果を示す図である。図８（ａ）は、半導体装置１００において、下地層１０がＧａＮ／Ｓｉ基板である場合のＸＰＳ分析の結果を示す。図８（ｂ）は、半導体装置１００において、下地層１０が自立ＧａＮ基板である場合のＸＰＳ分析の結果を示す。図８において、横軸は結合エネルギーを示し、縦軸は強度（任意単位）を示す。
　図８（ａ）において、データＬ３１は、熱酸化処理をしなかった場合のＧａ２ｐ3/2スペクトルのデータを示す。データＬ３２、データＬ３３、データＬ３４、データＬ３５、データＬ３６およびデータＬ３７は、それぞれ、温度７００℃、７５０℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。図８（ｂ）において、データＬ４１は、熱酸化処理をしなかった場合のＧａ２ｐ3/2スペクトルのデータを示す。データＬ４２、データＬ４３およびデータＬ４４は、それぞれ、温度８００℃、９００℃および１０００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。
　図８（ａ）に示すように、熱酸化処理の温度の増加に伴って、Ｇａ２ｐ3/2スペクトルは、高エネルギー側にシフトしている。熱酸化処理をしなかった場合と１０００℃で熱酸化処理をした場合のシフト量Ｓ１は、約０．４ｅＶである。
　同様に、図８（ｂ）に示すように、熱酸化処理の温度の増加に伴って、Ｇａ２ｐ3/2スペクトルは、高エネルギー側にシフトしている。熱酸化処理をしなかった場合と１０００℃で熱酸化処理をした場合のシフト量Ｓ２は、約０．４ｅＶである。
　以上、図８を参照して説明したように、半導体装置１００において、下地層１０がＧａＮ／Ｓｉ基板である場合、および、下地層１０が自立ＧａＮ基板である場合、共にケミカルシフトの量は約０．４ｅＶであり近い値になった。
　図９を参照して、下地層１０がＧａＮ／Ｓｉ基板である場合と、下地層１０が自立ＧａＮ基板である場合との酸化速度の違いを説明する。図９（ａ）および図９（ｂ）は、ＸＰＳ分析の結果を示す図である。図９（ａ）は、温度８００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。図９（ｂ）は、温度９００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。図９（ａ）および図９（ｂ）において、データＬ５１は下地層がＧａＮ／Ｓｉ基板である場合のＧａ２ｐ3/2スペクトルのデータを示し、データＬ５２は下地層１０が自立ＧａＮ基板である場合のＧａ２ｐ3/2スペクトルのデータを示す。図９（ａ）および図９（ｂ）において、横軸は結合エネルギーを示し、縦軸は強度（任意単位）を示す。
　図９（ａ）および図９（ｂ）のいずれの結果も、下地層１０がＧａＮ／Ｓｉ基板のＧａ２ｐ3/2スペクトル（データＬ５１）が、下地層１０が自立ＧａＮ基板のＧａ２ｐ3/2スペクトル（データＬ５２）よりも高エネルギー側にシフトしている。この事は、同じ熱酸化温度でも、下地層１０がＧａＮ／Ｓｉ基板の方が、下地層１０が自立ＧａＮ基板よりも酸化の進行が速いことを示している。この酸化の進行の違いは、基板の欠陥密度の違いによる。
　図１０および図１１を参照して、界面層２０の表面粗さについて説明する。図１０は、界面層２０の表面の原子間力顕微鏡（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像を示す写真である。図１０において、上段の写真（写真Ａ１～写真Ａ６）は下地層１０がＧａＮ／Ｓｉ基板のＡＦＭ像の写真であり、下段の写真（写真Ｂ１～Ｂ４）は下地層１０が自立ＧａＮ基板のＡＦＭ像の写真である。
　写真Ａ１は、熱酸化処理をしなかった場合の界面層２０の表面のＡＦＭ像の写真である。写真Ａ２、写真Ａ３、写真Ａ４、写真Ａ５および写真Ａ６は、それぞれ、温度７００℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合の界面層２０の表面のＡＦＭ像の写真である。写真Ｂ１は、熱酸化処理をしなかった場合の界面層２０の表面のＡＦＭ像の写真である。写真Ｂ２、写真Ｂ３および写真Ｂ４は、それぞれ、温度８００℃、９００℃および１０００℃で熱酸化処理をした場合の界面層２０の表面のＡＦＭ像の写真である。
　下地層１０がＧａＮ／Ｓｉ基板の場合、写真Ａ１および写真Ａ２に示すように、下地層１０がＧａＮ／Ｓｉ基板の界面層２０の表面には欠陥５２が存在する。写真Ａ３に示すように、温度８００℃で熱酸化されると、欠陥５２で優先的に酸化ガリウム（Ｇａ2Ｏ3）５４が形成される。写真Ａ３～写真Ａ６に示すように、熱酸化の温度の上昇に伴って、酸化ガリウム（Ｇａ2Ｏ3）５４は粒状に成長する。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、熱酸化処理をしなかった場合、０．３１ｎｍである。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、温度７００℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合、それぞれ、０．４５ｎｍ、０．３１ｎｍ、０．５１ｎｍ、３．３５ｎｍ、２８．９ｎｍである。このように、熱酸化の温度の上昇に伴って、界面層２０の表面粗さは著しく増加していく。
　一方、下地層１０が自立ＧａＮ基板の場合、写真Ｂ１に示すように、欠陥５２は確認されない。したがって、写真Ｂ２に示すように、温度８００℃で熱酸化した場合であっても大粒径の酸化ガリウム（Ｇａ2Ｏ3）５４の成長は見られなかった。また、写真Ｂ３に示すように、温度９００℃で熱酸化した場合では、界面層２０の表面全体に微小な粒状の酸化ガリウム（Ｇａ2Ｏ3）５４が形成される。写真Ｂ４に示すように、温度１０００℃で熱酸化した場合では、微小な粒状の酸化ガリウム（Ｇａ2Ｏ3）５４が成長する。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、熱酸化処理をしなかった場合、０．１９ｎｍである。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、温度８００℃、９００℃および１０００℃で熱酸化処理をした場合、それぞれ、０．１４ｎｍ、０．６２ｎｍ、６．０３ｎｍである。
　図１１は、熱酸化処理の温度と表面粗さの二乗平均平方根との関係を示す図である。図１１において、横軸は熱酸化処理の温度を示し、縦軸は表面粗さの二乗平均平方根を示す。データＬ６１は、下地層１０がＧａＮ／Ｓｉの場合の表面粗さの二乗平均平方根を示し、データＬ６２は、下地層１０が自立ＧａＮ基板の場合の表面粗さの二乗平均平方根を示す。
　下地層１０がＧａＮ／Ｓｉの場合（データＬ６１）は、熱酸化処理の温度が９００℃になると著しく表面粗さの二乗平均平方根が増加する。一方、下地層１０が自立ＧａＮ基板の場合（データＬ６２）は、熱酸化処理の温度が１０００℃になると著しく表面粗さの二乗平均平方根が増加する。
　図１０および図１１を参照して説明した結果から、下地層１０がＧａＮ／Ｓｉ基板の方が、下地層１０が自立ＧａＮ基板よりも酸化の進行が速い原因は、欠陥５２における酸化ガリウム（Ｇａ2Ｏ3）５４の形成と対応していることがわかった。
　なお、界面層２０の表面粗さの二乗平均平方根は、０よりも大きく５ｎｍ以下であることが好ましい。より好ましくは、界面層２０の表面粗さの二乗平均平方根は、０よりも大きく１ｎｍ以下である。
　図１２を参照して、本発明の実施形態に係る半導体装置１００の別の製造方法について説明する。図２を参照して説明した半導体装置１００の製造方法では、堆積層３０を形成する前に界面層２０を形成していたが、堆積層３０を形成した後に界面層２０を形成してもよい。
　図１２は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。図２を参照して説明した半導体装置１００の製造方法と重複する部分は説明を省略する。
　図１２（ａ）に示すように、下地層１０を用意する。
　図１２（ｂ）に示すように、堆積層３０を形成する。本実施形態では、堆積層３０は、下地層１０に隣接するように形成される。
　図１２（ｃ）に示すように、処理によって下地層１０の表面に界面層２０を形成する。本実施形態では、処理は、酸化処理である。酸化処理は、例えば、８００℃以上１０００℃以下の温度におけるドライ酸化処理である。酸化処理の時間は、例えば、３０分である。本実施形態のように、堆積層３０を形成した後に、酸化処理を行うことを、後酸化処理と記載することがある。
　図１２（ｄ）に示すように、電極層４０が形成される。詳しくは、堆積層３０に隣接するように第１電極層４２が形成される。また、下地層１０に隣接するように第２電極層４４が形成される。
　図１３を参照して、熱酸化処理の温度と酸化膜との膜厚の関係について説明する。図１３は、熱酸化処理の温度と酸化膜の膜厚との関係を示す図である。図１３において、横軸は熱酸化処理の温度を示し、縦軸は酸化物の膜厚を示す。
　データＬ６６は、窒化ガリウム（ＧａＮ）基板を酸化処理することによって、酸化物（Ｇａ2Ｏ3）を形成した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。すなわち、図２の製造方法によって製造した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。データＬ６７は、シリコン（Ｓｉ）基板上に酸化珪素（ＳｉＯ2）を堆積した後、熱酸化処理を施して酸化物（ＳｉＯ2）を形成した試料の酸化物（ＳｉＯ2）の膜厚を示す。データＬ６８は、窒化ガリウム（ＧａＮ）基板上に酸化珪素（ＳｉＯ2）を堆積した後、熱酸化処理を施して酸化物（Ｇａ2Ｏ3）を形成した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。すなわち、図１２の製造方法によって製造した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。
　データＬ６６では、熱酸化の温度が９００℃から顕著に酸化が進行する。熱酸化の温度が１０００℃においては、１００ｎｍ以上の厚い酸化物（Ｇａ2Ｏ3）の層が形成される。
　また、データＬ６７では、酸化珪素（ＳｉＯ2）のキャップ層越しのＳｉ表面（ＳｉＯ2／Ｓｉ界面）の酸化は、約８００℃から徐々に進行する。熱酸化の温度が１０００℃においては、酸化物（ＳｉＯ2）の層の厚さは５２ｎｍに達した。この事は、雰囲気中の酸素がＳｉＯ2層中を拡散してＳｉ表面に酸素が供給されていることを示す。
　一方、データＬ６８では、データＬ６７と同様に雰囲気中の酸素がＳｉＯ2層中を拡散して窒化ガリウム（ＧａＮ）基板に酸素が供給されていると考えられるが、１０００℃までの熱酸化の温度の増加に対して酸化膜厚はほぼ一定である。
　図１４を参照して、後酸化処理によるＧａ２ｐ3/2スペクトルのケミカルシフトについて説明する。図１４は、ＸＰＳ分析の結果を示す図である。データＬ７１は、ＧａＮ基板のＸＰＳ分析の結果を示す。データＬ７２は、後酸化処理によって作製した試料のＸＰＳ分析の結果を示す。データＬ７３は、ＧａＮ基板のＸＰＳ分析のピーク位置を示す。図１４に示すようにデータＬ７２はデータＬ７１に比べて、Ｇａ２ｐ3/2スペクトルが高エネルギー側にシフトしており、極めて薄いＧａ2Ｏ3界面層が成長していることを確認できる。
　図１５を参照して、本発明の実施形態に係る半導体装置１００のＣＶ特性について説明する。図１５は、本発明の実施形態に係る半導体装置１００のＣＶ特性を示す図である。図１５は、８００℃で後酸化処理を施した試料のＣＶ特性を示す図である。図１５において、横軸はゲート電圧を示し、縦軸は容量を示す。図１５において、データＬ８１（実線）は理想値のデータであり、データＬ８２（三点鎖線）は測定周波数１ｋＨｚのデータであり、データＬ８３（鎖線）は測定周波数１０ｋＨｚのデータであり、データＬ８４（一点鎖線）は測定周波数１００ｋＨｚのデータであり、データＬ８５（二点鎖線）は測定周波数１ＭＨｚのデータである。
　図１５に示すように、いずれの周波数（データＬ８２～データＬ８５）においても、理想値のデータＬ８１とほぼ等しい値ＣＶカーブを示した。したがって、後酸化処理によって周波数分散が抑制される。
　図２および図１２を参照して説明した半導体装置１００の製造方法では、酸化処理によって界面層２０を形成していたが、スパッタリング処理によって界面層２０を形成してもよい。スパッタリング処理後に、熱処理（アニール）をすることが好ましい。
　図１６を参照して、界面層２０の表面粗さについて説明する。図１６（ａ）および図１６（ｂ）は、界面層２０の表面の原子間力顕微鏡（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像を示す写真である。図１６（ａ）は、熱酸化処理によって形成された界面層２０の表面のＡＦＭ像の写真である。図１６（ｂ）は、スパッタリング処理によって形成された界面層２０の表面のＡＦＭ像の写真である。
　図１６（ａ）に示した写真の界面層２０の厚さは３．７ｎｍであり、図１６（ｂ）に示した写真の界面層２０の厚さは４ｎｍである。図１６（ｂ）に示すように、スパッタリング処理によって形成した界面層２０も、図１６（ａ）に示した熱酸化処理によって形成された界面層２０と同様に微結晶粒が形成されていることが確認できた。スパッタリングで成膜した後に、８００℃で熱処理（アニール）を行うことによって、膜の一部が結晶化したためである。したがって、スパッタリングで成膜した後は、熱処理（アニール）をすることが好ましい。例えば、熱処理の温度は、８００℃～１０００℃である。また、界面層２０の表面粗さの二乗平方根は、熱酸化処理によって形成された界面層２０では０．６２ｎｍであるのに対し、スパッタリング処理によって形成した界面層２０では０．３８ｎｍであった。
　図１７を参照して、本発明の実施形態に係る半導体装置１００のＣＶ特性について説明する。図１７は、スパッタリング処理によって形成した界面層２０を形成した半導体装置１００のＣＶ特性を示す図である。図１７（ａ）～図１７（ｃ）において、横軸はゲート電圧を示し、縦軸は容量を示す。図１７（ａ）～図１７（ｃ）において、データＬ９１（二点鎖線）は測定周波数１ＭＨｚのデータであり、データＬ９２（鎖線）は測定周波数１００ｋＨｚのデータであり、データＬ９３（一点鎖線）は測定周波数１０ｋＨｚのデータであり、データＬ９４（実線）は測定周波数１ｋＨｚのデータである。
　図１７（ａ）は、界面層２０の厚さが２ｍｍのデータを示し、図１７（ｂ）は、界面層２０の厚さが４ｍｍのデータを示し、図１７（ｃ）は、界面層２０の厚さが１１ｍｍのデータを示す。なお、図１７（ａ）～図１７（ｃ）において、図が煩雑になるのを避けるため、負から正方向に測定してＣＶカーブのみを示している。
　図１７（ａ）～図１７（ｃ）に示すように、スパッタリング処理によって界面層２０を形成した場合も、周波数分散が非常に小さい。したがって、界面特性が向上している。
　以上、図面（図１～図１７）を参照しながら本発明の実施形態を説明した。但し、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。図面は、理解しやすくするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚み、長さ、個数等は、図面作成の都合上から実際とは異なる。また、上記の実施形態で示す各構成要素の材質や形状、寸法等は一例であって、特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。
　図１～図１７を参照して説明した半導体装置１００の製造方法は、界面層２０を形成する処理はドライ酸化処理であったが、下地層１０の表面に界面層２０を形成し得る限り、本発明はこれに限定されない。例えば、処理は酸素分子以外の酸化剤による酸化処理であってもよい。酸化剤は、例えば、酸化窒素（ＮＯｘ）ガスである。あるいは、処理は、活性酸素を用いたラジカル酸化処理であってもよい。あるいは、処理は、溶液中における酸化処理であってもよい。溶液は、例えば、グリコール溶液である。あるいは、室温おいて酸化ガリウムを形成した後に熱処理を行ってもよい。
１０　　　　下地層
２０　　　　界面層
３０　　　　堆積層
１００　　　半導体装置

Claims (15)

  1. 　ガリウムを有する窒化物半導体を含む下地層と、
    　前記下地層に隣接し、酸化ガリウムを含む界面層と、
    　前記界面層に隣接し、前記界面層よりもバンドギャップが大きい堆積層と
    を備える、半導体装置。
  2. 　前記界面層は結晶性を有する、請求項１に記載の半導体装置。
  3. 　前記界面層はα相Ｇａ2Ｏ3を有する、請求項１または請求項２に記載の半導体装置。
  4. 　前記界面層はβ相Ｇａ2Ｏ3をさらに有し、
    　前記界面層の体積のうち前記α相Ｇａ2Ｏ3の体積が占める割合は、前記β相Ｇａ2Ｏ3が占める割合よりも大きい、請求項３に記載の半導体装置。
  5. 　前記界面層の前記酸化ガリウムの結晶方位は、前記下地層の前記窒化物半導体の結晶方位と整合している、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記界面層の厚さは、０よりも大きく１０ｎｍ以下である、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記界面層の厚さは、前記堆積層の厚さよりも薄い、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記界面層の表面粗さの二乗平均平方根は、０よりも大きく５ｎｍ以下である、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記界面層の表面粗さの二乗平均平方根は、０よりも大きく１ｎｍ以下である、請求項８に記載の半導体装置。
  10. 　ガリウムを有する窒化物半導体を含む下地層を用意する工程と、
    　処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、
    　前記界面層よりもバンドギャップが大きい堆積層を形成する工程と
    を包含する、半導体装置の製造方法。
  11. 　前記処理は酸化処理を含む、請求項１０に記載の半導体装置の製造方法。
  12. 　前記酸化処理は、
    　８００℃以上１０００℃以下の温度におけるドライ酸化処理と、
    　酸素分子以外の酸化剤による酸化処理と、
    　活性酸素を用いたラジカル酸化処理と、
    　溶液中における酸化処理と、
    　室温において前記酸化ガリウムを形成した後に行う熱処理とのいずれか１つを行う、請求項１１に記載の半導体装置の製造方法。
  13. 　前記堆積層を形成する工程において、前記界面層に隣接するように前記堆積層を形成し、
    　前記堆積層は、前記界面層を形成した後に形成される、請求項１１または請求項１２に記載の半導体装置の製造方法。
  14. 　前記堆積層を形成する工程において、前記下地層に隣接するように前記堆積層を形成し、
    　前記界面層は、前記堆積層を形成した後に形成される、請求項１１または請求項１２に記載の半導体装置の製造方法。
  15. 　前記処理は、スパッタリングを含む、請求項１０に記載の半導体装置の製造方法。
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