JP2001320054A - ＧａＮ系絶縁ゲート形電界効果トランジスタ - Google Patents
ＧａＮ系絶縁ゲート形電界効果トランジスタInfo
- Publication number
- JP2001320054A JP2001320054A JP2000137493A JP2000137493A JP2001320054A JP 2001320054 A JP2001320054 A JP 2001320054A JP 2000137493 A JP2000137493 A JP 2000137493A JP 2000137493 A JP2000137493 A JP 2000137493A JP 2001320054 A JP2001320054 A JP 2001320054A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gan
- insulated gate
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 高温動作が可能なＧａＮ系絶縁ゲート形電界
効果トランジスタを提供する。 【解決手段】 ｎ型ＧａＮ層１４表面に絶縁層を介して
ゲート電極２０が形成されているＧａＮ系絶縁ゲート形
電界効果トランジスタにおいて、前記絶縁層は、ｎ型Ｇ
ａＮ層１４側から、Ｇａ2 Ｏ3 層１５とＳｉＯ2 層１６
が交互に積層された積層体１７からなる。
効果トランジスタを提供する。 【解決手段】 ｎ型ＧａＮ層１４表面に絶縁層を介して
ゲート電極２０が形成されているＧａＮ系絶縁ゲート形
電界効果トランジスタにおいて、前記絶縁層は、ｎ型Ｇ
ａＮ層１４側から、Ｇａ2 Ｏ3 層１５とＳｉＯ2 層１６
が交互に積層された積層体１７からなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＮ系絶縁ゲー
ト形電界効果トランジスタに関し、詳しくはゲート電極
直下の絶縁層の構造に関する。
ト形電界効果トランジスタに関し、詳しくはゲート電極
直下の絶縁層の構造に関する。
【０００２】
【従来の技術】電力用インバータ、コンバータ用の電界
効果トランジスタ（以下、ＦＥＴと称す）としてＭＩＳ
（金属−絶縁層−半導体）構造を持つ絶縁ゲート形ＦＥ
Ｔの開発が最近行われている。この絶縁ゲート形ＦＥＴ
は、半導体表面に絶縁層を介して電圧を印加し、半導体
表面に形成される電流通路（チャネル）の導電度を制御
するものである。ＭＩＳ絶縁ゲート形ＦＥＴは、例えば
図３に示すような構造をしている。即ち、ｐ型のＳｉ基
板１を用い、Ｓｉ基板１のソース電極２、ドレイン電極
３を形成する部分にｎ型不純物を拡散させて、反転層４
を形成している。そして、Ｓｉ基板１面全体を酸化させ
てＳｉＯ2 層６を形成し、次にフォトレジストなどを用
いてパターニングし、ゲート電極５を形成する部分のＳ
ｉＯ2 層６を残し、ソース電極２、ドレイン電極３を形
成する部分のＳｉＯ2 層６を除去している。このような
パターニングを行った後、ソース電極２、ドレイン電極
３、ゲート電極５を形成する。
効果トランジスタ（以下、ＦＥＴと称す）としてＭＩＳ
（金属−絶縁層−半導体）構造を持つ絶縁ゲート形ＦＥ
Ｔの開発が最近行われている。この絶縁ゲート形ＦＥＴ
は、半導体表面に絶縁層を介して電圧を印加し、半導体
表面に形成される電流通路（チャネル）の導電度を制御
するものである。ＭＩＳ絶縁ゲート形ＦＥＴは、例えば
図３に示すような構造をしている。即ち、ｐ型のＳｉ基
板１を用い、Ｓｉ基板１のソース電極２、ドレイン電極
３を形成する部分にｎ型不純物を拡散させて、反転層４
を形成している。そして、Ｓｉ基板１面全体を酸化させ
てＳｉＯ2 層６を形成し、次にフォトレジストなどを用
いてパターニングし、ゲート電極５を形成する部分のＳ
ｉＯ2 層６を残し、ソース電極２、ドレイン電極３を形
成する部分のＳｉＯ2 層６を除去している。このような
パターニングを行った後、ソース電極２、ドレイン電極
３、ゲート電極５を形成する。
【０００３】
【発明が解決しようとする課題】ところで、Ｓｉデバイ
スはその使用温度の上限は１００℃程度であるが、最近
になり、Ｓｉを用いた場合よりも高温動作が可能で、高
耐圧に優れるＧａＮ、ＡｌＧａＮなどのＧａＮ系のワイ
ドバンドギャップ半導体を用いたＭＩＳ絶縁ゲート形Ｆ
ＥＴが注目されている。しかしながら、ＧａＮ系ＭＩＳ
絶縁ゲート形ＦＥＴでは、ゲート電極とＧａＮ系半導体
間の絶縁層を従来のようにＳｉＯ2 で構成すると、絶縁
層にピンホールなどの欠陥が生じ、印加できるゲート電
圧が低下するという問題があった。
スはその使用温度の上限は１００℃程度であるが、最近
になり、Ｓｉを用いた場合よりも高温動作が可能で、高
耐圧に優れるＧａＮ、ＡｌＧａＮなどのＧａＮ系のワイ
ドバンドギャップ半導体を用いたＭＩＳ絶縁ゲート形Ｆ
ＥＴが注目されている。しかしながら、ＧａＮ系ＭＩＳ
絶縁ゲート形ＦＥＴでは、ゲート電極とＧａＮ系半導体
間の絶縁層を従来のようにＳｉＯ2 で構成すると、絶縁
層にピンホールなどの欠陥が生じ、印加できるゲート電
圧が低下するという問題があった。
【０００４】
【課題を解決するための手段】本発明は上記問題点を解
決すべくなされたもので、ＧａＮ系半導体表面に絶縁層
を介してゲート電極が形成されているＧａＮ系絶縁ゲー
ト形電界効果トランジスタにおいて、前記絶縁層は、異
なる２種類のアモルファス絶縁層が交互に積層された積
層体であることを特徴とするものである。ここで、異な
る２種類のアモルファス絶縁層とは、積層した状態で
は、一方のアモルファス絶縁層の構造欠陥が他方のアモ
ルファス絶縁層で埋められ、積層体全体としては、貫通
した欠陥が生じることがなく、耐電圧が向上するような
組合せのものである。
決すべくなされたもので、ＧａＮ系半導体表面に絶縁層
を介してゲート電極が形成されているＧａＮ系絶縁ゲー
ト形電界効果トランジスタにおいて、前記絶縁層は、異
なる２種類のアモルファス絶縁層が交互に積層された積
層体であることを特徴とするものである。ここで、異な
る２種類のアモルファス絶縁層とは、積層した状態で
は、一方のアモルファス絶縁層の構造欠陥が他方のアモ
ルファス絶縁層で埋められ、積層体全体としては、貫通
した欠陥が生じることがなく、耐電圧が向上するような
組合せのものである。
【０００５】本発明は、鋭意実験的に検討した結果得ら
れたものである。即ち、アモルファス絶縁層は高い絶縁
破壊電界強度（即ち、薄くて高い耐電圧）を有するが、
アモルファス絶縁層は構造欠陥（ピンホールなど）を有
する場合が多い。そこで、ＧａＮ系半導体表面に、上述
のような異なる２種類のアモルファス絶縁層を交互に積
層して積層体を形成すると、この積層体は高い耐電圧を
有し、ＧａＮ系絶縁ゲート形電界効果トランジスタのゲ
ート電圧を高めることができる。
れたものである。即ち、アモルファス絶縁層は高い絶縁
破壊電界強度（即ち、薄くて高い耐電圧）を有するが、
アモルファス絶縁層は構造欠陥（ピンホールなど）を有
する場合が多い。そこで、ＧａＮ系半導体表面に、上述
のような異なる２種類のアモルファス絶縁層を交互に積
層して積層体を形成すると、この積層体は高い耐電圧を
有し、ＧａＮ系絶縁ゲート形電界効果トランジスタのゲ
ート電圧を高めることができる。
【０００６】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を詳細に説明する。図１（ａ）〜（ｃ）は、本
発明にかかるＧａＮ系絶縁ゲート形ＦＥＴの一実施形態
の作製工程を示す図である。本実施形態の作製工程は以
下の通りである。即ち、 １）超高真空状態の成長室において、先ず半絶縁性のサ
ファイア基板１１上に、ジメチルヒドラジン（蒸気圧：
３×１０-6Ｔｏｒｒ）とＧａ（蒸気圧：５×１０ -7Ｔｏ
ｒｒ）を用いて、分子線エピタキシャル成長法により、
成長温度６４０℃でＧａＮバッファ層１２を形成する。
次いで、ＧａＮバッファ層１２の上にＧａ（蒸気圧：１
×１０-6Ｔｏｒｒ）、アンモニア（蒸気圧：５×１０-5
Ｔｏｒｒ）を用い、高抵抗のアンドープＧａＮ層１３を
２μｍ形成する。さらに、ドーパントとしてＳｉ（蒸気
圧：５×１０-9Ｔｏｒｒ）を用いて、成長温度８５０℃
でｎ型ＧａＮ層１４を２０００Å成長する（図１（ａ）
参照）。
施の形態を詳細に説明する。図１（ａ）〜（ｃ）は、本
発明にかかるＧａＮ系絶縁ゲート形ＦＥＴの一実施形態
の作製工程を示す図である。本実施形態の作製工程は以
下の通りである。即ち、 １）超高真空状態の成長室において、先ず半絶縁性のサ
ファイア基板１１上に、ジメチルヒドラジン（蒸気圧：
３×１０-6Ｔｏｒｒ）とＧａ（蒸気圧：５×１０ -7Ｔｏ
ｒｒ）を用いて、分子線エピタキシャル成長法により、
成長温度６４０℃でＧａＮバッファ層１２を形成する。
次いで、ＧａＮバッファ層１２の上にＧａ（蒸気圧：１
×１０-6Ｔｏｒｒ）、アンモニア（蒸気圧：５×１０-5
Ｔｏｒｒ）を用い、高抵抗のアンドープＧａＮ層１３を
２μｍ形成する。さらに、ドーパントとしてＳｉ（蒸気
圧：５×１０-9Ｔｏｒｒ）を用いて、成長温度８５０℃
でｎ型ＧａＮ層１４を２０００Å成長する（図１（ａ）
参照）。
【０００７】２）次に、ｎ型ＧａＮ層１４上全面にスパ
ッタ蒸着装置を用いて、２０〜３０Å厚のＧａ2 Ｏ3 層
１５を形成し、その上に２０〜３０Å厚のＳｉＯ2 層１
６を積層する。さらに、これらＧａ2 Ｏ3 層１５とＳｉ
Ｏ2 層１６を交互に形成して、最上層をＳｉＯ2 層１６
とし、トータルの厚さが５００Å程度になる積層体１７
を形成する（図１（ｂ）参照）。
ッタ蒸着装置を用いて、２０〜３０Å厚のＧａ2 Ｏ3 層
１５を形成し、その上に２０〜３０Å厚のＳｉＯ2 層１
６を積層する。さらに、これらＧａ2 Ｏ3 層１５とＳｉ
Ｏ2 層１６を交互に形成して、最上層をＳｉＯ2 層１６
とし、トータルの厚さが５００Å程度になる積層体１７
を形成する（図１（ｂ）参照）。
【０００８】３）次いで、フォトレジストを用いてパタ
ーニングして、ソース電極１８及びドレイン電極１９と
なる部分の積層体１７をドライエッチングを用いて除去
する。積層体１７を除去した部分にＡｌ／Ｔｉ／Ａｕの
順に各金属をスパッタ蒸着により堆積させ、ソース電極
１８及びドレイン電極１９を形成する。次に、パターニ
ングした後、積層体１７の上にＡｌ／Ｔｉ／Ａｕを蒸着
して、ゲート電極２０を形成する（図１（ｃ）参照）。
ーニングして、ソース電極１８及びドレイン電極１９と
なる部分の積層体１７をドライエッチングを用いて除去
する。積層体１７を除去した部分にＡｌ／Ｔｉ／Ａｕの
順に各金属をスパッタ蒸着により堆積させ、ソース電極
１８及びドレイン電極１９を形成する。次に、パターニ
ングした後、積層体１７の上にＡｌ／Ｔｉ／Ａｕを蒸着
して、ゲート電極２０を形成する（図１（ｃ）参照）。
【０００９】本実施形態の特徴は、ｎ型ＧａＮ層１４と
ゲート電極２０の間に積層体１７からなる絶縁層を設け
たことである。ここで、ｎ型ＧａＮ層１４側には、ｎ型
ＧａＮ層１４との密着性がよいＧａ2 Ｏ3 層１５を設け
る。このようにして形成したｎ型のＧａＮ系絶縁ゲート
形ＦＥＴは、ゲート電圧を１００Ｖ印加することがで
き、十分な耐圧があることを確認することができた。な
お、このときにリーク電流を検出することはできなかっ
た。また、本実施形態のＦＥＴは、４００℃の高温でも
動作することが確認できた。本実施形態のＧａＮ系絶縁
ゲート形ＦＥＴは、インバータ、コンバータ、スイッチ
ングデバイスとして用いることができる。
ゲート電極２０の間に積層体１７からなる絶縁層を設け
たことである。ここで、ｎ型ＧａＮ層１４側には、ｎ型
ＧａＮ層１４との密着性がよいＧａ2 Ｏ3 層１５を設け
る。このようにして形成したｎ型のＧａＮ系絶縁ゲート
形ＦＥＴは、ゲート電圧を１００Ｖ印加することがで
き、十分な耐圧があることを確認することができた。な
お、このときにリーク電流を検出することはできなかっ
た。また、本実施形態のＦＥＴは、４００℃の高温でも
動作することが確認できた。本実施形態のＧａＮ系絶縁
ゲート形ＦＥＴは、インバータ、コンバータ、スイッチ
ングデバイスとして用いることができる。
【００１０】図２は、他の実施形態の断面図である。本
実施形態の作製工程は以下の通りである。即ち、 １）先ず、前記実施形態と同様に、半絶縁性のサファイ
ア基板１１上にＧａＮバッファ層１２を形成する。その
上に、Ｇａ（蒸気圧：１×１０-6Ｔｏｒｒ）、Ａｌ（蒸
気圧：５×１０-7Ｔｏｒｒ）、アンモニア（蒸気圧：５
×１０-5Ｔｏｒｒ）を用い、ドーパントとしてＭｇ（蒸
気圧：５×１０-8Ｔｏｒｒ）を用いて、分子線エピタキ
シャル成長法により、成長温度８５０℃でｐ型ＡｌＧａ
Ｎ層２１を成長する。
実施形態の作製工程は以下の通りである。即ち、 １）先ず、前記実施形態と同様に、半絶縁性のサファイ
ア基板１１上にＧａＮバッファ層１２を形成する。その
上に、Ｇａ（蒸気圧：１×１０-6Ｔｏｒｒ）、Ａｌ（蒸
気圧：５×１０-7Ｔｏｒｒ）、アンモニア（蒸気圧：５
×１０-5Ｔｏｒｒ）を用い、ドーパントとしてＭｇ（蒸
気圧：５×１０-8Ｔｏｒｒ）を用いて、分子線エピタキ
シャル成長法により、成長温度８５０℃でｐ型ＡｌＧａ
Ｎ層２１を成長する。
【００１１】２）次いで、ソース電極１８、ドレイン電
極１９を形成する部分のｐ型ＡｌＧａＮ層２１をドライ
エッチングを用いて選択的にエッチングする。エッチン
グガスはメタン、アルゴン、水素の混合ガスをプラズマ
化したものを用いる。
極１９を形成する部分のｐ型ＡｌＧａＮ層２１をドライ
エッチングを用いて選択的にエッチングする。エッチン
グガスはメタン、アルゴン、水素の混合ガスをプラズマ
化したものを用いる。
【００１２】３）その後、選択的にエッチングした部分
に、ｎ型ＡｌＧａＮ層２２を選択的埋め込み成長を行
う。即ち、Ｇａ（蒸気圧：１×１０-6Ｔｏｒｒ）、Ａｌ
（蒸気圧：５×１０-7Ｔｏｒｒ）、アンモニア（蒸気
圧：５×１０-5Ｔｏｒｒ）を用い、ドーパントとしてＳ
ｉ（蒸気圧：５×１０-8Ｔｏｒｒ）を用いて、成長温度
８５０℃でｎ型ＡｌＧａＮ層２２を２０００Å埋め込み
成長する。
に、ｎ型ＡｌＧａＮ層２２を選択的埋め込み成長を行
う。即ち、Ｇａ（蒸気圧：１×１０-6Ｔｏｒｒ）、Ａｌ
（蒸気圧：５×１０-7Ｔｏｒｒ）、アンモニア（蒸気
圧：５×１０-5Ｔｏｒｒ）を用い、ドーパントとしてＳ
ｉ（蒸気圧：５×１０-8Ｔｏｒｒ）を用いて、成長温度
８５０℃でｎ型ＡｌＧａＮ層２２を２０００Å埋め込み
成長する。
【００１３】４）次に、埋め込み成長したｎ型ＡｌＧａ
Ｎ層２２以外の部分の表面に、２０〜３０Å厚のＧａ2
Ｏ3 層１５とＳｉＯ2 層１６を交互に積層し、トータル
の厚さ５００Åの絶縁層となる積層体１７を選択的に成
長する。
Ｎ層２２以外の部分の表面に、２０〜３０Å厚のＧａ2
Ｏ3 層１５とＳｉＯ2 層１６を交互に積層し、トータル
の厚さ５００Åの絶縁層となる積層体１７を選択的に成
長する。
【００１４】５）このようにして積層構造体１７を形成
した後、更にパターニングして、Ａｌ／Ｔｉ／Ａｕを蒸
着して、ソース電極１８、ドレイン電極１９、およびゲ
ート電極２０を形成する。
した後、更にパターニングして、Ａｌ／Ｔｉ／Ａｕを蒸
着して、ソース電極１８、ドレイン電極１９、およびゲ
ート電極２０を形成する。
【００１５】本実施形態も、十分なゲート電圧を印加す
ることができ、４００℃の高温でも特性は劣化せず、高
温動作が可能であることが確認できた。
ることができ、４００℃の高温でも特性は劣化せず、高
温動作が可能であることが確認できた。
【００１６】なお、積層体１７は、Ｇａ2 Ｏ3 層１５と
ＳｉＯ2 層１６を各１層だけ積層した状態では、ピンホ
ール、ボイドなどの欠陥を十分に埋めることができない
ため、十分な耐圧が得られず、十分な耐圧を得るために
は、各２層以上で構成することが望ましい。また、積層
体１７を６５０℃〜１０００℃（結晶化温度以下の温
度）の温度範囲で３０分程度熱処理すると、Ｇａ2 Ｏ3
層１５とＳｉＯ2 層１６の界面はなくなり、Ｓｉ−Ｇａ
−Ｏの酸化物が形成され、印加できるゲート電圧がより
高くなった。
ＳｉＯ2 層１６を各１層だけ積層した状態では、ピンホ
ール、ボイドなどの欠陥を十分に埋めることができない
ため、十分な耐圧が得られず、十分な耐圧を得るために
は、各２層以上で構成することが望ましい。また、積層
体１７を６５０℃〜１０００℃（結晶化温度以下の温
度）の温度範囲で３０分程度熱処理すると、Ｇａ2 Ｏ3
層１５とＳｉＯ2 層１６の界面はなくなり、Ｓｉ−Ｇａ
−Ｏの酸化物が形成され、印加できるゲート電圧がより
高くなった。
【００１７】上記実施形態では、分子線エピタキシャル
成長法を用いて、サファイア基板上にＧａＮあるいはＡ
ｌＧａＮを成長させたが、本発明は上記実施形態に限定
されることはない。例えば、有機金属気相成長法を用い
てもよく、基板としてＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＰ
などを用いてもよく、ＧａＮ系半導体層としてＩｎＧａ
Ｎ、ＡｌＩｎＧａＮ、ＧａＮＰ、ＧａＮＡｓなどを用い
てもよい。また、積層体は、Ａｌ2 Ｏ3 ／Ｇａ2 Ｏ3 、
ＳｉＯ2 ／Ｉｎ2 Ｏ3 、Ａｌ2 Ｏ 3 ／Ｉｎ2 Ｏ3 で構成
してもよい。
成長法を用いて、サファイア基板上にＧａＮあるいはＡ
ｌＧａＮを成長させたが、本発明は上記実施形態に限定
されることはない。例えば、有機金属気相成長法を用い
てもよく、基板としてＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＰ
などを用いてもよく、ＧａＮ系半導体層としてＩｎＧａ
Ｎ、ＡｌＩｎＧａＮ、ＧａＮＰ、ＧａＮＡｓなどを用い
てもよい。また、積層体は、Ａｌ2 Ｏ3 ／Ｇａ2 Ｏ3 、
ＳｉＯ2 ／Ｉｎ2 Ｏ3 、Ａｌ2 Ｏ 3 ／Ｉｎ2 Ｏ3 で構成
してもよい。
【００１８】
【発明の効果】以上説明したように本発明によれば、高
温動作が可能なＧａＮ系絶縁ゲート形電界効果トランジ
スタが得られるという優れた効果がある。
温動作が可能なＧａＮ系絶縁ゲート形電界効果トランジ
スタが得られるという優れた効果がある。
【図１】（ａ）〜（ｃ）は、本発明に係るＧａＮ系絶縁
ゲート形電界効果トランジスタの一実施形態の製造工程
の説明図である。
ゲート形電界効果トランジスタの一実施形態の製造工程
の説明図である。
【図２】他の実施形態の断面図である。
【図３】従来の絶縁ゲート形電界効果トランジスタの断
面図である。
面図である。
１１ サファイア基板 １２ ＧａＮバッファ層 １３ アンドープＧａＮ層 １４ ｎ型ＧａＮ層 １５ Ｇａ2 Ｏ3 層 １６ ＳｉＯ2 層 １７ 積層体 １８ ソース電極 １９ ドレイン電極 ２０ ゲート電極 ２１ ｐ型ＡｌＧａＮ層 ２２ ｎ型ＡｌＧａＮ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｂ Ｆターム(参考） 5F040 DA07 DA19 DA26 DC03 EA04 EB12 EC02 EC10 EC12 ED02 ED03 EH01 EH02 FC06 5F058 BA01 BA04 BB01 BD02 BD04 BD05 BF12 BJ01 5F110 AA12 AA30 BB12 CC01 CC02 DD04 DD12 EE02 EE03 EE04 EE15 EE44 FF01 FF10 FF28 GG04 GG12 GG24 GG42 GG44 HK02 HK03 HK04 HK22 HK33
Claims (3)
- 【請求項１】 ＧａＮ系半導体表面に絶縁層を介してゲ
ート電極が形成されているＧａＮ系絶縁ゲート形電界効
果トランジスタにおいて、 前記絶縁層は、異なる２種類のアモルファス絶縁層が交
互に積層された積層体であることを特徴とするＧａＮ系
絶縁ゲート形電界効果トランジスタ。 - 【請求項２】 前記積層体は、ＧａＮ系半導体表面側か
ら、Ｇａ2 Ｏ3 層とＳｉＯ2 層が交互に積層されたもの
であることを特徴とする請求項１記載のＧａＮ系絶縁ゲ
ート形電界効果トランジスタ。 - 【請求項３】 前記積層体は、６５０℃以上、結晶化温
度以下の温度で加熱されていることを特徴とする請求項
２記載のＧａＮ系絶縁ゲート形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137493A JP4676046B2 (ja) | 2000-05-10 | 2000-05-10 | ＧａＮ系絶縁ゲート形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137493A JP4676046B2 (ja) | 2000-05-10 | 2000-05-10 | ＧａＮ系絶縁ゲート形電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320054A true JP2001320054A (ja) | 2001-11-16 |
| JP4676046B2 JP4676046B2 (ja) | 2011-04-27 |
Family
ID=18645262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000137493A Expired - Lifetime JP4676046B2 (ja) | 2000-05-10 | 2000-05-10 | ＧａＮ系絶縁ゲート形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4676046B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100774359B1 (ko) | 2006-10-23 | 2007-11-08 | 부산대학교 산학협력단 | 갈륨나이트라이드 박막 위에 에피탁셜 성장된 갈륨옥사이드투명 전계효과 트랜지스터 제조방법 및 그 트랜지스터 |
| JP2008205221A (ja) * | 2007-02-20 | 2008-09-04 | Furukawa Electric Co Ltd:The | 半導体素子 |
| CN101924129A (zh) * | 2010-07-20 | 2010-12-22 | 范爱民 | 一种场效应晶体管 |
| US7906780B2 (en) | 2006-01-30 | 2011-03-15 | Canon Kabushiki Kaisha | Field effect transistor |
| US8093626B2 (en) | 2006-06-15 | 2012-01-10 | Furukawa Electric Co., Ltd. | Normally-off field effect transistor using III-nitride semiconductor and method for manufacturing such transistor |
| JP2012009841A (ja) * | 2010-05-21 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 半導体素子、及び半導体装置 |
| JP2017216393A (ja) * | 2016-06-01 | 2017-12-07 | 株式会社豊田中央研究所 | 電極構造体、電極構造体を用いる半導体装置及び電極構造体の製造方法 |
| JP6245593B1 (ja) * | 2016-08-31 | 2017-12-13 | 国立大学法人大阪大学 | 半導体装置および半導体装置の製造方法 |
| US10084052B2 (en) | 2014-09-29 | 2018-09-25 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| CN111933519A (zh) * | 2020-08-28 | 2020-11-13 | 西安电子科技大学 | 一种非层状二维氧化镓薄膜的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329072A (en) * | 1976-08-31 | 1978-03-17 | Toshiba Corp | Gallium arsenide semiconductor device |
| JPH0258332A (ja) * | 1988-07-20 | 1990-02-27 | Internatl Business Mach Corp <Ibm> | 化合物半導体の表面をパッシベートする方法 |
| JPH11163334A (ja) * | 1997-11-28 | 1999-06-18 | Furukawa Electric Co Ltd:The | ＧａＮ系絶縁ゲート型トランジスタ及びその形成方法 |
-
2000
- 2000-05-10 JP JP2000137493A patent/JP4676046B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329072A (en) * | 1976-08-31 | 1978-03-17 | Toshiba Corp | Gallium arsenide semiconductor device |
| JPH0258332A (ja) * | 1988-07-20 | 1990-02-27 | Internatl Business Mach Corp <Ibm> | 化合物半導体の表面をパッシベートする方法 |
| JPH11163334A (ja) * | 1997-11-28 | 1999-06-18 | Furukawa Electric Co Ltd:The | ＧａＮ系絶縁ゲート型トランジスタ及びその形成方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906780B2 (en) | 2006-01-30 | 2011-03-15 | Canon Kabushiki Kaisha | Field effect transistor |
| US8093626B2 (en) | 2006-06-15 | 2012-01-10 | Furukawa Electric Co., Ltd. | Normally-off field effect transistor using III-nitride semiconductor and method for manufacturing such transistor |
| KR100774359B1 (ko) | 2006-10-23 | 2007-11-08 | 부산대학교 산학협력단 | 갈륨나이트라이드 박막 위에 에피탁셜 성장된 갈륨옥사이드투명 전계효과 트랜지스터 제조방법 및 그 트랜지스터 |
| JP2008205221A (ja) * | 2007-02-20 | 2008-09-04 | Furukawa Electric Co Ltd:The | 半導体素子 |
| US9490179B2 (en) | 2010-05-21 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and semiconductor device |
| JP2012009841A (ja) * | 2010-05-21 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 半導体素子、及び半導体装置 |
| CN101924129A (zh) * | 2010-07-20 | 2010-12-22 | 范爱民 | 一种场效应晶体管 |
| US10084052B2 (en) | 2014-09-29 | 2018-09-25 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2017216393A (ja) * | 2016-06-01 | 2017-12-07 | 株式会社豊田中央研究所 | 電極構造体、電極構造体を用いる半導体装置及び電極構造体の製造方法 |
| JP6245593B1 (ja) * | 2016-08-31 | 2017-12-13 | 国立大学法人大阪大学 | 半導体装置および半導体装置の製造方法 |
| WO2018042541A1 (ja) * | 2016-08-31 | 2018-03-08 | 国立大学法人大阪大学 | 半導体装置および半導体装置の製造方法 |
| US10103232B2 (en) | 2016-08-31 | 2018-10-16 | Osaka University | Semiconductor device and method for manufacturing semiconductor device |
| CN111933519A (zh) * | 2020-08-28 | 2020-11-13 | 西安电子科技大学 | 一种非层状二维氧化镓薄膜的制备方法 |
| CN111933519B (zh) * | 2020-08-28 | 2023-11-14 | 西安电子科技大学 | 一种非层状二维氧化镓薄膜的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4676046B2 (ja) | 2011-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7498618B2 (en) | Nitride semiconductor device | |
| KR100859060B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2012044003A (ja) | 半導体装置及びその製造方法 | |
| WO2005015642A1 (ja) | 半導体装置及びその製造方法 | |
| TW200539264A (en) | Methods of fabricating nitride-based transistors having regrown ohmic contact regions and nitride-based transistors having regrown ohmic contact regions | |
| CN108365008B (zh) | 具有p型二维材料栅极增强型氮化镓场效应器件的制备方法 | |
| JP4906023B2 (ja) | ＧａＮ系半導体装置 | |
| JP2013077609A (ja) | 化合物半導体装置の製造方法 | |
| JP5144326B2 (ja) | 電界効果トランジスタ | |
| JP2009117712A (ja) | 窒化物系化合物半導体装置 | |
| JP2014072388A (ja) | 化合物半導体装置及びその製造方法 | |
| JP2008270836A (ja) | 半導体装置 | |
| JP2010267936A (ja) | 窒化物半導体装置および窒化物半導体装置製造方法 | |
| JP2001320054A (ja) | ＧａＮ系絶縁ゲート形電界効果トランジスタ | |
| WO2019194042A1 (ja) | トランジスタの製造方法 | |
| JP2004165387A (ja) | ＧａＮ系電界効果トランジスタ | |
| JP5101143B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP4209136B2 (ja) | 半導体装置及びその製造方法 | |
| JP2024042046A (ja) | エンハンスメント型金属－絶縁体－半導体高電子移動度トランジスタ | |
| JP2006286698A (ja) | 電子デバイス及び電力変換装置 | |
| JP3984471B2 (ja) | 半導体装置及びその製造方法 | |
| JP2010153748A (ja) | 電界効果半導体装置の製造方法 | |
| JP2010232503A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5304134B2 (ja) | 窒化物半導体装置およびその製造方法 | |
| CN113972263B (zh) | 一种增强型AlGaN/GaN HEMT器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100709 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100910 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101022 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101207 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20101207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110127 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140204 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4676046 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140204 Year of fee payment: 3 |
|
| EXPY | Cancellation because of completion of term |