JP2012009841A - 半導体素子、及び半導体装置 - Google Patents
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Abstract
【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。
【選択図】図１
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。
【選択図】図１
Description
本発明は、絶縁膜を備えた半導体素子、並びに該半導体素子を有する半導体装置に関する。
近年、半導体装置の小型化、高性能化の技術は高い注目を集めている。そのため、半導体装置内に形成される半導体素子の微細化や、それに伴う半導体素子の高集積化に対する要求は益々強くなっている。
絶縁膜を備える半導体素子の微細化を行ううえで、素子内に形成されている配線や電極のサイズを微細化することは重要である。例えば、半導体素子の一様態であるトランジスタを構成するゲート電極サイズの微細化は、半導体素子を微細化するうえで重要な要素の１つである。ゲート電極サイズを微細化する技術の一例としては、ゲート電極を形成する際の加工方法に工夫を施す方法などが考案されている（特許文献１）。
しかし、特許文献１の技術を用いて半導体素子を微細化して高集積化していくと、各々の半導体素子に加わる電圧が下がるため、チャネル形成領域にかかる電界が弱くなる。これにより、チャネル部にキャリアが流れにくくなるため、半導体素子が動作しなくなることが懸念される。このため、半導体素子には、半導体素子が動作するのに必要なキャリアがチャネル部に流れるだけの容量を確保する必要がある。
したがって、半導体素子が動作するために必要な容量を確保したまま、ゲート電極サイズを微細化するためには、ゲート電極とチャネル形成領域間に形成されたゲート絶縁膜を薄膜化する必要がある。
一般的にゲート絶縁材料として使用されている酸化珪素系の絶縁膜（例えばＳｉＯ２）は、比誘電率の値が３．９程度と小さいため、半導体素子が動作するために必要な容量を保ったままゲート電極サイズを縮小するには、ゲート絶縁膜の膜厚を薄くする必要がある。
しかし、酸化珪素系の絶縁膜は、数ｎｍ程度まで薄膜化すると、ゲート電極とチャネル形成領域間に、トランジスタの動作に対して無視できない量のリーク電流が流れ、トランジスタの動作に悪影響を及ぼすという問題があった。
本発明は、このような技術的背景のもとでなされたものである。したがって、その目的は、ゲート電極とチャネル形成領域間のリーク電流を低減し、小型化された半導体素子を提供することを課題の一とする。
また、そのような半導体素子を使用した、小型化された半導体装置を提供することを課題の一とする。
上記目的を達成するために、本発明は、酸化珪素系の絶縁材料と比較して比誘電率の高い酸化ガリウムに着眼した。酸化ガリウムを含み、誘電率が１０以上の絶縁膜をゲート絶縁膜に用いることにより、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化することができる。
すなわち、本発明の一様態は、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間にチャネル形成領域を備える単結晶半導体基板と、単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、ゲート絶縁膜の比誘電率が１０以上である半導体素子である。
なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を１００ａｔｏｍ％としたときにおいて、ガリウム濃度が３５ａｔｏｍ％から５０ａｔｏｍ％、かつ、酸素の濃度が５０ａｔｏｍ％から６５ａｔｏｍ％である膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜（例えば、酸化シリコン膜）との積層膜であっても良い。
また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が１００ａｔｏｍ％となる。
上記本発明の一様態によれば、ゲート電極サイズの微細化を行った場合においても、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。
また、本発明の一様態は、酸化膜により電気的に分離された複数の領域に、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間にチャネル形成領域を備える単結晶半導体基板と、単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、ゲート絶縁膜の比誘電率が１０以上である半導体素子である。
なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を１００ａｔｏｍ％としたときにおいて、ガリウム濃度が３５ａｔｏｍ％から５０ａｔｏｍ％、かつ、酸素の濃度が５０ａｔｏｍ％から６５ａｔｏｍ％である膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜（例えば、酸化シリコン膜）との積層膜であっても良い。
また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が１００ａｔｏｍ％となる。
上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、半導体素子を小型化できる。加えて、同一基板上に酸化膜により分離した複数の領域に、小型化した半導体素子を複数備える半導体装置を提供できる。
また、本発明の一様態は、絶縁膜を介して基板上に設けた、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間のチャネル形成領域を備える、複数の単結晶半導体層と、複数の単結晶半導体層に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、ゲート絶縁膜の比誘電率が１０以上である半導体素子である。
なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を１００ａｔｏｍ％としたときにおいて、ガリウム濃度が３５ａｔｏｍ％から５０ａｔｏｍ％、かつ、酸素の濃度が５０ａｔｏｍ％から６５ａｔｏｍ％である膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜（例えば、酸化シリコン膜）との積層膜であっても良い。
また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が１００ａｔｏｍ％となる。
上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。
また、上記本発明の一様態によれば、絶縁膜上に極薄膜化された単結晶半導体層を有するため、微細な加工が可能となる。その結果、更に小型化された半導体素子を提供できる。
さらに、上記本発明の一様態によれば、各々の半導体素子が分離されているため、半導体素子間の隙間が縮小された、高い集積度の半導体装置を提供できる。
また、本発明の一様態は、絶縁膜を介して単結晶半導体基板上に設けられた、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間のチャネル形成領域を備える、各々が物理的に分離された複数の単結晶半導体層と、複数の単結晶半導体層に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、酸化ガリウムを含むゲート絶縁膜の比誘電率が１０以上である半導体素子である。
なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を１００ａｔｏｍ％としたときにおいて、ガリウム濃度が３５ａｔｏｍ％から５０ａｔｏｍ％、かつ、酸素の濃度が５０ａｔｏｍ％から６５ａｔｏｍ％である膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜（例えば、酸化シリコン膜）との積層膜であっても良い。
また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が１００ａｔｏｍ％となる。
上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。
また、上記本発明の一様態によれば、絶縁膜上に極薄膜化された単結晶半導体層を有するため、微細な加工が可能となる。その結果、更に小型化された半導体素子を提供できる。
さらに、上記本発明の一様態によれば、各々の半導体素子が分離されているため、半導体素子間の隙間が縮小された、高い集積度の半導体装置を提供できる。
加えて、上記本発明の一様態によれば、分離された単結晶半導体層が単結晶半導体基板上に形成されているため、高精度な形状加工が可能であり、更に小型化された半導体素子を提供できる。
また、本発明の一様態は、絶縁膜を介して絶縁基板上に設けられた、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間のチャネル形成領域を備える、各々が物理的に分離された複数の単結晶半導体層と、複数の単結晶半導体層に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、酸化ガリウムを含むゲート絶縁膜の比誘電率が１０以上である半導体素子である。
なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を１００ａｔｏｍ％としたときにおいて、ガリウム濃度が３５ａｔｏｍ％から５０ａｔｏｍ％、かつ、酸素の濃度が５０ａｔｏｍ％から６５ａｔｏｍ％である膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜（例えば、酸化シリコン膜）との積層膜であっても良い。
また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が１００ａｔｏｍ％となる。
上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。
また、上記本発明の一様態によれば、絶縁膜上に極薄膜化された単結晶半導体層を有するため、微細加工が可能となる。その結果、更に小型化された半導体素子を提供できる。
さらに、上記本発明の一様態によれば、各々の半導体素子が分離されているため、半導体素子間の隙間が縮小された、高い集積度の半導体装置を提供できる。
加えて、上記発明の一様態によれば、液晶表示装置などに使用される大型の基板に対して半導体素子を形成できるため、半導体素子を安価に提供することができる。
また、本発明の一様態は、上記各構成の半導体素子を有する半導体装置である。
上記本発明の一様態によれば、小型化された半導体素子を有する、小型化された半導体装置を提供できる。
なお、本明細書において、「酸化ガリウム」の用語は、特に言及しない限り、構成元素としての酸素とガリウムを意味するものであって、酸化ガリウムの様態に限る趣旨で用いない。例えば、「酸化ガリウムを含む絶縁膜」という場合には、「酸素とガリウムを含む絶縁膜」のように読み替えることが可能である。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
本発明によれば、小型化された半導体素子を提供できる。また、小型化された半導体素子を集積した小型化された半導体装置を提供できる。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図１、図２および図３を用いて説明する。
本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図１、図２および図３を用いて説明する。
具体的には、酸化ガリウムを含み、１０以上の比誘電率を有する絶縁膜をゲート絶縁膜に適用した電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を本発明の一様態の半導体素子として例示する。特に、当該半導体素子を同一基板上に複数設けた半導体装置について説明する。
＜半導体装置の構成例＞
図１に、開示する発明の一様態に係る半導体装置の構成の一例として、単結晶半導体基板を用いて作製した、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる、トップゲート型のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）についての断面図を示す。
図１に、開示する発明の一様態に係る半導体装置の構成の一例として、単結晶半導体基板を用いて作製した、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる、トップゲート型のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）についての断面図を示す。
図１に示すＣＭＯＳは、酸化膜１０６により、隣接するＦＥＴが分離されており、Ｎチャネル型ＦＥＴ１５８及びＰチャネル型ＦＥＴ１６０が形成されている。それぞれのＦＥＴは、単結晶半導体基板中にソース領域、ドレイン領域およびチャネル形成領域を備える。
図１におけるＮチャネル型ＦＥＴ１５８は、酸化膜１０６により分離された領域に、ソース領域１３８ａ、ドレイン領域１３８ｂおよび、チャネル形成領域１３９が形成された単結晶半導体基板１００上に、酸化ガリウムを含むゲート絶縁膜１２４が形成され、酸化ガリウムを含むゲート絶縁膜１２４を介してチャネル形成領域１３９と重畳する範囲にゲート電極１２６が形成され、ゲート電極１２６および酸化ガリウムを含むゲート絶縁膜１２４上に第１の層間絶縁膜１４６および第２の層間絶縁膜１４８が形成され、酸化ガリウムを含むゲート絶縁膜１２４、第１の層間絶縁膜１４６、および第２の層間絶縁膜１４８に設けた開口部を介してソース領域１３８ａ、ドレイン領域１３８ｂに電気的に接続されたソース電極１５０およびドレイン電極１５２が形成されている。
図１におけるＰチャネル型ＦＥＴ１６０は、酸化膜１０６により分離された領域に、ソース領域１４４ａ、ドレイン領域１４４ｂおよび、チャネル形成領域１４５が形成された単結晶半導体基板１００上に、酸化ガリウムを含むゲート絶縁膜１２４が形成され、酸化ガリウムを含むゲート絶縁膜１２４を介してチャネル形成領域１４５と重畳する範囲にゲート電極１２８が形成され、ゲート電極１２８および酸化ガリウムを含むゲート絶縁膜１２４上に第１の層間絶縁膜１４６および第２の層間絶縁膜１４８が形成され、酸化ガリウムを含むゲート絶縁膜１２４、第１の層間絶縁膜１４６、および第２の層間絶縁膜１４８に設けた開口部を介してソース領域１４４ａ、ドレイン領域１４４ｂに電気的に接続されたソース電極１５４およびドレイン電極１５６が形成されている。
図１におけるゲート絶縁膜１２４は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。
図１におけるゲート電極１２６、１２８は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。
図１においてゲート電極上の層間膜として、第１の層間絶縁膜および第２の層間絶縁膜の積層構造にて記載されているが、単層構造であってもよい。
本実施の形態で例示するＮチャネル型ＦＥＴ、及びＰチャネル型ＦＥＴは、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として有するため、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化し、小型化されたＦＥＴを提供することができる。
また、小型化されたＮチャネル型ＦＥＴとＰチャネル型ＦＥＴを同一基板上に集積して設けることにより、ＣＭＯＳの小型化を行うことができる。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について、図２および図３を用いて説明する。
次に、上記半導体装置の作製方法の一例について、図２および図３を用いて説明する。
まず、単結晶半導体基板１００を用意し、公知の技術であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはシャロートレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて、単結晶半導体基板に酸化膜により分離された複数の素子形成領域を形成する。
本実施の形態では、ＬＯＣＯＳ法を用いて、第１の素子形成領域１０８と第２の素子形成領域１１０を形成する具体的な方法を示す。
まず、単結晶半導体基板１００上に、後のプロセスにおいて、単結晶半導体基板１００に加わる熱的な歪みを緩和する保護膜１０２、および、後のプロセスにて形成する、Ｎチャネル型ＦＥＴとＰチャネル型を分離する酸化膜を選択的に形成するためのマスク膜１０４を形成する（図２（Ａ）参照。）。
単結晶半導体基板１００としては、例えば、シリコン（Ｓｉ）基板、ガリウム砒素（ＧａＡｓ）基板、インジウム燐（ＩｎＰ）基板などを用いることができる。
また、保護膜１０２としては、例えば、酸化珪素膜などを用いることができ、マスク膜１０４としては、例えば窒化珪素膜などを用いることができる。
本実施の形態では、単結晶半導体基板１００として単結晶ｐ型シリコン基板を用いた説明を行う。
次に、マスク膜１０４をマスクにして、Ｎチャネル型ＦＥＴとＰチャネル型ＦＥＴを分離する酸化膜１０６を形成し、マスク膜１０４を熱リン酸などの薬液にて除去し、保護膜１０２をフッ酸などの薬液にて除去することにより、酸化膜１０６で分離された第１の素子形成領域１０８および第２の素子形成領域１１０を形成する（図２（Ｂ）参照。）。
なお、酸化膜１０６としては、例えば、熱酸化法により形成された酸化珪素膜などを用いることができる。
このように、酸化膜１０６でＦＥＴを分離することにより、ＦＥＴ間のリーク電流を抑制することができるため、同一基板上に複数のＦＥＴを集積して設けることができる。
次に、第１の素子形成領域１０８をレジスト１１６で覆い、後にＰチャネル型ＦＥＴが形成される部分である第２の素子形成領域１１０に、ｎ型を付与する不純物元素１１８を添加し、ｎ型ウェル１２２を形成する（図２（Ｃ）参照。）。
本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。
同様に、後にＮチャネル型ＦＥＴが形成される部分である第１の素子形成領域１０８にｐ型ウェル１２０を形成する（図２（Ｄ）参照。）。
なお、本実施の形態では、不純物元素の添加によりｐ型ウェルを形成したが、不純物元素を添加しなくても、後の工程にて形成するＮチャネル型ＦＥＴが動作するのであれば、不純物元素を添加しなくてもよい。
次に、ｐ型ウェル１２０およびｎ型ウェル１２２を覆うように、比誘電率が１０以上である酸化ガリウムを含むゲート絶縁膜１２４を形成する（図２（Ｅ）参照。）。
なお、酸化ガリウムを含むゲート絶縁膜１２４は、膜厚が薄すぎると、半導体素子の動作に悪影響を及ぼすリーク電流が発生し、逆に膜厚が厚すぎると、半導体素子が動作するだけのキャリアが流れない。ゲート絶縁膜１２４の膜厚は、１ｎｍ以上５０ｎｍ以下、より好ましくは１ｎｍ以上２０ｎｍ以下にすることが望ましい。
ここで用いる酸化ガリウムを含むゲート絶縁膜１２４は、例えば、スパッタリング法、ＣＶＤ法（化学的気相成長法）、などにより形成できる。
比誘電率が１０以上である酸化ガリウムを含むゲート絶縁膜１２４を得るための条件の一例として、スパッタリング装置にて、絶縁物ターゲットであるＧａ２Ｏ３と酸化ガリウムを成膜する基板の間隔を１１０ｍｍとして装置内に設置し、基板温度が室温の状態で、１０．５ｓｃｃｍのアルゴンガスおよび４．５ｓｃｃｍの酸素ガスを流しながら装置内部の圧力を０．４Ｐａに保ち、Ｇａ２Ｏ３ターゲットおよび基板に対して２００Ｗの高周波電圧を印加して高周波スパッタ法により成膜処理を行った後に、３５０℃で１時間の熱処理を行った。
上述の条件により得られた酸化ガリウムを含むゲート絶縁膜１２４の比誘電率の一例は１３．８であり、本明細書のゲート絶縁膜として必要とされる比誘電率を十分に満たしている。
なお、本実施の形態では、ゲート絶縁膜として酸化ガリウム膜の作製方法を説明したが、ガリウムおよび酸素以外の物質が含まれていてもよい。例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などの元素を含んだ酸化ガリウム膜でもよいし、酸化ガリウムを成膜する際に使用するＡｒなどのガス成分を含んだ酸化ガリウム膜でもよい。
また、本実施の形態では、単層のゲート絶縁膜を用いて説明したが、チャネル形成領域とゲート絶縁膜の界面、ゲート絶縁膜とゲート電極の界面の一方、または両方に、酸化珪素膜などの絶縁膜を薄く形成した積層構造であってもよい。
次に、ゲート電極となるポリシリコン層を基板全面に形成し、リソグラフィ技術およびドライエッチング技術を用いて所定の形状に整形する。この処理によって、酸化ガリウムを含むゲート絶縁膜１２４上に、ゲート電極１２６、ゲート電極１２８を形成する（図２（Ｆ）参照）。
なお、ゲート電極１２６、ゲート電極１２８は、低抵抗化のために、予めリン（Ｐ）などのｎ型不純物をドープしておいてもよいし、ポリシリコン層を形成する際にリンなどのｎ型不純物を添加してもよい。
本実施の形態では、ゲート電極として、ポリシリコン層の単層構造を使用する例を示したが、これに限定されることはなく、シリサイド層の単層構造であってもよいし、ポリシリコン層とシリサイド層の積層構造からなるポリサイド構造でもよい。また、金属、または金属を主成分とした材料を用いた単層構造または積層構造であってもよい。
なお、シリコンを含む層と酸化ガリウム含む層を直接接して設けることができる。
次に、ソース領域およびドレイン領域を形成するために、単結晶半導体基板にイオン注入を行う。本実施の形態はＣＭＯＳを形成する場合であるため、まず、Ｐチャネル型ＦＥＴを形成するｎ型ウェル１２２が形成された領域をレジスト１３４で覆い、ｐ型ウェル１２０が形成された領域に、ｎ型を付与する不純物元素１３６を添加し、ソース領域１３８ａおよびドレイン領域１３８ｂを形成する（図３（Ａ）参照。）。
本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、不純物元素を含むドーピングガスとしてＰＨ３を用いる。
なお、ソース領域１３８ａおよびドレイン領域１３８ｂに挟まれたｐ型ウェルは、チャネル形成領域１３９として機能する（図３（Ａ）参照。）。
次に、レジスト１３４を除去し、Ｎチャネル型ＦＥＴを形成するｐ型ウェル１２０が形成された領域をレジスト１４０で覆い、ｎ型ウェル１２２が形成された領域に、ｐ型を付与する不純物元素１４２を添加し、ソース領域１４４ａおよびドレイン領域１４４ｂを形成する（図３（Ｂ）参照）。
本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）を用いる。
なお、ソース領域１４４ａおよびドレイン領域１４４ｂに挟まれたｎ型ウェルは、チャネル形成領域１４５として機能する（図３（Ｂ）参照。）。
次に、レジスト１４０を除去し、イオン注入された不純物の活性化および、イオン注入によって発生した単結晶シリコン基板の結晶欠陥を回復するため、活性化処理を行う。
活性化処理は、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法、レーザアニール法などの方法を用いることができる。
次に、第１の層間絶縁膜１４６および第２の層間絶縁膜１４８を形成する（図３（Ｃ）参照。）。
第１の層間絶縁膜１４６は、例えば、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて、酸化シリコン膜や酸化窒化シリコン膜などを形成する。
第２の層間絶縁膜１４８は、表面平坦性向上を目的として、例えば、スピンコート法や常圧ＣＶＤ法などを用いて、リンガラス（ＰＳＧ）、ボロンガラス（ＢＳＧ）、またはリンボロンガラス（ＰＢＳＧ）、アクリル、ポリイミドなどを形成する。
なお、本実施の形態では、表面平坦性向上を目的として第２の層間絶縁膜を形成したが、これに限定されることはなく、ゲート電極形成後に形成する層間絶縁膜は、第１の層間絶縁膜のみであってもよいし、第２の層間絶縁膜のみであってもよい。
次に、第１の層間絶縁膜１４６および第２の層間絶縁膜１４８に、それぞれトランジスタのソース領域およびドレイン領域に達するコンタクトホール（開口部）を形成し、ソース領域と電気的に接続されたソース電極１５０及びソース電極１５４、ならびにドレイン領域と電気的に接続されたドレイン電極１５２及びドレイン電極１５６を形成する（図３（Ｄ）参照。）。
ソース電極１５０及びソース電極１５４、ならびにドレイン電極１５２及びドレイン電極１５６は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電膜を形成することができる。更にはリフロー法、ダマシン法を用いても良い。導電膜の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
また、ここでは図示していないが、第１の層間絶縁膜１４６にゲート電極１２６及びゲート電極１２８まで達するコンタクトホールを設け、第１の層間絶縁膜１４６上に設けられている配線と電気的に接続する電極が設けられる。
なお、図３（Ｄ）において、左側の破線で囲まれた領域がＮチャネル型ＦＥＴ１５８であり、右側の破線で囲まれた領域がＰチャネル型ＦＥＴ１６０となる。
また、本実施の形態では、ＣＭＯＳを単層で形成したが、本実施の形態にて示した工程を、層間膜を介して複数回行い、ＣＭＯＳを複数層に積層させることもできる。
以上の工程により、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いたＣＭＯＳを、単結晶半導体基板を用いて作製することができる。
比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いる事により、ＣＭＯＳの微細化を行うためにゲート電極サイズを微細化した場合においても、酸化珪素系のゲート絶縁膜よりも厚い膜厚で、ＣＭＯＳが動作するために必要な容量を確保できるため、ゲート電極とチャネル形成領域間におけるリーク電流が抑制されたＣＭＯＳを作製することができる。
言い換えれば、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ＣＭＯＳの微細化を行うことができる。
したがって、本実施の形態に提示した、単結晶半導体基板を使用し、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いて半導体装置を作製することにより、半導体装置のサイズ小型化、リーク電流の低減が可能であるため、小型、かつ高性能な半導体装置を提供できる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図４、図５、図６および図７を用いて説明する。
本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図４、図５、図６および図７を用いて説明する。
具体的には、酸化ガリウムを含み、１０以上の比誘電率を有する絶縁膜をゲート絶縁膜に適用した電界効果型トランジスタを本発明の一態様の半導体素子として例示する。特に、当該半導体素子を同一基板上に複数設けた半導体装置について説明する。
＜半導体装置の構成例＞
図４に、開示する発明の一様態に係る半導体装置の構成の一例として、単結晶半導体基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いて作製した、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる、トップゲート型のＣＭＯＳについての断面図を示す。
図４に、開示する発明の一様態に係る半導体装置の構成の一例として、単結晶半導体基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いて作製した、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる、トップゲート型のＣＭＯＳについての断面図を示す。
図４に示すＣＭＯＳは、エッチングなどの加工により、隣接するＦＥＴが分離されており、Ｎチャネル型ＦＥＴ４５８及びＰチャネル型ＦＥＴ４６０が形成されている。それぞれのＦＥＴは、ソース領域、ドレイン領域およびチャネル形成領域を備える単結晶半導体層が、絶縁膜を介してベース基板である単結晶半導体基板に形成されている。
図４におけるＮチャネル型ＦＥＴ４５８は、絶縁膜３０２を介してソース領域４２６ａ、ドレイン領域４２６ｂおよびチャネル形成領域４２７を備える単結晶半導体層を備えたベース基板３０８上に、酸化ガリウムを含むゲート絶縁膜４１６が形成され、酸化ガリウムを含むゲート絶縁膜４１６を介してチャネル形成領域４２７と重畳する範囲にゲート電極４１８が形成され、ゲート電極４１８および酸化ガリウムを含むゲート絶縁膜４１６上に第１の層間絶縁膜４３４および第２の層間絶縁膜４３６が形成され、酸化ガリウムを含むゲート絶縁膜４１６、第１の層間絶縁膜４３４、および第２の層間絶縁膜４３６に設けた開口部を介してソース領域４２６ａ、ドレイン領域４２６ｂに電気的に接続されたソース電極４５０およびドレイン電極４５２が形成されている。
図４におけるＰチャネル型ＦＥＴ４６０は、絶縁膜３０２を介してソース領域４３２ａ、ドレイン領域４３２ｂおよびチャネル形成領域４３３を備える単結晶半導体層を備えたベース基板３０８上に、酸化ガリウムを含むゲート絶縁膜４１６が形成され、酸化ガリウムを含むゲート絶縁膜４１６を介してチャネル形成領域４３３と重畳する範囲にゲート電極４２０が形成され、ゲート電極４２０および酸化ガリウムを含むゲート絶縁膜４１６上に第１の層間絶縁膜４３４および第２の層間絶縁膜４３６が形成され、酸化ガリウムを含むゲート絶縁膜４１６、第１の層間絶縁膜４３４、および第２の層間絶縁膜４３６に設けた開口部を介してソース領域４３２ａ、ドレイン領域４３２ｂに電気的に接続されたソース電極４５４およびドレイン電極４５６が形成されている。
図４におけるゲート絶縁膜４１６は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。
図４におけるゲート電極４１８及びゲート電極４２０は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。
図４においてゲート電極上の層間膜として、第１の層間絶縁膜および第２の層間絶縁膜の積層構造にて記載されているが、単層構造であってもよい。
本実施の形態で例示するＮチャネル型ＦＥＴ、及びＰチャネル型ＦＥＴは、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として有するため、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化し、小型化されたＦＥＴを提供することができる。
また、極薄膜化された単結晶半導体層を半導体素子に使用できるため、半導体素子の微細加工が可能となり、小型化されたＦＥＴを提供できる。
さらに、各々の半導体素子を微細な間隔で分離できるため、高い集積度のＦＥＴを提供できる。
このように、小型化、高集積化されたＦＥＴを同一基板に設けることにより、小型化されたＣＭＯＳを提供できる。
＜半導体装置の作製方法＞
まず、単結晶半導体基板からなる基板を用意し、公知の技術であるスマートカット法（登録商標）、またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法（登録商標）、またはＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ＴＲＡＮｓｆｅｒ）法（登録商標）を用いて、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板を作製する。
まず、単結晶半導体基板からなる基板を用意し、公知の技術であるスマートカット法（登録商標）、またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法（登録商標）、またはＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ＴＲＡＮｓｆｅｒ）法（登録商標）を用いて、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板を作製する。
本実施の形態では、前記公知技術のうちスマートカット法（登録商標）を用いて、半導体基板を作製する具体的な方法を示す。
まず、単結晶半導体基板３００の表面に絶縁膜３０２を形成する（図５（Ａ）参照。）。なお、汚染物除去の観点から、絶縁膜３０２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板３００を洗浄しておくことが望ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
絶縁膜３０２は、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記絶縁膜３０２の形成方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて絶縁膜３０２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）などの有機シランを用いて酸化シリコン膜を形成することが望ましい。
本実施の形態では、単結晶半導体基板３００として単結晶シリコン基板を用い、熱酸化処理を行うことにより単結晶半導体基板３００の表面に絶縁膜３０２として酸化珪素膜を形成する方法を用いた説明を記述する。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板３００に熱酸化処理を行うことにより、塩素酸化された絶縁膜３０２を形成することができる。この場合、絶縁膜３０２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板３００の汚染を低減させることができる。また、単結晶半導体基板３００をベース基板と貼り合わせた後に、ベース基板からの不純物（例えば、ナトリウムなど）を固定して、単結晶半導体基板３００の汚染を防止できる。
なお、絶縁膜３０２に含有させるハロゲン原子は塩素原子に限られない。絶縁膜３０２にはフッ素原子を含有させてもよい。単結晶半導体基板３００の表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、単結晶半導体基板３００の一面に対し、イオン照射３０４を行う。イオンを電界で加速して単結晶半導体基板３００に照射することで、単結晶半導体基板３００の所定の深さに、加熱処理により劈開面が形成される脆化領域３０６を形成する（図５（Ｂ）参照。）。
単結晶半導体基板の一面に照射するイオン種としては、水素イオン、希ガスイオンを使用することが望ましい。
脆化領域３０６が形成される深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域３０６は、イオンの平均侵入深さとほぼ同じ深さに形成される。このため、イオンを照射する深さで、単結晶半導体基板３００から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
上記イオン照射処理は、例えば、イオンドーピング装置を用いて行うことができる。イオンドーピング装置は、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置であり、大面積の対象物に対してイオン照射処理を行うことができる。
本実施の形態では、イオンドーピング装置を用いて、水素イオンを単結晶半導体基板３００に照射する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上、より好ましくは８０％以上、となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
水素を原料ガスにする場合、加速電圧の範囲を１０ｋＶ〜１００ｋＶ、ドーズ量の範囲を１×１０１５ｉｏｎｓ／ｃｍ２〜５×１０１６ｉｏｎｓ／ｃｍ２として照射することで、脆化領域を形成することができる。
なお、イオンドーピング装置を用いてイオン照射を行うと、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する絶縁膜３０２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板３００への汚染を防ぐことができる。
また、水素イオン照射の後に結晶欠陥を回復させるための熱処理を行っても良い。この熱処理の温度は、脆化領域３０６において水素集中による劈開現象が生じない温度（例えば、２００℃以上４００℃未満）とする。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一様態がこれに限定して解釈されるものではない。
また、水素イオン照射の後に結晶欠陥を回復させるための熱処理方法として、単結晶半導体基板の一面からレーザー光を照射し、単結晶半導体基板の深さ方向も含む照射領域を選択的に溶融させて再単結晶化させることにより、単結晶半導体基板中の結晶欠陥を回復させてもよい。
次に、後の工程にて脆化領域３０６に形成される劈開面３１０よりも単結晶半導体基板の一面側に存在する、単結晶半導体層および絶縁膜３０２を転載するためのベース基板３０８を準備する。
ベース基板３０８としては、シリコン（Ｓｉ）基板、ガリウム砒素（ＧａＡｓ）基板、インジウム燐（ＩｎＰ）基板などの単結晶半導体基板を用いることができる。
ベース基板として単結晶半導体基板を用いることにより、後の工程にて高温の加熱処理を行うことができる。
また、ベース基板として単結晶半導体基板を用いることにより、後の工程にてステッパ装置を使用した微細形状の露光処理など、高精度の処理を行うことができる。
なお、本実施の形態では、ベース基板３０８として、単結晶シリコン基板を用いた図面を記載する。
ベース基板３０８の表面に関しては、表面を洗浄しておくことが望ましい。具体的には、ベース基板３０８に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板３０８表面の平坦性向上や、ベース基板３０８表面に残存する研磨粒子の除去などが実現される。
次に、単結晶半導体基板３００の一面とベース基板３０８を貼り合わせる（図５（Ｃ）参照。）。
なお、単結晶半導体基板３００の一面とベース基板３０８を貼り合わせる前には、単結晶半導体基板３００の一面およびベース基板３０８の貼り合わせ面について、表面処理を行うことが望ましい。表面処理を行うことで、単結晶半導体基板３００の一面とベース基板３０８の貼り合わせ面における接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせを用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
次に、貼り合わされた単結晶半導体基板３００およびベース基板３０８に対して熱処理を行うことで、単結晶半導体基板３００中の脆化領域３０６にて水素集中による体積膨張が起こり、劈開面３１０が形成される（図５（Ｄ）参照。）。
なお、劈開面３１０が形成される熱処理は、ベース基板３０８の歪み点を越えない温度とする。当該熱処理としては、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一様態がこれに限定して解釈されるものではない。
次に、単結晶半導体基板３００を、ベース基板３０８から分離する。これにより、劈開面３１０を境界として、単結晶半導体層３１２が絶縁膜３０２を介してベース基板３０８に転載された半導体基板３１４を作製することができる（図５（Ｅ）参照。）。
上記方法にて作製される単結晶半導体層３１２は、イオン注入深さにより厚さをコントロールでき、非常に薄い単結晶半導体層を形成することができる。単結晶半導体層が薄いと、エッチングなどの加工方法により単結晶半導体層を複数個に分離する際に、極めて短時間の加工で分離することができる。したがって、単結晶半導体層３１２は微細な加工が可能であり、小型化されたＦＥＴを提供できる。
なお、本実施の形態では、ベース基板３０８として単結晶シリコン基板を用いた場合の説明であるため、図５（Ｅ）のベース基板３０８と単結晶半導体層３１２の配色は同様となっているが、ベース基板３０８と単結晶半導体層３１２が同じ材料である必要はない。
次に、半導体基板３１４の単結晶半導体層３１２上にフォトマスクを用いてレジストマスクを形成し、単結晶半導体層３１２をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層４００、４０２を形成する（図６（Ａ）参照。）。
ベース基板３０８上に絶縁膜３０２を介して単結晶半導体層３１２が形成された半導体基板３１４を用いることにより、エッチングなどの加工方法により、Ｎチャネル型ＭＯＳＦＥＴの半導体層を形成する単結晶半導体層４００と、Ｐチャネル型ＭＯＳＦＥＴの半導体層を形成する単結晶半導体層４０２を完全に分離することができる。このため、Ｎチャネル型ＦＥＴとＰチャネル型ＦＥＴの隙間を小さくすることが可能であり、高い集積度のＦＥＴを形成できる。
次に、後にＰチャネル型ＦＥＴを形成する単結晶半導体層４０２をレジスト４０４で覆い、後にＮチャネル型ＦＥＴが形成される部分である単結晶半導体層４００に、ｐ型を付与する不純物元素４０６を添加し、第１の不純物領域４１２を形成する（図６（Ｂ）参照。）。
本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）を用いる。
次に、レジスト４０４を除去し、第１の不純物領域４１２をレジスト４０８で覆い、後にＰチャネル型ＦＥＴが形成される部分である単結晶半導体層４０２に、ｎ型を付与する不純物元素４１０を添加し、第２の不純物領域４１４を形成する（図６（Ｃ）参照。）。
本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、不純物元素を含むドーピングガスとしてはホスフィン（ＰＨ３）を用いる。
次に、レジスト４０８を除去し、第１の不純物領域４１２および第２の不純物領域４１４を覆うように、実施の形態１と同様に比誘電率が１０以上である酸化ガリウムを含むゲート絶縁膜４１６を形成する（図６（Ｄ）参照）。
なお、酸化ガリウムを含むゲート絶縁膜４１６は、膜厚が薄すぎると、半導体素子の動作に悪影響を及ぼすリーク電流が発生し、逆に膜厚が厚すぎると、半導体素子が動作するだけのキャリアが流れない。ゲート絶縁膜４１６の膜厚は、１ｎｍ以上５０ｎｍ以下、より好ましくは１ｎｍ以上２０ｎｍ以下にすることが望ましい。
なお、本実施の形態では、ゲート絶縁膜として酸化ガリウム膜の作製方法を説明したが、ガリウムおよび酸素以外の物質が含まれていてもよい。例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などの元素を含んだ酸化ガリウム膜でもよいし、酸化ガリウムを成膜する際に使用するＡｒなどのガス成分を含んだ酸化ガリウム膜でもよい。
また、本実施の形態では、単層のゲート絶縁膜を用いて説明したが、チャネル形成領域とゲート絶縁膜の界面、ゲート絶縁膜とゲート電極の界面の一方、または両方に、酸化珪素膜などの絶縁膜を薄く形成した積層構造であってもよい。
次に、ポリシリコン層を基板全面に形成し、リソグラフィ技術およびドライエッチング技術を用いて所定の形状に整形する。この処理によって、酸化ガリウムを含むゲート絶縁膜４１６上に、ゲート電極４１８、４２０を形成する（図６（Ｅ）参照）。
なお、ゲート電極４１８、４２０は、低抵抗化のために、予めリン（Ｐ）などのｎ型不純物をドープしておいてもよいし、ポリシリコン層を形成する際にリンなどのｎ型不純物を添加してもよい。
本実施の形態では、ゲート電極として、ポリシリコン層の単層構造からなるゲート電極を使用する例を示したが、これに限定されることはなく、シリサイド層の単層構造であってもよいし、ポリシリコン層とシリサイド層の積層構造からなるポリサイド構造でもよい。また、金属、または金属を主成分とした材料を用いた単層構造または積層構造であってもよい。
次に、Ｐチャネル型ＦＥＴを形成する第２の不純物領域４１４が形成された領域をレジスト４２２で覆い、第１の不純物領域４１２に、ｎ型を付与する不純物元素４２４を添加し、ソース領域４２６ａおよびドレイン領域４２６ｂを形成する（図７（Ａ）参照。）。
本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、不純物元素を含むドーピングガスとしてＰＨ３を用いる。
なお、ソース領域４２６ａおよびドレイン領域４２６ｂに挟まれた第１の不純物領域４１２は、チャネル形成領域４２７として機能する（図７（Ａ）参照。）。
次に、レジスト４２２を除去し、Ｎチャネル型ＦＥＴを形成するソース領域４２６ａ、ドレイン領域４２６ｂおよびチャネル形成領域４２７が形成された領域をレジスト４２８で覆い、第２の不純物領域４１４が形成された領域に、ｐ型を付与する不純物元素４３０を添加し、ソース領域４３２ａおよびドレイン領域４３２ｂを形成する（図７（Ｂ）参照。）。
本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）を用いる。
なお、ソース領域４３２ａおよびドレイン領域４３２ｂに挟まれた第２の不純物領域４１４は、チャネル形成領域４３３として機能する（図７（Ｂ）参照。）。
次に、レジスト４２８を除去し、イオン注入された不純物の活性化および、イオン注入によって発生した単結晶シリコン基板の結晶欠陥を回復するため、活性化処理を行う。
活性化処理は、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法、レーザアニール法などの方法を用いることができる。
次に、第１の層間絶縁膜４３４および第２の層間絶縁膜４３６を形成する（図７（Ｃ）参照。）。
第１の層間絶縁膜４３４は、例えば、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて、酸化シリコン膜や酸化窒化シリコン膜などを形成する。
第２の層間絶縁膜４３６は、表面平坦性向上を目的として、例えば、スピンコート法や常圧ＣＶＤ法などを用いて、リンガラス（ＰＳＧ）、ボロンガラス（ＢＳＧ）、またはリンボロンガラス（ＰＢＳＧ）、アクリル、ポリイミドなどを形成する。
なお、本実施の形態では、表面平坦性向上を目的として第２の層間絶縁膜を形成したが、これに限定されることはなく、ゲート電極形成後に形成する層間絶縁膜は、第１の層間絶縁膜のみであってもよいし、または第２の層間絶縁膜のみであってもよい。
次に、第１の層間絶縁膜４３４および第２の層間絶縁膜４３６に、それぞれトランジスタのソース領域およびドレイン領域に達するコンタクトホールを形成し、ソース電極４５０、４５４およびドレイン電極４５２、４５６を形成する（図７（Ｄ）参照。）。
ソース電極４５０及びソース電極４５４、ならびにドレイン電極４５２及びドレイン電極４５６は、例えば、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電膜を形成することができる。更にはリフロー法、ダマシン法を用いても良い。導電膜の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
また、ここでは図示していないが、第１の層間絶縁膜４３４にゲート電極４１８及びゲート電極４２０まで達するコンタクトホールを設け、第１の層間絶縁膜４３４上に設けられている配線と電気的に接続する電極が設けられる。
なお、図７（Ｄ）において、左側の破線で囲まれた領域がＮチャネル型ＦＥＴ４５８となり、右側の破線で囲まれた領域がＰチャネル型ＦＥＴ４６０となる。
以上の工程により、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いたＣＭＯＳを、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板上に作製することができる。
なお、本実施の形態では、ＣＭＯＳを単層で形成したが、本実施の形態にて示した工程を、層間膜を介して複数回行い、ＣＭＯＳを複数層に積層させることもできる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図８および図９を用いて説明する。
本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図８および図９を用いて説明する。
具体的には、酸化ガリウムを含み、１０以上の比誘電率を有する絶縁膜をゲート絶縁膜に適用した電界効果型トランジスタを本発明の一態様の半導体素子として例示する。特に、当該半導体素子を大型化が容易なガラス基板上に複数設ける半導体装置について説明する。
＜半導体装置の構成例＞
図８に、開示する発明の一様態に係る半導体装置の構成の一例として、絶縁基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いて作製した、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる、トップゲート型のＣＭＯＳについての断面図を示す。なお、以下に説明する発明の構成において、実施の形態２と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
図８に、開示する発明の一様態に係る半導体装置の構成の一例として、絶縁基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いて作製した、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる、トップゲート型のＣＭＯＳについての断面図を示す。なお、以下に説明する発明の構成において、実施の形態２と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
図８に示すＣＭＯＳは、エッチングなどの加工手段により、隣接するＦＥＴが分離されており、Ｎチャネル型ＦＥＴ９５２及びＰチャネル型ＦＥＴ９５４が形成されている。それぞれのＦＥＴは、ソース領域、ドレイン領域およびチャネル形成領域を備える単結晶半導体層が、絶縁膜を介してベース基板である絶縁基板に形成されている。
図８におけるＮチャネル型ＦＥＴ９５２は、絶縁膜３０２を介してソース領域９３２ａ、ドレイン領域９３２ｂおよびチャネル形成領域９３３を備える単結晶半導体層を備えたベース基板９００上に、酸化ガリウムを含むゲート絶縁膜９２２が形成され、酸化ガリウムを含むゲート絶縁膜９２２を介してチャネル形成領域９３３と重畳する範囲にゲート電極９２４が形成され、ゲート電極９２４および酸化ガリウムを含むゲート絶縁膜９２２上に第１の層間絶縁膜９４０および第２の層間絶縁膜９４２が形成され、酸化ガリウムを含むゲート絶縁膜９２２、第１の層間絶縁膜９４０、および第２の層間絶縁膜９４２に設けた開口部を介してソース領域９３２ａ、ドレイン領域９３２ｂに電気的に接続されたソース電極９４４およびドレイン電極９４６が形成されている。
図８におけるＰチャネル型ＦＥＴ９５４は、絶縁膜３０２を介してソース領域９３８ａ、ドレイン領域９３８ｂおよびチャネル形成領域９３９を備える単結晶半導体層を備えたベース基板９００上に、酸化ガリウムを含むゲート絶縁膜９２２が形成され、酸化ガリウムを含むゲート絶縁膜９２２を介してチャネル形成領域９３９と重畳する範囲にゲート電極９２６が形成され、ゲート電極９２６および酸化ガリウムを含むゲート絶縁膜９２２上に第１の層間絶縁膜９４０および第２の層間絶縁膜９４２が形成され、酸化ガリウムを含むゲート絶縁膜９２２、第１の層間絶縁膜９４０、および第２の層間絶縁膜９４２に設けた開口部を介してソース領域９３８ａ、ドレイン領域９３８ｂに電気的に接続されたソース電極９４８およびドレイン電極９５０が形成されている。
図８におけるゲート絶縁膜９２２は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。
図８におけるゲート電極９２４及びゲート電極９２６は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。
図８においてゲート電極上の層間膜として、第１の層間絶縁膜９４０および第２の層間絶縁膜９４２の積層構造にて記載されているが、単層構造であってもよい。
本実施の形態で例示するＮチャネル型ＦＥＴ、及びＰチャネル型ＦＥＴは、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として有するため、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化し、小型化されたＦＥＴを提供することができる。
また、極薄膜化された単結晶半導体層を半導体素子に使用できるため、半導体素子の微細加工が可能となり、小型化されたＦＥＴを提供できる。
さらに、各々の半導体素子を微細な間隔で分離できるため、高い集積度のＦＥＴを提供できる。
加えて、大型化が容易なガラス基板上に半導体素子を形成できるため、半導体素子を安価に提供することができる。
したがって、小型化、高集積化されたＦＥＴを同一基板に設けることにより、小型化されたＣＭＯＳを安価に提供できる。
＜半導体装置の作製方法＞
本実施の形態では、開示する発明の一様態を適用した半導体装置の一例として、絶縁基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いたＣＭＯＳの作製方法についてを、図９を用いて説明する。
本実施の形態では、開示する発明の一様態を適用した半導体装置の一例として、絶縁基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いたＣＭＯＳの作製方法についてを、図９を用いて説明する。
本実施の形態では、実施の形態２において使用した、単結晶半導体基板からなるベース基板の代わりに、絶縁体からなるベース基板を使用する方法について説明する。従って、実施の形態２と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
まず、実施の形態２と同様に、単結晶半導体基板３００を準備し、単結晶半導体基板３００の表面に絶縁膜３０２を形成し、単結晶半導体基板にイオン注入処理を行い脆化領域３０６を形成し、絶縁膜および脆化領域が形成された単結晶半導体基板の一面を、ベース基板９００に貼り合わせる（図９（Ａ）参照。）。
ベース基板９００としては、絶縁体からなる基板を用いることができる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラスのような電子工業用に使われる各種無アルカリガラス基板、石英基板、サファイヤ基板などを用いればよい。
なお、図９（Ａ）では、ベース基板９００に対して、絶縁膜３０２および脆化領域３０６が形成された単結晶半導体基板３００が隙間無く貼り合わされているが、単結晶半導体基板間に隙間が形成されるように貼り合わせてもよい。また、ベース基板に９００に対して、絶縁膜３０２および脆化領域３０６が形成された単結晶半導体基板３００を部分的に貼り合わせてもよい。どのような形状に貼り合わせるかについては、最終的に作製される半導体装置の形状により適宜変更することが望ましい。
次に、絶縁膜３０２および脆化領域３０６が形成された単結晶半導体基板３００およびベース基板９００に対して熱処理を行い、単結晶半導体基板中に劈開面を形成し、単結晶半導体基板をベース基板９００から分離し、ベース基板９００上に絶縁膜３０２を介して単結晶半導体層３１２が複数形成された、半導体基板９０２を形成する（図９（Ｂ）参照。）。
上記方法にて作製される単結晶半導体層３１２は、イオン注入深さにより厚さをコントロールでき、非常に薄い単結晶半導体層を形成することができる。単結晶半導体層が薄いと、エッチングなどの加工方法により単結晶半導体層を複数個に分離する際に、極めて短時間の加工で分離することができる。したがって、単結晶半導体層３１２は微細な加工が可能であり、小型化されたＦＥＴを提供できる。
なお、ベース基板として絶縁体からなる基板を用いるため、液晶ディスプレイの製造工程などに使用されている大型の基板をベース基板として使用できる。これにより、ベース基板として単結晶半導体基板を用いる場合と比較して、一枚の半導体基板により多くの半導体素子を形成できるため、半導体装置のコストを抑えることができる。
なお、図９（Ｂ）において、半導体基板９０２は、破線部９０４の構造が複数個並んだ構造といえる。破線部９０４の構造は、実施の形態２の図５（Ｅ）で記載した半導体基板３１４のベース基板３０８が、上述の絶縁体からなるベース基板９００に変わった構造である。本実施の形態における以降の作製工程は、基本的に実施の形態２と同じであるため、以降の工程については図６（Ａ）から図７（Ｄ）の図面及び、実施の形態２に記載された各図面の説明内容を参照して、図８に開示する半導体装置の構成を作製すればよい。したがって、ここでは以降の工程についての詳細な説明は省略する。
以上の工程により、比誘電率が１０以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いたＣＭＯＳを、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板上に作製することができる。
（実施の形態４）
本実施の形態では、実施の形態１、実施の形態２および実施の形態３で例示した半導体装置を用いた様々な電子機器ついて、図１０を用いて説明する。
本実施の形態では、実施の形態１、実施の形態２および実施の形態３で例示した半導体装置を用いた様々な電子機器ついて、図１０を用いて説明する。
実施の形態１、実施の形態２および実施の形態３で例示した、ゲート絶縁膜として酸化ガリウムを含む絶縁膜を用いて作製された半導体装置は、様々な電子機器に実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１０に示す。
また、マイクロプロセッサ、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置などにも本発明を適用することができる。
図１０（Ａ）に示す携帯情報端末機器は、本体１０００、表示部１００２等を含んでいる。実施の形態１、実施の形態２および実施の形態３の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯情報端末機器を提供することができる。
図１０（Ｂ）に示すデジタルビデオカメラは、表示部１１００、表示部１１０２等を含んでいる。実施の形態１、実施の形態２および実施の形態３の半導体装置を適用することによって、高性能でかつ信頼性の高いデジタルビデオカメラを提供することができる。
図１０（Ｃ）に示す携帯電話機は、本体１２００、表示部１２０２等を含んでいる。実施の形態１、実施の形態２および実施の形態３の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯電話機を提供することができる。
図１０（Ｄ）に示す携帯型のテレビジョン装置は、本体１３００、表示部１３０２等を含んでいる。実施の形態１、実施の形態２および実施の形態３の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の半導体装置を適用することができる。
図１０（Ｅ）に示す携帯型のコンピュータは、本体１４００、表示部１４０２等を含んでいる。実施の形態１、実施の形態２および実施の形態３の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯型のコンピュータを提供することができる。
このように、実施の形態１、実施の形態２および実施の形態３で例示した、ゲート絶縁膜として酸化ガリウムを含む絶縁膜を用いて作製された半導体装置を適用した電子機器は、小型化、かつ高性能化が可能である。
さらに、実施の形態３で例示した半導体装置を適用した電子機器は、製造コストが安価であるため、小型化、高性能化に加えて、安価に提供することができる。
１００ 単結晶半導体基板
１０２ 保護膜
１０４ マスク膜
１０６ 酸化膜
１０８ 第１の素子形成領域
１１０ 第２の素子形成領域
１１６ レジスト
１１８ ｎ型を付与する不純物元素
１２０ ｐ型ウェル
１２２ ｎ型ウェル
１２４ ゲート絶縁膜
１２６ ゲート電極
１２８ ゲート電極
１３４ レジスト
１３６ ｎ型を付与する不純物元素
１３８ａ ソース領域
１３８ｂ ドレイン領域
１３９ チャネル形成領域
１４０ レジスト
１４２ ｐ型を付与する不純物元素
１４４ａ ソース領域
１４４ｂ ドレイン領域
１４５ チャネル形成領域
１４６ 第１の層間絶縁膜
１４８ 第２の層間絶縁膜
１５０ ソース電極
１５２ ドレイン電極
１５４ ソース電極
１５６ ドレイン電極
１５８ Ｎチャネル型ＦＥＴ
１６０ Ｐチャネル型ＦＥＴ
３００ 単結晶半導体基板
３０２ 絶縁膜
３０４ イオン照射
３０６ 脆化領域
３０８ ベース基板
３１０ 劈開面
３１２ 単結晶半導体層
３１４ 半導体基板
４００ 単結晶半導体層
４０２ 単結晶半導体層
４０４ レジスト
４０６ ｐ型を付与する不純物元素
４０８ レジスト
４１０ ｎ型を付与する不純物元素
４１２ 第１の不純物領域
４１４ 第２の不純物領域
４１６ ゲート絶縁膜
４１８ ゲート電極
４２０ ゲート電極
４２２ レジスト
４２４ ｎ型を付与する不純物元素
４２６ａ ソース領域
４２６ｂ ドレイン領域
４２７ チャネル形成領域
４２８ レジスト
４３０ ｐ型を付与する不純物元素
４３２ａ ソース領域
４３２ｂ ドレイン領域
４３３ チャネル形成領域
４３４ 第１の層間絶縁膜
４３６ 第２の層間絶縁膜
４５０ ソース電極
４５２ ドレイン電極
４５４ ソース電極
４５６ ドレイン電極
４５８ Ｎチャネル型ＦＥＴ
４６０ Ｐチャネル型ＦＥＴ
９００ ベース基板
９０２ 半導体基板
９０６ 単結晶半導体層
９０８ 単結晶半導体層
９１０ レジスト
９１２ ｐ型を付与する不純物元素
９１４ レジスト
９１６ ｎ型を付与する不純物元素
９１８ 第１の不純物領域
９２０ 第２の不純物領域
９２２ ゲート絶縁膜
９２４ ゲート電極
９２６ ゲート電極
９２８ レジスト
９３０ ｎ型を付与する不純物元素
９３２ａ ソース領域
９３２ｂ ドレイン領域
９３３ チャネル形成領域
９３４ レジスト
９３６ ｐ型を付与する不純物元素
９３８ａ ソース領域
９３８ｂ ドレイン領域
９３９ チャネル形成領域
９４０ 第１の層間絶縁膜
９４２ 第２の層間絶縁膜
９４４ ソース電極
９４６ ドレイン電極
９４８ ソース電極
９５０ ドレイン電極
９５２ Ｎチャネル型ＦＥＴ
９５４ Ｐチャネル型ＦＥＴ
１０００ 本体
１００２ 表示部
１１００ 表示部
１１０２ 表示部
１２００ 本体
１２０２ 表示部
１３００ 本体
１３０２ 表示部
１４００ 本体
１４０２ 表示部
１０２ 保護膜
１０４ マスク膜
１０６ 酸化膜
１０８ 第１の素子形成領域
１１０ 第２の素子形成領域
１１６ レジスト
１１８ ｎ型を付与する不純物元素
１２０ ｐ型ウェル
１２２ ｎ型ウェル
１２４ ゲート絶縁膜
１２６ ゲート電極
１２８ ゲート電極
１３４ レジスト
１３６ ｎ型を付与する不純物元素
１３８ａ ソース領域
１３８ｂ ドレイン領域
１３９ チャネル形成領域
１４０ レジスト
１４２ ｐ型を付与する不純物元素
１４４ａ ソース領域
１４４ｂ ドレイン領域
１４５ チャネル形成領域
１４６ 第１の層間絶縁膜
１４８ 第２の層間絶縁膜
１５０ ソース電極
１５２ ドレイン電極
１５４ ソース電極
１５６ ドレイン電極
１５８ Ｎチャネル型ＦＥＴ
１６０ Ｐチャネル型ＦＥＴ
３００ 単結晶半導体基板
３０２ 絶縁膜
３０４ イオン照射
３０６ 脆化領域
３０８ ベース基板
３１０ 劈開面
３１２ 単結晶半導体層
３１４ 半導体基板
４００ 単結晶半導体層
４０２ 単結晶半導体層
４０４ レジスト
４０６ ｐ型を付与する不純物元素
４０８ レジスト
４１０ ｎ型を付与する不純物元素
４１２ 第１の不純物領域
４１４ 第２の不純物領域
４１６ ゲート絶縁膜
４１８ ゲート電極
４２０ ゲート電極
４２２ レジスト
４２４ ｎ型を付与する不純物元素
４２６ａ ソース領域
４２６ｂ ドレイン領域
４２７ チャネル形成領域
４２８ レジスト
４３０ ｐ型を付与する不純物元素
４３２ａ ソース領域
４３２ｂ ドレイン領域
４３３ チャネル形成領域
４３４ 第１の層間絶縁膜
４３６ 第２の層間絶縁膜
４５０ ソース電極
４５２ ドレイン電極
４５４ ソース電極
４５６ ドレイン電極
４５８ Ｎチャネル型ＦＥＴ
４６０ Ｐチャネル型ＦＥＴ
９００ ベース基板
９０２ 半導体基板
９０６ 単結晶半導体層
９０８ 単結晶半導体層
９１０ レジスト
９１２ ｐ型を付与する不純物元素
９１４ レジスト
９１６ ｎ型を付与する不純物元素
９１８ 第１の不純物領域
９２０ 第２の不純物領域
９２２ ゲート絶縁膜
９２４ ゲート電極
９２６ ゲート電極
９２８ レジスト
９３０ ｎ型を付与する不純物元素
９３２ａ ソース領域
９３２ｂ ドレイン領域
９３３ チャネル形成領域
９３４ レジスト
９３６ ｐ型を付与する不純物元素
９３８ａ ソース領域
９３８ｂ ドレイン領域
９３９ チャネル形成領域
９４０ 第１の層間絶縁膜
９４２ 第２の層間絶縁膜
９４４ ソース電極
９４６ ドレイン電極
９４８ ソース電極
９５０ ドレイン電極
９５２ Ｎチャネル型ＦＥＴ
９５４ Ｐチャネル型ＦＥＴ
１０００ 本体
１００２ 表示部
１１００ 表示部
１１０２ 表示部
１２００ 本体
１２０２ 表示部
１３００ 本体
１３０２ 表示部
１４００ 本体
１４０２ 表示部
Claims (6)
- 一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域と、前記ソース領域とドレイン領域の間のチャネル形成領域を備える単結晶半導体基板上に、
前記単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、
前記酸化ガリウムを含むゲート絶縁膜に接して、前記チャネル形成領域と重畳するゲート電極と、
前記酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介して前記ソース領域と電気的に接続するソース電極と、
前記酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、
前記酸化ガリウムを含むゲート絶縁膜の比誘電率が１０以上である半導体素子。 - 酸化膜により電気的に分離された複数の領域に、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域と、前記ソース領域とドレイン領域の間のチャネル形成領域を備える単結晶半導体基板上に、
前記単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、
前記酸化ガリウムを含むゲート絶縁膜に接して、前記チャネル形成領域と重畳するゲート電極と、
前記酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介して前記ソース領域と電気的に接続するソース電極と、
前記酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、
前記酸化ガリウムを含むゲート絶縁膜の比誘電率が１０以上である半導体素子。 - 基板上の表面に設けられ、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域と、前記ソース領域とドレイン領域の間のチャネル形成領域を備える半導体層と、
前記半導体層に接して酸化ガリウムを含むゲート絶縁膜と、
前記酸化ガリウムを含むゲート絶縁膜に接して、前記チャネル形成領域と重畳するゲート電極と、
前記酸化ガリウムを含むゲート絶縁膜に設けた第１の開口部を介して前記ソース領域と電気的に接続するソース電極と、
前記酸化ガリウムを含むゲート絶縁膜に設けた第２の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、
前記酸化ガリウムを含むゲート絶縁膜の比誘電率が１０以上である半導体素子。 - 前記基板が単結晶半導体基板である請求項３記載の半導体素子。
- 前記基板が絶縁基板である請求項３記載の半導体素子。
- 請求項３乃至請求項５のいずれか一に記載の半導体素子を有する半導体装置。
Priority Applications (1)
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