KR20210038835A - Soi(semiconductor-on-insulator) 기판 및 형성 방법 - Google Patents

Soi(semiconductor-on-insulator) 기판 및 형성 방법 Download PDF

Info

Publication number
KR20210038835A
KR20210038835A KR1020200126418A KR20200126418A KR20210038835A KR 20210038835 A KR20210038835 A KR 20210038835A KR 1020200126418 A KR1020200126418 A KR 1020200126418A KR 20200126418 A KR20200126418 A KR 20200126418A KR 20210038835 A KR20210038835 A KR 20210038835A
Authority
KR
South Korea
Prior art keywords
substrate
layer
concentration
handle substrate
insulator
Prior art date
Application number
KR1020200126418A
Other languages
English (en)
Other versions
KR102522808B1 (ko
Inventor
쳉-타 우
치아-타 시에
유-춘 창
쿠오 웨이 우
잉 링 쳉
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/943,198 external-priority patent/US11289330B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210038835A publication Critical patent/KR20210038835A/ko
Application granted granted Critical
Publication of KR102522808B1 publication Critical patent/KR102522808B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02359—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the surface groups of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Abstract

본 출원의 다양한 실시예들은 두꺼운 디바이스 층 및 두꺼운 절연체 층을 갖는 SOI(semiconductor-on-insulator) 기판을 형성하기 위한 방법에 관한 것이다. 일부 실시예들에서, 방법은, 핸들 기판을 커버하는 절연체 층을 형성하는 단계, 및 희생 기판 상에 디바이스 층을 에피택셜 방식으로 형성하는 단계를 포함한다. 희생 기판은, 디바이스 층 및 절연체 층이 희생 및 핸들 기판들 사이에 있도록 핸들 기판에 본딩되고, 희생 기판이 제거된다. 제거는 디바이스 층에 도달될 때까지 희생 기판에 에칭을 수행하는 것을 포함한다. 디바이스 층이 에피택시에 의해 형성되고 핸들 기판에 전사되기 때문에, 디바이스 층은 큰 두께로 형성될 수 있다. 추가로, 에피택시가 절연체 층의 두께에 의해 영향받지 않기 때문에, 절연체 층은 큰 두께로 형성될 수 있다.

Description

SOI(SEMICONDUCTOR-ON-INSULATOR) 기판 및 형성 방법{SEMICONDUCTOR-ON-INSULATOR (SOI) SUBSTRATE AND METHOD FOR FORMING}
관련 출원의 참조
본 출원은, 2019년 9월 30일에 출원되고 발명의 명칭이 "METHOD FOR FORMING A SEMICONDUCTOR-ON-INSULATOR (SOI) SUBSTRATE"인 미국 가출원 제62/907,976호에 대한 우선권을 주장하는 정식 출원이다. 이 US 가출원의 내용은 이로써 참조로 통합된다.
집적 회로들은 종래에 벌크 반도체 기판들 상에 형성되어 왔다. 최근 수년 동안, SOI(semiconductor-on-insulator) 기판들이 벌크 반도체 기판들에 대한 대안으로서 등장하였다. SOI 기판은 핸들 기판, 핸들 기판 위에 놓인 절연체 층, 및 절연체 층 위에 놓인 디바이스 층을 포함한다. 무엇보다도, SOI 기판은 감소된 기생 커패시턴스, 감소된 누설 전류, 감소된 래치 업(latch up) 및 개선된 반도체 디바이스 성능(예를 들어, 더 낮은 전력 소비 및 더 높은 스위칭 속도)을 도출한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 절연체 층에 배치된 게터(getter) 재료를 갖는 SOI(semiconductor-on-insulator) 기판의 일부 실시예들의 단면도를 예시한다.
도 2a 내지 도 2i는 도 1의 SOI 기판의 다양한 게터 농도 프로파일들을 도시하는 단면도들을 예시한다.
도 3은 절연체 층에 배치된 게터 재료를 갖는 SOI 기판의 일부 실시예들의 단면도를 예시한다.
도 4는 도 3의 SOI 기판의 게터 농도 프로파일을 도시하는 단면도를 예시한다.
도 5는 절연체 층에 배치된 게터 재료를 갖는 SOI 기판의 일부 실시예들의 단면도를 예시한다.
도 6은 도 5의 SOI 기판의 게터 농도 프로파일을 도시하는 단면도를 예시한다.
도 7은 도 1의 SOI 기판의 일부 실시예들의 상면도를 예시한다.
도 8은 도 1의 SOI 기판이 적용되는 반도체 구조물의 일부 실시예들의 단면도를 예시한다.
도 9는 도 1 및 도 2a 내지 도 2i의 일부 실시예들에 따른 제조 방법을 예시한다.
도 10은 도 3 및 도 4의 일부 실시예들에 따른 제조 방법을 예시한다.
도 11은 도 5 및 도 6의 일부 실시예들에 따른 제조 방법을 예시한다.
도 12 내지 도 23은 SOI 기판들을 형성하기 위한 방법들의 다양한 실시예들을 예시한다.
본 개시내용은, 본 개시내용의 상이한 특징들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하는 것이 아니다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명하기 위해 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명어도 그에 따라 마찬가지로 해석될 수 있다.
본 출원의 다양한 실시예들은 SOI 기판을 형성하기 위한 방법 및 이러한 SOI 기판을 포함하는 칩들에 관한 것이다. 본 개시내용의 일부 양상들에서 인식되는 바와 같이, 일부 SOI 기판들은 나트륨 및/또는 칼륨과 같은 이동성 금속 오염물을 포함하는 절연체 층을 포함한다. 이러한 이동성 금속 오염물은 프로세싱 동안 SOI 기판의 절연체 층에 우발적으로 진입할 수 있고, 더 높은 누설 전류를 유도하고 그리고/또는 절연체 층에서 파괴 전압을 감소시키는 경향이 있다. 따라서, 이러한 금속 오염물의 효과들을 완화시키기 위해, 본 개시내용의 일부 양상들은 절연체 층이 게터 농도 프로파일을 갖는 게터 재료로 강화된 SOI 기판을 포함한다. 게터 재료는 예를 들어, 불소(F) 또는 염소(Cl)와 같은 할로겐을 포함할 수 있다. 게터 재료는 이동성 금속 오염물에 결합하여, 전류 누설을 감소시키고 그리고/또는 절연체 층에서 파괴 전압을 증가시킨다. 따라서, 절연체 층에서 게터 재료의 존재는 이러한 금속 오염물에 결합되어, 누설 전류를 감소시키고 그리고/또는 절연체 층의 파괴 전압을 증가시킨다.
도 1을 참조하면, SOI 기판(102)의 일부 실시예들의 단면도(100)가 제공된다. SOI 기판(102)은 핸들 기판(104), 핸들 기판(104) 위에 놓인 절연체 층(106), 및 절연체 층(106) 위에 놓인 디바이스 층(108)을 포함한다. 절연체 층(106)은 디바이스 층(108)으로부터 핸들 기판(104)을 분리시킨다. 절연체 층(106)은 디바이스 층(108)으로부터 핸들 기판(104)의 상부 표면(104u)을 분리시키기 위해 핸들 기판(104)의 상부 표면(104u)을 커버하는 상부 절연 영역(106u)을 포함한다. 일부 실시예들에서, 절연체 층(106)은 또한 핸들 기판(104)의 하부 표면(104l)을 커버하는 하부 절연 영역(106l) 및 핸들 기판(104)의 측벽들(104s)을 커버하는 측벽 절연 영역들(106s)을 포함한다. 일부 실시예들에서, 상부 절연 영역(106u)은 핸들 기판(104)의 상부 표면(104u)과 디바이스 층(108) 사이에서 측정되는 제1 두께(t1)를 갖는 한편, 하부 절연 영역(106l) 및 측벽 절연 영역들(106s)은 제2 두께(t2)를 갖는다. 일부 실시예들에서, 제1 두께(t1)는 제2 두께(t2)보다 크다.
도 1의 일부 실시예들에서, 절연체 층(106)은 게터 농도 프로파일을 갖는 게터 재료를 포함한다. 게터 재료는 예를 들어, 불소(F) 또는 염소(Cl)와 같은 할로겐을 포함할 수 있다. 게터 재료는 SOI 기판의 제조 및/또는 프로세싱 동안 절연체 층(106)에서 발생하는 나트륨(Na) 및/또는 칼륨(K)을 포함하는 알칼리 금속들과 같은 이동성 금속 오염물에 결합한다. 그러나 게터 재료의 경우, 이러한 금속 오염물은 더 높은 누설 전류를 유도하고 그리고/또는 절연체 층(106)에서 파괴 전압을 감소시킬 것이다. 따라서, 절연체 층(106)에서 게터 재료의 존재는 이러한 금속 오염물에 결합되어, 누설 전류를 감소시키고 그리고/또는 절연체 층의 파괴 전압을 증가시킨다.
일부 경우들에서, 도 1의 실시예들은 도 9에 따라 형성될 수 있고, 여기서 제1 절연 층(902)은 핸들 기판(104) 주위에 형성되고, 제2 절연 층(904)은 디바이스 기판(108) 주위에 형성된다. 이어서, 핸들 기판(104) 및 디바이스 기판(108)은 서로 본딩되어(906), 제1 절연 층(902) 및 제2 절연 층(904)은 상부 절연 영역(106u), 측벽 절연 영역들(106s) 및 하부 절연 영역(106l)을 확립하도록 서로 접촉한다. 일부 실시예들에서, 디바이스 기판(108) 주위의 제2 절연 층(904)의 측벽 부분들 및 상부 표면 부분은, 예를 들어, 에칭 및 화학 기계적 평탄화 또는 연마 작업(도 9의 최우측 부분)에 의해 제거된다. 더 상세하게는, 도 9에서, 제1 절연 층(902) 및 제2 절연 층(904) 중 적어도 하나는 게터 농도 프로파일을 갖는 게터 재료를 포함하도록 형성될 수 있다. 따라서, 일부 실시예들에서는, 오직 제1 절연 층(902)만이 게터 재료를 포함하는 한편 제2 절연(904)은 게터 재료를 나타내지 않지만; 다른 실시예들에서는, 오직 제2 절연 층(904)만이 게터 재료를 포함하는 한편 제1 절연 층(902)은 게터 재료를 나타내지 않는다. 또 다른 실시예들에서는, 제1 절연 층(902) 및 제2 절연 층(904) 둘 모두가 게터 재료를 포함한다.
도 1을 도 9와 함께 볼 때, 게터 농도 프로파일은 이제 도 2a 내지 도 2i에서 설명되는 바와 같은 구현에 따라 다양한 형태들을 취할 수 있음을 인식할 수 있다. 도 2a 내지 도 2i는 도 9에 따라 제조된 도 1의 다양한 실시예들에 대응할 수 있는 게터 농도 프로파일들의 다양한 비제한적 예들을 도시한다.
도 2a 내지 도 2c에서, 핸들 기판(104)을 둘러싸는 제1 절연 층(902) 및 디바이스 기판(108)을 둘러싸는 제2 절연 층(904) 둘 모두는 게터 재료를 각각 포함한다. 도 2a 내지 도 2c에서, 핸들 기판(104)을 둘러싸는 제1 절연 층(902)은 제1 게터 농도 프로파일을 나타내고, 이는 일반적으로 핸들 기판(104)의 중앙 영역을 중심으로 대칭이다. 따라서, 제1 절연 층(902)은, 상부 게터 농도 프로파일(202)을 갖는 상부 영역 및 바닥 게터 농도 프로파일(204)을 갖는 바닥 영역을 포함하는 제1 게터 농도 프로파일을 나타낸다. 디바이스 기판(108)을 둘러싸는 제2 절연 층(904)은 제1 게터 농도 프로파일과 동일하거나 상이할 수 있는 제2 게터 농도 프로파일(206)을 나타낸다. 따라서, 도 2a 내지 도 2c의 예들에서, 제1 절연체 층(902) 및 제2 절연 층(904)의 상부 영역은 집합적으로 도 1의 상부 절연 영역(106u)을 확립한다.
더 상세하게는, 도 2a에서, 상부 절연 영역(106u)에 대한 전체 게터 농도 프로파일은 제1 계면(105)에서 제1 피크 농도(208), 제2 계면(107)에서 제2 피크 농도(208) 및 제1 계면과 제2 계면 사이의 위치에서 트로프(trough) 농도(210)를 갖는다. 도 2a의 예에서, 제1 피크 농도(208)는 제2 피크 농도(208)와 동일하고, 트로프 농도(210)는 제1 피크 농도(208) 및 제2 피크 농도(208) 각각의 미만이다. 제1 절연 층(106l)의 하부 영역은 제1 절연 층(902)의 상부 절연 영역(106u)의 게터 농도 프로파일(202)과 일반적으로 대칭인 게터 농도 프로파일(204)을 갖는다. 일부 실시예들에서, 제1 피크 농도(208) 및 제2 피크 농도(208) 각각은 염소 또는 불소의 1 x 1018 atoms/cm3 내지 5 x 1021 atoms/cm3 범위이고, 트로프 농도(210)는 염소 또는 불소의 1 x 1014 atoms/cm3 내지 2 x 1017 atoms/cm3 범위이다. 이러한 게터 농도 프로파일(204)은 계면들(108/106 및 104/106)에서 염소 및/또는 불소 원자들의 높은 농도를 제공한다. 이러한 염소 및/또는 불소 이온들은 이동성 금속 이온들이고, 계면들에서 금속 이온들의 소스를 감소시켜서(예를 들어, Na+(이온) + Cl-(이온) --> NaCl(안정된 화합물)), 계면 누설을 감소시키고 제1 절연 층(902)의 파괴 전압을 개선시킨다.
도 2b에서, 상부 절연 영역(106u)에 대한 전체 게터 농도 프로파일은 다시 제1 계면(105)에서 제1 피크 농도(212), 제2 계면(107)에서 제2 피크 농도(212) 및 제1 계면(105)과 제2 계면(107) 사이의 위치에서 트로프(trough) 농도(216)를 갖는다. 그러나, 도 2b에서, 전체 게터 농도 프로파일은 상부 절연 영역(106u)의 중앙 영역에서 최대 피크 농도(214)를 갖는다. 계면들에서의 결함들은 금속 이온들을 트랩(trap)하여 누설 경로를 초래하는 경향이 있다. 도 2a에서 농도 [Cl][F]는 계면들의 결함들에서 금속 이온들을 붙잡을 더 높은 확률을 갖고, 따라서 상부 절연 영역(106u)의 파괴 전압을 개선한다. 도 2a의 예에서, 제1 피크 농도(212)는 제2 피크 농도(212)와 동일하고, 트로프 농도(216)는 제1 피크 농도(212) 및 제2 피크 농도(212) 각각의 미만이다. 제1 절연 층(902)의 하부 절연 영역(106l)은 다시 제1 절연 층(902)의 상부 절연 영역(106u)의 게터 농도 프로파일(202)과 일반적으로 대칭인 게터 농도 프로파일(204)을 갖는다. 일부 실시예들에서, 제1 피크 농도(212) 및 제2 피크 농도(212) 각각은 염소 또는 불소의 1 x 1018 atoms/cm3 내지 5 x 1021 atoms/cm3 범위이고, 트로프 농도(216)는 염소 또는 불소의 1 x 1014 atoms/cm3 내지 2 x 1017 atoms/cm3 범위이다.
도 2c에서, 상부 절연 영역(106u)에 대한 전체 게터 농도 프로파일은 다시 제1 계면(105)에서 제1 피크 농도(218), 제2 계면(107)에서 제2 피크 농도(218) 및 제1 계면(105)과 제2 계면(107) 사이의 위치에서 트로프(trough) 농도(220)를 갖는다. 그러나, 도 2c에서, 전체 게터 농도 프로파일은 상부 절연 영역(106u)의 중앙 영역에서 최대 피크 농도(218)를 갖고, 중앙 영역의 최대 피크 농도(218)는 제1 피크 농도(218) 및 제2 피크 농도(218)와 동일하다. 제1 절연 층(902)의 하부 절연 영역(106l)은 다시 제1 절연 층(902)의 상부 절연 영역(106u)에 대한 게터 농도 프로파일(202)과 일반적으로 대칭인 게터 농도 프로파일(204)을 갖는다. 다른 실시예들에서, 제1 및 제2 피크 농도들 및 트로프 농도 각각은 동일할 수 있고, 염소 또는 불소 농도는 상부 절연 영역(106u), 하부 절연 영역(106l), 및/또는 제1 절연 층(902) 및/또는 제2 절연 층(904)에 걸쳐 평탄할 수 있다. 일부 실시예들에서, 제1 피크 농도(218) 및 제2 피크 농도(218) 각각은 염소 또는 불소의 1 x 1018 atoms/cm3 내지 5 x 1021 atoms/cm3 범위이고, 트로프 농도(220)는 염소 또는 불소의 1 x 1014 atoms/cm3 내지 2 x 1017 atoms/cm3 범위이다.
도 2d 내지 도 2f에서, 오직 제1 절연 층(902)만이 게터 재료를 포함하고, 제2 절연 층(904)은 게터 재료를 포함하지 않는다. 이는 디바이스 기판(108)의 프로세싱을 간소화할 수 있으며, 이에 따라 게터 재료가, 그렇지 않으면 누설 및/또는 파괴 전압에 악영향을 미칠 수 있는 금속 오염물과 결합하기 때문에 감소된 누설 및 향상된 전압 파괴를 갖는SOI 기판을 여전히 제공하면서 프로세싱을 간소화한다는 일부 측면에서 양호한 솔루션을 제공한다. 도 2d에서, 제1 피크 농도(222)는 제2 피크 농도(224) 초과이고, 트로프 농도(226)는 제1 피크 농도(222) 및 제2 피크 농도(224) 각각의 미만이다. 도 2e에서, 제1 피크 농도(228)는 제2 피크 농도(230) 미만이고, 트로프 농도(232)는 제1 피크 농도(228) 및 제2 피크 농도(230) 각각의 미만이다. 도 2f에서, 제1 피크 농도(234)는 제2 피크 농도(234)와 동일하고, 트로프 농도(236)는 제1 피크 농도(234) 및 제2 피크 농도(234) 각각의 미만이다. 일부 실시예들에서, 제1 피크 농도(222, 230, 234) 및 제2 피크 농도(224, 228 및/또는 234) 각각은 염소 또는 불소의 1 x 1018 atoms/cm3 내지 5 x 1021 atoms/cm3 범위이고, 트로프 농도(226, 232, 및/또는 236) 각각은 염소 또는 불소의 1 x 1014 atoms/cm3 내지 2 x 1017 atoms/cm3 범위이다.
도 2g 내지 도 2i에서, 오직 제2 절연 층(904)만이 게터 재료를 포함하고, 제1 절연 층(902)은 게터 재료를 포함하지 않는다. 이는 핸들 기판(104)의 프로세싱을 간소화할 수 있으며, 이에 따라 게터 재료가, 그렇지 않으면 누설 및/또는 파괴 전압에 악영향을 미칠 수 있는 금속 오염물과 결합하기 때문에 감소된 누설 및 향상된 전압 파괴를 갖는SOI 기판을 여전히 제공하면서 프로세싱을 간소화한다는 일부 측면에서 양호한 솔루션을 제공한다. 도 2g에서, 제1 피크 농도(238)는 제2 피크 농도(240) 초과이고, 트로프 농도(242)는 제1 피크 농도(238) 및 제2 피크 농도(240) 각각의 미만이다. 도 2h에서, 제1 피크 농도(244)는 제2 피크 농도(246) 미만이고, 트로프 농도(248)는 제1 피크 농도(244) 및 제2 피크 농도(246) 각각의 미만이다. 도 2i에서, 제1 피크 농도(250)는 제2 피크 농도(250)와 동일하고, 트로프 농도(252)는 제1 피크 농도(250) 및 제2 피크 농도(250) 각각의 미만이다. 일부 실시예들에서, 제1 피크 농도(238, 246, 및/또는 250) 및 제2 피크 농도(240, 244 및/또는 250) 각각은 염소 또는 불소의 1 x 1018 atoms/cm3 내지 5 x 1021 atoms/cm3 범위이고, 트로프 농도(242, 248, 및/또는 252) 각각은 염소 또는 불소의 1 x 1014 atoms/cm3 내지 2 x 1017 atoms/cm3 범위이다.
이제 도 3을 참조하면, SOI 기판(102)이 핸들 기판(104), 핸들 기판(104) 위에 놓인 디바이스 층(108), 및 디바이스 층(108)으로부터 핸들 기판(104)을 분리시키는 절연체 층(106)을 포함하는 다른 실시예를 볼 수 있다. 절연체 층(106)은 제1 계면(107)에서 디바이스 층(108)과 접하고 제2 계면(105)에서 핸들 기판(104)과 접한다. 제2 계면(105)은 핸들 기판(104)의 상부 표면(104u)이 절연체 층(106)과 접하는 포인트에 대응한다.
도 4에 예시된 바와 같이, 도 3의 일부 실시예들에서, 절연체 층(106)은 게터 농도 프로파일을 갖는 게터 재료를 포함한다. 게터 농도 프로파일은 제1 계면(107)에서 제1 피크 농도(402), 제2 계면(105)에서 제2 피크 농도(404) 및 제1 계면(105)과 제2 계면(107) 사이의 위치(408)에서 트로프 농도(406)를 갖는다. 제1 피크 농도(402)는 제2 피크 농도(404) 미만이지만, 다른 실시예들에서는 제2 피크 농도(404) 이상일 수 있다. 추가로, 도 4에 도시된 바와 같이, 도 3의 일부 실시예들에서, 게터 재료는 제1 농도인 디바이스 층(108)의 일부분으로 연장되고, 제2 농도인 핸들 기판(104)의 일부분으로 연장되며, 제1 농도는 제2 농도 미만이다.
일부 경우들에서, 도 3 및 도 4의 실시예들은 도 10에 따라 형성될 수 있고, 여기서 제1 절연 층(902)은 핸들 기판(104) 주위에 형성된다. 이어서, 핸들 기판(104) 및 제1 절연 층(902)은 디바이스 기판(108)에 본딩되어(1006), 제1 절연 층(902)은 상부 절연 영역(106u), 측벽 절연 영역들(106s) 및 하부 절연 영역(106l)을 확립한다. 이어서, 일부 실시예들에서, 디바이스 기판(108)의 상부 표면 부분은, 예를 들어, 에칭 및/또는 화학 기계적 평탄화 또는 연마 작업(도 10의 최우측 부분)에 의해 제거된다. 더 상세하게는, 도 10에서, 제1 절연 층(902)은 도 4에 도시된 바와 같이 게터 농도 프로파일을 갖는 게터 재료를 포함하도록 형성될 수 있다. 도 4는 예시적인 도핑 농도 프로파일을 도시하지만, 예를 들어, 도 2a 내지 도 2i에 도시되고 그리고/또는 설명된 바와 같은 다른 예시적인 도핑 농도들이 대안적으로 도 4에서 사용될 수 있다.
도 5는, SOI 기판(102)이 핸들 기판(104), 핸들 기판(104) 위에 놓인 디바이스 층(108), 및 디바이스 층(108)으로부터 핸들 기판(104)을 분리시키는 절연체 층(106)을 포함하는 다른 실시예를 도시한다. 절연체 층(106)은 디바이스 층(108)과 핸들 기판(104) 사이에 한정되어, 절연체 층(106)의 최하부 표면은 핸들 기판(104)의 최상부 표면에 대응하고, 절연체 층(106)의 최상부 표면은 디바이스 층(108)의 최하부 표면에 대응한다.
도 6에 예시된 바와 같이, 도 5의 일부 실시예들에서, 절연체 층(106)은 게터 농도 프로파일을 갖는 게터 재료를 포함한다. 게터 농도 프로파일은 제1 계면(105)에서 제1 피크 농도, 제2 계면(107)에서 제2 피크 농도 및 제1 계면(105)과 제2 계면(107) 사이의 위치에서 트로프 농도를 갖는다. 도 6에서, 제1 피크 농도는 제2 피크 농도 미만이다.
일부 경우들에서, 도 5 및 도 6의 실시예들은 도 11에 따라 형성될 수 있고, 여기서 제2 절연 층(904)은 디바이스 기판(108) 주위에 형성된다. 이어서, 디바이스 기판(108) 및 제2 절연 층(904)은 핸들 기판(104)에 본딩되어(1106), 제2 절연 층(904)은 상부 절연 영역(106u)을 확립한다. 이어서, 일부 실시예들에서, 디바이스 기판(108)의 상부 표면 부분 및 제2 절연 층(904)의 부분들은, 예를 들어, 에칭 및/또는 화학 기계적 평탄화 또는 연마 작업(도 11의 최우측 부분)에 의해 제거된다. 더 상세하게는, 도 11에서, 제2 절연 층(904)은 도 6에 도시된 바와 같이 게터 농도 프로파일을 갖는 게터 재료를 포함하도록 형성될 수 있다. 도 6은 예시적인 도핑 농도 프로파일을 도시하지만, 예를 들어, 도 2a 내지 도 2i에 도시되고 그리고/또는 설명된 바와 같은 다른 예시적인 도핑 농도들이 대안적으로 도 6에서 사용될 수 있다.
따라서, 도 9 내지 도 11 각각에서, 핸들 기판(104)이 수용되고, 디바이스 기판(108)이 또한 수용된다. 핸들 기판(104) 및 디바이스 기판(108) 중 적어도 하나는 예를 들어, 그 면 상에 산화물의 형태로 상부 절연 영역(106u)과 같은 절연 층을 갖고, 여기서 산화물 층은 금속 오염물을 포함한다. 예를 들어, 핸들 기판(104)은 제1 절연 층(902)을 포함할 수 있고, 그리고/또는 디바이스 기판(108)은 제2 절연 층(904)을 포함할 수 있고, 여기서 제1 및/또는 제2 절연 층(902/904)은 금속 오염물을 포함할 수 있다. 핸들 기판(104)은 디바이스 기판(108)에 본딩되어, 산화물 층(상부 절연 영역(106u))은 디바이스 기판(108)으로부터 핸들 기판(104)을 분리시킨다. 핸들 기판(104)이 디바이스 기판(108)에 본딩되기 전에, 절연 층(902 또는 904)은, 금속 오염물을 게터 어웨이(getter away)하기 위해 절연 층에 할로겐 종이 제공되는 게터링(gettering) 프로세스에 노출된다. 예를 들어, 게터링 프로세스는 제1 절연 층(902) 및/또는 제2 절연 층(904)의 초기 형성 동안 사용될 수 있거나 또는 그러한 층들이 형성된 후 제1 절연 층(902) 및/또는 제2 절연 층(904)에 적용되는 세정/정제 프로세스로서 사용될 수 있다.
일부 실시예들에서, 게터링 프로세스는, 제1 절연 층(902) 및/또는 제2 절연 층(904)을 0.5 시간 내지 27 시간 동안 950 ℃ 내지 1150 ℃ 범위의 온도로 가열된 대기에 노출시키는 단계를 포함하고, 여기서 대기는 트랜스-1, 2-디클로로에틸렌, 질소 및 산소를 포함한다.
일부 실시예들에서, 게터링 프로세스 이후, 제1 절연 층(902) 및/또는 제2 절연 층(904)은 절연 층의 외측 표면 영역에서 5 x 1018 atoms/cm3 내지 2 x 1021 atoms/cm3 범위의 제1 피크 염소 농도를 갖는 염소 농도 프로파일을 갖는다. 제1 절연 층(902) 및/또는 제2 절연 층(904)은 또한 제1 절연 층(902) 및/또는 제2 절연 층(904)의 내부 영역에서 제1 피크 염소 농도 미만의 최소 염소 농도를 갖는다.
일부 실시예들에서, 게터링 프로세스는 제1 절연 층(902) 및/또는 제2 절연 층(904)을, 0.1 slm(standard liters per minute) 내지 10 slm의 HCl 가스 유량, 0.5 slm 내지 20 slm의 산소 가스 유량, 및 1.0 slm 및 30 slm의 질소 가스 유량으로, 5 분 내지 30 분 동안 700 ℃ 내지 950 ℃ 범위의 제1 온도로 가열된 제1 대기에 노출시킨다. 다른 실시예들에서, 제1 온도는 증가될 수 있고 950 ℃ 내지 1100 ℃ 범위일 수 있다. 제1 절연 층(902) 및/또는 제2 절연 층(904)이 제1 대기에 노출된 후, 제1 절연 층(902) 및/또는 제2 절연 층(904)은 0.5 시간 내지 24 시간 동안 950 ℃ 내지 1100 ℃ 범위의 온도로 가열된 제2 대기에 노출되고, 여기서 제2 대기는 수소, 질소 및 산소를 포함한다. 일부 실시예들에서, 게터링 프로세스 이후, 제1 절연 층(902) 및/또는 제2 절연 층(904)은 제1 절연 층(902) 및/또는 제2 절연 층(904)의 외측 표면 영역에서 5 x 1018 atoms/cm3 내지 2 x 1021 atoms/cm3 범위의 제1 피크 염소 농도 및 절연 층의 내부 영역에서 제1 피크 염소 농도 미만의 최소 염소 농도를 갖는 염소 농도 프로파일을 갖는다.
일부 실시예들에서, 게터링 프로세스는 제1 절연 층(902) 및/또는 제2 절연 층(904)을 5 분 내지 30 분 동안 대략 400 ℃의 제1 온도로 가열된 제1 대기에 노출시키고, 여기서 제1 대기는 불소 가스를 포함한다. 제1 절연 층(902) 및/또는 제2 절연 층(904)이 제1 대기에 노출된 후, 제1 절연 층(902) 및/또는 제2 절연 층(904)은 0.5 시간 내지 24 시간 동안 950 ℃ 내지 1100 ℃ 범위의 온도로 가열된 제2 대기에 노출되고, 여기서 제2 대기는 수소, 질소 및 산소를 포함한다. 일부 실시예들에서, 게터링 프로세스 이후, 제1 절연 층(902) 및/또는 제1 절연 층(904)은 제1 절연 층(902) 및/또는 제2 절연 층(904)의 외측 표면 영역에서 1 x 1018 atoms/cm3 내지 2 x 1020 atoms/cm3 범위의 제1 피크 불소 농도 및 제1 절연 층(902) 및/또는 제2 절연 층(904)의 내부 영역에서 제1 피크 불소 농도 미만의 최소 염소 농도를 갖는 불소 농도 프로파일을 갖는다.
도 1, 도 2a 내지 도 2i 및 도 3 내지 도 6에 예시된 SOI 기판들은 다양한 상황들에서 사용될 수 있다. 예를 들어, SOI 기판들은 고전압 디바이스들, BCD 디바이스들, eFlash 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 및 다른 디바이스들과 함께 사용될 수 있다. 고전압 디바이스들은 예를 들어, 약 100 볼트 초과의 전압들에서 동작하는 디바이스들일 수 있다. 일부 실시예들에서, SOI 기판(102)은 원형 최상부 레이아웃을 갖고 그리고/또는 약 200, 300 또는 450 밀리미터의 직경을 갖는다. 다른 실시예들에서, SOI 기판(102)은 일부 다른 형상 및/또는 일부 다른 치수들을 갖는다. 추가로, 일부 실시예들에서, SOI 기판(102)은 반도체 웨이퍼이다. 핸들 기판(104)은 예를 들어, 단결정 실리콘, 일부 다른 실리콘 재료, 일부 다른 반도체 재료 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다.
일부 실시예들에서, 핸들 기판(104)은 높은 저항 및/또는 낮은 산소 농도를 갖는다. 높은 저항은 예를 들어, 약 1, 3, 4, 또는 9 kΩ/cm(kilo-ohms/centimeter) 초과일 수 있고, 그리고/또는 예를 들어, 약 1 내지 4 kΩ/cm, 약 4 내지 9 kΩ/cm, 또는 약 1 내지 9 kΩ/cm일 수 있다. 낮은 산소 농도는 예를 들어, 약 1, 2 또는 5 ppma(parts per million atoms) 미만일 수 있고, 그리고/또는 예를 들어, 약 0.1 내지 2.5 ppma, 약 2.5 내지 5.0 ppma 또는 약 0.1 내지 5.0 ppma일 수 있다. 낮은 산소 농도 및 높은 저항은 개별적으로 기판 및/또는 무선 주파수(RF) 손실들을 감소시킨다. 일부 실시예들에서, 핸들 기판(104)은 낮은 저항을 갖는다. 낮은 저항은 핸들 기판(104)의 비용을 감소시키지만, 증가된 기판 및/또는 RF 손실들을 초래할 수 있다. 낮은 저항은 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만일 수 있고, 그리고/또는 예를 들어, 약 8 내지 12 Ω/cm, 약 8 내지 10 Ω/cm, 또는 약 10 내지 12 Ω/cm일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 p-형 또는 n-형 도펀트들로 도핑된다. 핸들 기판(104)의 저항은 예를 들어, 핸들 기판(104)의 도핑 농도에 의해 제어될 수 있다. 예를 들어, 도핑 농도를 증가시키는 것을 저항을 감소시킬 수 있는 한편, 도핑 농도를 감소시키는 것은 저항을 증가시킬 수 있거나, 또는 그 반대일 수 있다. 일부 실시예들에서, 핸들 기판(104)의 두께(Ths)는 약 720 내지 780 마이크로미터, 약 720 내지 750 마이크로미터 또는 약 750 내지 780 마이크로미터이다.
절연체 층(106)은 핸들 기판(104) 위에 놓이고, 예를 들어, 실리콘 산화물, SRO(silicon-rich oxide), 일부 다른 산화물, 일부 다른 유전체 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 절연체 층(106)은 핸들 기판(104)의 상부 표면(104us)을 완전히 커버한다. 일부 실시예들에서, 절연체 층(106)은 핸들 기판(104)을 완전히 둘러싼다. 절연체 층(106)은 디바이스 층(108)과 핸들 기판(104) 사이에서, 핸들 기판(104)의 최상부에서 제1 절연체 두께(T1)를 갖는다. 제1 절연체 두께(T1)는 핸들 기판(104)과 디바이스 층(108) 사이에 높은 전기 절연도를 제공하도록 크다. 높은 전기 절연도는 예를 들어, 디바이스 층(108) 상의 디바이스들(도시되지 않음) 사이에서 감소된 누설 전류를 가능하게 할 수 있고, 그리고/또는 예를 들어, 디바이스들의 성능을 향상시킬 수 있다. 일부 실시예들에서, 제1 절연체 두께(T1)는 약 0.2 내지 2.5 마이크로미터, 약 0.2 내지 1.35 마이크로미터 또는 약 1.35 내지 2.5 마이크로미터이고, 그리고/또는 약 1 또는 2 마이크로미터 초과이다. 일부 실시예들에서, 절연체 층(106)은 핸들 기판(104)의 바닥에서 및/또는 핸들 기판(104)의 측벽들을 따라 제2 절연체 두께(T2)를 갖는다. 일부 실시예들에서, 제2 절연체 두께(T2)는 제1 절연체 두께(T1)보다 작다. 일부 실시예들에서, 제2 절연체 두께(T2)는 약 20 내지 6000 옹스트롬, 약 20 내지 3010 옹스트롬 또는 약 3010 내지 6000 옹스트롬이다.
예를 들어, 도 1 또는 도 3과 같은 일부 실시예들에서, 절연체 층(106)은 각각 SOI 기판(102)의 대향 측부들 상에 있는 SOI 기판(102)의 SOI 에지 부분들(102e)에서 계단형 프로파일들을 갖는다. 일부 실시예들에서, 절연체 층(106)은, SOI 에지 부분들(102e)에 있고 수직 리세스(recess) 양(VRi)만큼 절연체 층(106)의 최상부 표면 아래로 리세스된 상부 표면들을 갖는다. 수직 리세스 양(VRi)은 예를 들어, 약 20 내지 6000 옹스트롬, 약 20 내지 3010 옹스트롬 또는 약 3010 내지 6000 옹스트롬일 수 있다. 일부 실시예들에서, 수직 리세스 양(VRi)과 제2 절연체 두께(T2)의 합은 제1 절연체 두께(T1)와 동일하거나 대략 동일하다. 일부 실시예들에서, 절연체 층(106)은, SOI 에지 부분(102e)의 내측 에지에 있고 절연체 측방향 리세스 양(LRi)만큼 절연체 층(106)의 외측 에지에서 제2 외측 측벽들로부터 각각 측방향으로 리세스된 제1 외측 측벽들을 갖는다. 절연체 측방향 리세스 양(LRi)은 예를 들어, 약 0.8 내지 1.2 밀리미터, 약 0.8 내지 1.0 밀리미터 또는 약 1.0 내지 1.2 밀리미터일 수 있다.
디바이스 층(108)은 절연체 층(106) 위에 놓이고, 예를 들어, 단결정 실리콘, 일부 다른 실리콘, 일부 다른 반도체 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 디바이스 층(108) 및 핸들 기판(104)은 동일한 반도체 재료(예를 들어, 단결정 실리콘)이다. 디바이스 층(108)은 큰 두께(Td)를 갖는다. 디바이스 층(108)의 큰 두께는 예를 들어, 특정 디바이스들(예를 들어, NIR 이미지 센서들)이 의존할 수 있는 큰 반도체 접합들(예를 들어, PN 접합들)의 형성을 가능하게 할 수 있다. 일부 실시예들에서, 디바이스 층(108)의 두께(Td)는, 약 0.2, 0.3, 1.0, 5.0, 또는 8.0 마이크로미터 초과인 점에서 그리고/또는 약 0.2 내지 8.0 마이크로미터, 약 0.2 내지 4.0 마이크로미터 또는 약 4.0 내지 8.0 마이크로미터인 점에서 크다. 일부 실시예들에서, 디바이스 층(108)은, SOI 에지 부분(102e)에 있고 디바이스 측방향 리세스 양(LRd)만큼 핸들 기판(104)의 측벽들로부터 각각 측방향으로 리세스된 측벽들을 갖는다. 디바이스 측방향 리세스 양(LRd)은 예를 들어, 약 1.4 내지 2.5 밀리미터, 약 1.4 내지 1.9 밀리미터 또는 약 1.9 내지 2.5 밀리미터일 수 있다. 추가로, 디바이스 측방향 리세스 양(LRd)은 예를 들어, 절연체 측방향 리세스 양(LRi) 이상일 수 있다.
도 7을 참조하면, 도 1의 SOI 기판(102)의 일부 실시예들의 상면도(700)가 제공된다. SOI 기판(102)은 원형이고, 디바이스 층(108)에 걸친 그리드에 배열된 복수의 IC 다이(die)들(702)을 포함한다. 예시의 용이함을 위해, IC 다이들(702)의 오지 일부만이 702로 라벨링된다. 일부 실시예들에서, SOI 기판(102)의 직경(D)은 약 150, 200, 300 또는 450 밀리미터이다. 일부 실시예들에서, 절연체 층(106)의 제1 외측 측벽(106sw1)은 절연체 측방향 리세스 양(LRi)만큼 절연체 층(106)의 제2 외측 측벽(106sw2)으로부터 측방향으로 리세스된다. 일부 실시예들에서, 디바이스 층(108)의 측벽(108sw)은 디바이스 측방향 리세스 양(LRd)만큼 핸들 기판(104)의 측벽(104sw)(가상선으로 도시됨)으로부터 측방향으로 리세스된다. 절연체 측방향 리세스 양(LRi)은 예를 들어, 약 0.8 내지 1.2 밀리미터, 약 0.8 내지 1.0 밀리미터 또는 약 1.0 내지 1.2 밀리미터일 수 있다. 디바이스 측방향 리세스 양(LRd)은 예를 들어, 절연체 측방향 리세스 양(LRi)일 수 있고, 그리고/또는 예를 들어, 약 1.4 내지 2.5 밀리미터, 약 1.4 내지 1.9 밀리미터 또는 약 1.9 내지 2.5 밀리미터일 수 있다.
도 8을 참조하면, 도 7에 따른 그리고 도 1의 SOI 기판(102)이 적용되는 반도체 구조물의 일부 실시예들의 단면도(800)가 제공된다. 반도체 구조물은 디바이스 층(108) 위에 측방향으로 이격된 복수의 반도체 디바이스들(802)을 포함한다. 반도체 디바이스들(802)은 예를 들어, 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor, MOSFETs), 일부 다른 금속-산화물-반도체(MOS) 디바이스들, 일부 다른 절연-게이트 전계-효과 트랜지스터들(insulated-gate field-effect transistors, IGFETs), 일부 다른 반도체 디바이스들 또는 전술한 것의 임의의 조합일 수 있다. 추가로, 반도체 디바이스들(802)은 예를 들어, 고전압 디바이스들, BCD 디바이스들, eFlash 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 일부 다른 디바이스들 또는 전술한 것의 임의의 조합일 수 있다.
일부 실시예들에서, 반도체 디바이스들(802)은 대응하는 소스/드레인 영역들(804), 대응하는 선택적으로 전도성인 채널들(806), 대응하는 게이트 유전체 층들(808), 대응하는 게이트 전극들(810) 및 대응하는 스페이서들(812)을 포함한다. 예시의 용이함을 위해, 소스/드레인 영역들(804)의 오직 일부만이 804로 라벨링되고, 선택적으로 전도성인 채널들(806) 중 오직 하나만이 806으로 라벨링되고, 게이트 유전체 층들(808) 중 오직 하나만이 808로 라벨링되고, 게이트 전극들(810) 중 오직 하나만이 810으로 라벨링되고, 스페이서들(812) 중 오직 하나만이 812로 라벨링된다. 소스/드레인 영역들(804) 및 선택적으로 전도성인 채널들(806)은 디바이스 층(108)에 있다. 소스/드레인 영역들(804)은 각각 선택적으로 전도성인 채널들(806)의 단부들에 있고, 선택적으로 전도성인 채널들(806) 각각은 소스/드레인 영역들(804) 중 하나로부터 소스/드레인 영역들(804) 중 다른 하나까지 연장된다. 소스/드레인 영역들(804)은 제1 도핑 유형을 갖고, 제1 도핑 유형과 반대인 제2 도핑 유형을 갖는 디바이스 층(108)의 부분들에 직접 인접한다.
게이트 유전체 층들(808)은 각각 선택적으로 전도성인 채널들(806) 위에 놓이고, 게이트 전극들(810)은 각각 게이트 유전체 층들(808) 위에 놓인다. 게이트 유전체 층들(808)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 유전체 재료일 수 있거나 이를 포함할 수 있고, 그리고/또는 게이트 전극들(810)은 예를 들어, 도핑된 폴리실리콘, 금속, 일부 다른 전도성 재료 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 스페이서들(812)은 소스/드레인 영역들(804) 위에 놓이고 각각 게이트 전극들(810)의 측벽들 및 게이트 유전체 층들(808)의 측벽들과 선을 이룬다. 스페이서들(812)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 일부 다른 유전체, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다.
BEOL(back-end-of-line) 상호연결 구조물(814)은 SOI 기판(102) 및 반도체 디바이스들(802)을 커버한다. BEOL 상호연결 구조물(814)은 상호연결 유전체 층(816), 복수의 배선들(818) 및 복수의 비아(via)들(820)을 포함한다. 예시의 용이함을 위해, 배선들(818) 중 오직 일부만이 818로 라벨링되고, 비아들(820) 중 오직 일부만이 820으로 라벨링된다. 상호연결 유전체 층(816)은 예를 들어, 보로포스포실리케이트 유리(BPSG), 포스포-실리케이트 유리(PSG), 도핑되지 않은 실리콘 유리(undoped silicon glass, USG), 다른 낮은 κ 유전체, 실리콘 산화물, 일부 다른 유전체 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 낮은 κ 유전체는 예를 들어, 약 3.9, 3, 2, 또는 1 미만의 유전 상수 κ를 갖는 유전체일 수 있거나 이를 포함할 수 있다.
배선들(818) 및 비아들(820)은 상호연결 유전체 층(816)에서 교번하여 적층되고 반도체 디바이스들(802)로 연장되는 전도성 경로들을 한정한다. 전도성 경로들은 예를 들어, 반도체 디바이스들(802)을 다른 디바이스들(예를 들어, 다른 반도체 디바이스들), 접촉 패드들 또는 일부 다른 구조물들에 전기적으로 결합시킬 수 있다. 배선들(818) 및 비아들(820)은 예를 들어, 구리, 알루미늄 구리, 알루미늄, 텅스텐, 일부 다른 금속 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 배선들(818) 중 최상위 배선들은 배선들(8418) 중 아래에 놓인 배선들보다 두껍다.
도 7 및 도 8은 도 1의 SOI 기판(102)의 실시예들과 관련하여 설명되지만, 도 7 및 도 8의 SOI 기판(102)의 실시예들은 대안적으로 도 2a 내지 도 2i 및/또는 도 3 내지 도 6의 SOI 기판 특징들과 함께 사용될 수 있음을 이해해야 한다.
도 12 내지 도 23을 참조하면, SOI 기판(102)을 형성 및 사용하기 위한 방법의 일부 실시예들의 일련의 단면도들(1200 내지 2300)이 제공된다. 방법은 도 1의 SOI 기판(102)의 형성 실시예들로서 예시되지만, 방법은 대안적으로 도 3, 도 5의 SOI 기판(102)의 실시예들 및/또는 SOI 기판(102)의 다른 실시예들을 형성할 수 있다. 추가로, 도 12 내지 도 23에 도시된 단면도들(1200 내지 2300)은 방법을 참조하여 설명되지만, 도 12 내지 도 23에 도시된 구조물들은 방법으로 제한되지 않으며 방법 없이 독립적일 수 있음을 인식할 것이다.
도 12의 단면도(500)에 의해 예시되는 바와 같이, 핸들 기판(104)이 제공된다. 일부 실시예들에서, 핸들 기판(104)은 단결정 실리콘, 일부 다른 실리콘 재료, 일부 다른 반도체 재료 또는 전술한 것의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 핸들 기판(104)은 원형 최상부 레이아웃을 갖고 그리고/또는 약 200, 300 또는 450 밀리미터의 직경을 갖는다. 다른 실시예들에서, 핸들 기판(104)은 일부 다른 형상 및/또는 일부 다른 치수들을 갖는다. 추가로, 일부 실시예들에서, 핸들 기판(104)은 반도체 웨이퍼이다. 일부 실시예들에서, 핸들 기판(104)은 높은 저항 및/또는 낮은 산소 농도를 갖는다. 높은 저항 및 낮은 산소 농도는 개별적으로 기판 및/또는 RF 손실들을 감소시킨다. 높은 저항은 예를 들어, 약 1, 3, 4, 또는 9 kΩ/cm 초과일 수 있고, 그리고/또는 예를 들어, 약 1 내지 4 kΩ/cm, 약 4 내지 9 kΩ/cm, 또는 약 1 내지 9 kΩ/cm일 수 있다. 낮은 산소 농도는 예를 들어, 약 1, 2 또는 5 ppma(parts per million atoms) 미만일 수 있고, 그리고/또는 예를 들어, 약 0.1 내지 2.5 ppma, 약 2.5 내지 5.0 ppma 또는 약 0.1 내지 5.0 ppma일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 기판 비용을 감소시키기 위해 낮은 저항을 갖는데, 이는, 예를 들어, 높은 저항 기판이 낮은 저항 기판보다 비쌀 수 있기 때문이다. 낮은 저항은 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만일 수 있고, 그리고/또는 예를 들어, 약 8 내지 12 Ω/cm, 약 8 내지 10 Ω/cm, 또는 약 10 내지 12 Ω/cm일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 p-형 또는 n-형 도펀트들로 도핑된다. 핸들 기판(104)의 저항은 예를 들어, 핸들 기판(104)의 도핑 농도에 의해 제어될 수 있다. 일부 실시예들에서, 핸들 기판(104)의 두께(Ths)는 약 720 내지 780 마이크로미터, 약 720 내지 750 마이크로미터 또는 약 750 내지 780 마이크로미터이다.
또한 도 12의 단면도(1200)에 의해 예시된 제1 절연체 층(106a)이 핸들 기판(104)의 상부 표면(104us) 상에 형성된다. 일부 실시예들에서, 제1 절연체 층(106a)은 핸들 기판(104)의 상부 표면(104us)을 완전히 커버한다. 핸들 기판(104)이 높은 저항을 갖는 적어도 일부 실시예들에서, 예를 들어, 상부 표면(104us)를 완전히 커버하는 것은, 이후 수행되는 플라즈마 프로세싱 동안 아킹(arcing)을 방지할 수 있다. 일부 실시예들에서, 제1 절연체 층(106a)은 핸들 기판(104)을 완전히 둘러싼다. 일부 실시예들에서, 제1 절연체 층(106a)은 실리콘 산화물 및/또는 일부 다른 유전체이거나 이를 포함한다. 일부 실시예들에서, 제1 절연체 층(106a)의 두께(Tfi')는 약 0.2 내지 2.0 마이크로미터, 약 0.2 내지 1.1 마이크로미터 또는 약 1.1 내지 2.0 마이크로미터이다.
일부 실시예들에서, 제1 절연체 층(106a)을 형성하기 위한 프로세스는 열 산화, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 일부 다른 증착 프로세스, 또는 전술한 것의 임의의 조합에 의해 제1 절연체 층(106a)을 증착하는 것을 포함한다. 예를 들어, 제1 절연체 층(106a)은 산소 가스(예를 들어, O2) 또는 일부 다른 가스를 산화제로서 사용하는 건식 산화 프로세스에 의해 증착될 수 있다. 다른 예로서, 제1 절연체 층(106a)은 수증기를 산화제로서 사용하는 습식 산화 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 제1 절연체 층(106a)은 약 800 내지 1100 ℃(degrees Celsius), 약 800 내지 950 ℃, 또는 약 950 내지 1100 ℃의 온도들로 형성된다. 예를 들어, 제1 절연체 층(106a)이 열 산화(예를 들어, 습식 및 건식 산화 프로세스들 중 임의의 하나)에 의해 형성되는 경우, 제1 절연체 층(106a)은 이러한 온도들에서 형성될 수 있다.
도 13의 단면도(1300)에 의해 예시되는 바와 같이, 희생 기판(1302)이 제공된다. 일부 실시예들에서, 희생 기판(1302)은 단결정 실리콘, 일부 다른 실리콘 재료, 일부 다른 반도체 재료 또는 전술한 것의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 희생 기판(1302)은 p-형 또는 n-형 도펀트들로 도핑되고 그리고/또는 낮은 비저항을 갖는다. 낮은 저항은 예를 들어, 약 0.01 또는 0.02 Ω/cm 미만일 수 있고, 그리고/또는 예를 들어, 약 0.01 내지 0.2 Ω/cm일 수 있다. 일부 실시예들에서, 희생 기판(1302)은 핸들 기판(104)보다 낮은 저항을 갖는다. 일부 실시예들에서, 희생 기판(1302)은 원형 최상부 레이아웃을 갖고 그리고/또는 약 200, 300 또는 450 밀리미터의 직경을 갖는다. 다른 실시예들에서, 희생 기판(1302)은 일부 다른 형상 및/또는 일부 다른 치수들을 갖는다. 일부 실시예들에서, 희생 기판(1302)은 벌크 반도체 기판 및/또는 반도체 웨이퍼이다. 일부 실시예들에서, 희생 기판(1302)의 두께(Tss)는 약 720 내지 780 마이크로미터, 약 720 내지 750 마이크로미터 또는 약 750 내지 780 마이크로미터이다. 일부 실시예들에서, 희생 기판(1302)의 두께(Tss)는 핸들 기판(104)의 두께(Ths)와 동일하거나 대략 동일하다.
또한 도 13의 단면도(13600)에 의해 예시된 디바이스 층(108)이 희생 기판(1302)의 상에 형성된다. 디바이스 층(108)은 두께(Td)를 갖는다. 일부 실시예들에서, 두께(Td)는 약 0.7 내지 10.0 마이크로미터, 약 0.7 내지 5.0 마이크로미터 또는 약 5.0 내지 10.0 마이크로미터이고, 그리고/또는 약 0.7, 5.0 또는 10.0 마이크로미터 초과이다. 일부 실시예들에서, 디바이스 층(108)은 단결정 실리콘, 일부 다른 실리콘 재료, 일부 다른 반도체 재료 또는 전술한 것의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 디바이스 층(108)은 희생 기판(1302)과 동일한 반도체 재료이거나 이를 포함하거나, 희생 기판(1302)과 동일한 도핑 유형을 갖거나, 희생 기판(1302)보다 낮은 도핑 농도를 갖거나, 또는 전술한 것의 임의의 조합이다. 예를 들어, 희생 기판(1302)은 P+ 단결정 실리콘일 수 있거나 이를 포함할 수 있는 한편, 디바이스 층(108)은 P- 단결정 실리콘일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 디바이스 층(108)은 낮은 저항을 갖는다. 낮은 저항은 예를 들어, 희생 기판(1302)의 저항보다 클 수 있다. 추가로, 낮은 저항은 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만일 수 있고, 그리고/또는 예를 들어, 약 8 내지 12 Ω/cm, 약 8 내지 10 Ω/cm, 또는 약 10 내지 12 Ω/cm일 수 있다. 일부 실시예들에서, 디바이스 층(108)은 핸들 기판(104)과 동일한 도핑 유형, 동일한 도핑 농도, 동일한 비저항, 또는 전술한 것의 임의의 조합을 가질 수 있다. 일부 실시예들에서, 디바이스 층(108)을 형성하기 위한 프로세스는 분자 빔 에피택시(molecular beam epitaxy, MBE), 기상 에피택시(vapor phase epitaxy, VPE), 액상 에피택시(liquid phase epitaxy, LPE), 일부 다른 에피택셜 프로세스, 또는 상기한 것의 임의의 조합을 포함한다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 디바이스 층(108) 및 희생 기판(1302)은 패터닝된다. 패터닝은 디바이스 층(108) 및 희생 기판(1302)에 의해 한정되는 에지 영역들(1304)을 제거한다. 에지 영역들(1304)을 제거함으로써, 후속 연마 및/또는 화학 습식 에칭 동안 에지 영역들(1304)에서 결함들이 생성되는 것이 방지된다. 에지 결함들은 에지 영역들(604)에 집중되는 경향을 갖고 디바이스 층 (108)의 품질에 악영향을 미친다. 추가로, 패터닝은 희생 기판(1302)의 에지에 레지(ledge)(1402)를 형성한다. 레지(1402)는 희생 기판(1302)에 의해 한정되고 희생 기판(1302)의 대향 측부들 상에 한 쌍의 레지 세그먼트들을 각각 갖는다. 일부 실시예들에서, 레지(1402)는 링 형상 경로 또는 일부 다른 폐쇄 경로에서 희생 기판(1302)의 에지를 따라 연장되는 최상부 레이아웃을 갖는다. 일부 실시예들에서, 레지(1402)는 약 0.8 내지 1.2 밀리미터, 약 0.8 내지 1.0 밀리미터 또는 약 1.0 내지 1.2 밀리미터의 폭(W)을 갖는다. 일부 실시예들에서, 레지(1402)는 약 30 내지 120 마이크로미터, 약 30 내지 75 마이크로미터 또는 약 75 내지 120 마이크로미터의 거리(D)만큼 디바이스 층(108)의 상부 또는 최상부 표면 아래로 리세스된다. 일부 실시예들에서, 레지(1402)는 희생 기판(1302)의 상부 또는 최상부 표면 아래로 추가로 리세스된다.
일부 실시예들에서, 패터닝은 포토리소그래피/에칭 프로세스 또는 일부 다른 패터닝 프로세스에 의해 수행된다. 추가로, 일부 실시예들에서, 패터닝은 디바이스 층(108) 위에 마스크(1404)를 형성하는 것, 제자리의 마스크(1404)를 이용하여 디바이스 층(108) 및 희생 기판(1302)에 에칭을 수행하는 것, 및 마스크(1404)를 제거하는 것을 포함한다. 마스크(1404)는 예를 들어, 디바이스 층(108) 및 희생 기판(1302)이 에지 영역들(1304)을 제외하고 완전히 커버되도록 형성될 수 있다. 일부 실시예들에서, 마스크(1404)는 실리콘 질화물, 실리콘 산화물, 일부 다른 하드 마스크 재료, 포토레지스트, 일부 다른 마스크 재료 또는 전술한 것의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 마스크(1404)는 웨이퍼 에지 노출(wafer edge exposure, WEE) 프로세스 툴을 사용하여 형성된다. 예를 들어, 마스크(1404)를 형성하기 위한 프로세스는, 디바이스 층(108) 상에 포토레지스트 층을 증착하는 것; WEE 프로세스 툴을 사용하여 포토레지스트 층의 에지 부분을 방사에 선택적으로 노출시키는 것; 및 포토레지스트 층을 현상하여 마스크(1404)을 형성하는 것을 포함할 수 있다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 디바이스 층(108) 및 희생 기판(1302)이 세정되어 선행 프로세스들을 수행하는 동안 생성된 에칭 잔여물 및/또는 다른 원하지 않는 부산물들이 제거된다. 일부 실시예들에서, 세정 프로세스는 물리적 브러시 또는 워터 제트(water jet)를 사용하여 디바이스 층(108) 및 희생 기판(1302)을 스크럽(scrub)한다. 일부 실시예들에서, 세정 프로세스는 화학 용액을 사용하여 디바이스 층(108) 및 희생 기판(1302)을 세정한다. 화학 용액은 예를 들어, 불화수소산 또는 일부 다른 화학 용액일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 세정은, 디바이스 층(108)의 상부 또는 최상부 표면 아래로 레지(1402)가 리세스되는 거리(D)를 증가시킨다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 제2 절연체 층(106b)이 디바이스 층(108)의 상부 표면(108us) 상에 형성된다. 일부 실시예들에서, 제2 절연체 층(106b)은 디바이스 층(108)의 상부 표면(108us)을 완전히 커버한다. 일부 실시예들에서, 제2 절연체 층(106b)은 희생 기판(1302) 및 디바이스 층(108)을 완전히 둘러싼다. 일부 실시예들에서, 제2 절연체 층(106b)은 실리콘 산화물 및/또는 일부 다른 유전체이거나 이를 포함한다. 일부 실시예들에서, 제2 절연체 층(106b)은 제1 절연체 층(106a)과 동일한 유전체 재료이다. 일부 실시예들에서, 제2 절연체 층(106b)의 두께(Tsi')는 약 20 내지 6000 옹스트롬, 약 20 내지 3010 옹스트롬 또는 약 3010 내지 6000 옹스트롬이다.
일부 실시예들에서, 제2 절연체 층(106b)을 형성하기 위한 프로세스는 열 산화, CVD, PVD, 일부 다른 증착 프로세스, 또는 전술한 것의 임의의 조합에 의해 제2 절연체 층(106b)을 증착하는 것을 포함한다. 예를 들어, 제2 절연체 층(106b)은 산소 가스(예를 들어, O2) 또는 일부 다른 가스를 산화제로서 사용하는 건식 산화 프로세스에 의해 증착될 수 있다. 다른 예로서, 제2 절연체 층(106b)은 수증기를 산화제로서 사용하는 습식 산화 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 제2 절연체 층(106b)은 약 750 내지 1100 ℃, 약 750 내지 925 ℃, 또는 약 925 내지 1100 ℃의 온도들로 형성된다. 예를 들어, 제2 절연체 층(106b)이 열 산화(예를 들어, 습식 및 건식 산화 프로세스들 중 임의의 하나)에 의해 형성되는 경우, 제2 절연체 층(106b)은 이러한 온도들에서 형성될 수 있다. 일부 실시예들에서, 제2 절연체 층(106b)은 제1 절연체 층(106a)의 온도 미만의 온도로 형성된다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 희생 기판(1302)은, 디바이스 층(108), 제1 절연체 층(106a), 및 제2 절연체 층(106b)이 핸들 기판(104)과 희생 기판(1302) 사이에 있도록 핸들 기판(104)에 본딩된다. 본딩은 제1 및 제2 절연체 층들(106a, 106b)을 함께 가압하고, 제1 절연체 층(106a) 및 제2 절연체 층(106b)이 함께 접촉하는 계면에 본드(1702)를 형성한다. 본딩은 예를 들어, 융합 본딩, 진공 본딩 또는 일부 다른 본딩 프로세스에 의해 수행될 수 있다. 융합 본딩은 예를 들어, 약 1 atm(standard atmosphere), 약 0.5 내지 1.0 atm, 약 1.0 내지 1.5 또는 약 0.5 내지 1.5 atm의 압력으로 수행될 수 있다. 진공 본딩은 예를 들어, 약 0.5 내지 100 mBar(millibars), 약 0.5 내지 50 mBar, 또는 약 50 내지 100 mBar의 압력으로 수행될 수 있다.
일부 실시예들에서, 본드 어닐링이 수행되어 본드(1702)를 강화한다. 일부 실시예들에서, 본드 어닐링은 약 300 내지 1150 ℃, 약 300 내지 725 ℃, 또는 약 735 내지 1150 ℃의 온도로 수행된다. 일부 실시예들에서, 본드 어닐링은 약 2 내지 5 시간, 약 2 내지 3.5 시간, 또는 약 3.5 내지 5 시간 동안 수행된다. 일부 실시예들에서, 본드 어닐링은 약 1 atm, 약 0.5 내지 1.0 atm, 약 1.0 내지 1.5 또는 약 0.5 내지 1.5 atm의 압력으로 수행된다. 일부 실시예들에서, 본드 어닐링은 질소 가스(예를 들어, N2) 및/또는 일부 다른 가스가 도 17의 구조물을 통해 흐르는 동안 수행된다. 가스에 대한 유량은 예를 들어, 약 1 내지 20 slm(standard litre per minute), 약 1 내지 10 slm 또는 약 10 내지 20 slm일 수 있다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 제2 절연체 층(106b) 및 희생 기판(1302)에 제1 박형화 프로세스가 수행된다. 제1 박형화 프로세스는 제2 절연체 층(106b)의 상부 부분을 제거하고, 희생 기판(1302)의 상부 부분을 추가로 제거한다. 일부 실시예들에서, 디바이스 층(108) 및 희생 기판(1302)이 집합적으로 미리 결정된 두께(Tpd)를 가질 때까지 제2 절연체 층(106b) 및 희생 기판(1302)에 제1 박형화 프로세스가 수행된다. 미리 결정된 두께(Tpd)는 예를 들어, 약 20 내지 45 마이크로미터, 약 20 내지 32.5 마이크로미터 또는 약 32.5 내지 45 마이크로미터일 수 있다.
일부 실시예들에서, 제1 박형화 프로세스는 부분적으로 또는 전체적으로 기계적 연마 프로세스에 의해 수행된다. 일부 실시예들에서, 제1 박형화 프로세스는 부분적으로 또는 전체적으로 화학 기계적 연마(CMP)에 의해 수행된다. 일부 실시예들에서, 제1 박형화 프로세스는 기계적 연마 프로세스 및 그에 후속하는 CMP에 의해 수행된다. 앞서 언급된 바와 같이, 각각의 영역의 제거는 연마 동안 에지 영역(1304)에서 에지 결함들이 형성되는 것을 방지한다. 에지 결함들은 연마 동안 에지 영역(604)에서 형성 및 집중되는 경향을 갖고 디바이스 층 (108)의 품질에 악영향을 미친다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 희생 기판(1302)에 에칭이 수행된다. 에칭은 디바이스 층(108) 상에서 정지되고 희생 기판(1302)을 제거한다. 일부 실시예들에서, 에칭은 희생 기판(1302)의 측벽들 및 디바이스 층(108)의 측벽들 상에서 제2 절연체 층(106b)의 일부분을 추가로 제거한다. 추가로, 일부 실시예들에서, 에칭은 디바이스 층(108)의 측벽들(108sw)을 측방향으로 에칭한다. 측방향 에칭으로 인해, 디바이스 층(108)의 측벽들(108sw)은 예를 들어, 만곡되고 그리고/또는 오목할 수 있다. 에칭의 완료 시에, 디바이스 층(108)의 두께(Td)는 예를 들어, 약 0.6 내지 9.5 마이크로미터, 약 0.6 내지 5.05 마이크로미터 또는 약 5.05 내지 9.5 마이크로미터일 수 있다. 일부 실시예들에서, 에칭은 예를 들어, 오버 에칭으로 인해 디바이스 층(108)의 두께(Td)를 최소로 감소시킨다.
일부 실시예들에서, 에칭은 불화수소/질화/아세틱(HNA) 에칭, 일부 다른 습식 에칭, 건식 에칭 또는 일부 다른 에칭에 의해 수행된다. HNA 에칭은 예를 들어, 불화수소산, 질산, 초산을 포함하는 화학 용액으로 희생 기판(1302)을 에칭할 수 있다. 에칭은 희생 기판(1302)의 재료에 대해 제1 에칭 레이트를 갖고, 디바이스 층(108)의 재료에 대해 제1 에칭 레이트 미만인 제2 에칭 레이트를 추가로 갖는다. 일부 실시예들에서, 제1 에칭 레이트는 제2 에칭 레이트보다 약 90 내지 100, 90 내지 95 또는 95 내지 100배 더 크다. 제1 및 제2 에칭 레이트들의 이러한 실시예들은 예를 들어, 제1 에칭이 HNA 에칭에 의해 수행되고, 희생 기판(1302)이 P+ 단결정 실리콘이거나 이를 포함하고, 디바이스 층(108)이 P- 단결정 실리콘이거나 이를 포함할 때 발생할 수 있다.
희생 기판(1302)을 제거하기 위한 에칭(예를 들어, HNA 에칭)의 사용으로 인해, 희생 기판(1302)의 제거는 예를 들어, 고도로 제어될 수 있다. 따라서, 디바이스 층(108)의 두께(Td)는 예를 들어, 디바이스 층에 걸쳐 매우 균일할 수 있고, 디바이스 층(108)의 전체 두께 변량(total thickness variation, TTV)은 예를 들어, 낮을 수 있다. TTV는 예를 들어, 약 500 또는 1500 옹스트롬 미만인 점에서 낮을 수 있다. 일부 실시예들에서, TTV는 디바이스 층(108)의 두께(Td)에 따라 감소한다. 예를 들어, TTV는 디바이스 층(108)의 두께(Td)가 약 3000 옹스트롬 미만인 경우 약 500 옹스트롬 미만일 수 있고, TTV는 디바이스 층(108)의 두께(Td)가 약 3000 옹스트롬 초과인 경우 약 500 옹스트롬 초과지만 약 1500 옹스트롬 미만일 수 있다.
도 20의 단면도(2000)에 의해 예시되는 바와 같이, 디바이스 층(108)은 패터닝된다. 패터닝은 디바이스 층(108)의 에지 부분들(108e)을 제거한다. 에지 부분들(108e)을 제거함으로써, 에칭 동안 에지 부분들(108e)에 형성되는 에지 결함들이 제거된다. 에지 결함들은 디바이스 층(108)의 품질을 감소시키고, 에칭 동안 디바이스 층(108)의 측벽들(108sw)에서의 측방향 에칭으로 인해 형성된다. 패터닝은 디바이스 층(108)의 측벽들(108sw)을 추가로 측방향으로 리세스한다. 일부 실시예들에서, 에지 부분들(108e)을 제거한 후, 디바이스 층(108)의 측벽들(108sw)은 디바이스 측방향 리세스 양(LRd)만큼 핸들 기판(104)의 측벽들로부터 각각 측방향으로 리세스된다. 디바이스 측방향 리세스 양(LRd)은 예를 들어, 약 1.4 내지 2.5 밀리미터, 약 1.4 내지 1.95 밀리미터 또는 약 1.95 내지 2.5 밀리미터일 수 있다.
일부 실시예들에서, 패터닝은 포토리소그래피/에칭 프로세스 또는 일부 다른 패터닝 프로세스에 의해 수행된다. 추가로, 일부 실시예들에서, 패터닝은 디바이스 층(108) 위에 마스크(2002)를 형성하는 것, 제자리의 마스크(2002)를 이용하여 디바이스 층(108)에 에칭을 수행하는 것, 및 마스크(2002)를 제거하는 것을 포함한다. 마스크(2002)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 하드 마스크 재료, 포토레지스트, 일부 다른 마스크 재료 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 마스크(2002)는 예를 들어, 디바이스 층(108)이 에지 부분들(108e)을 제외하고 완전히 커버되도록 형성될 수 있고, 그리고/또는 예를 들어, 웨이퍼 에지 노출(WEE) 프로세스 툴을 사용하여 형성될 수 있다. 일부 실시예들에서, WEE 프로세스 툴을 사용하여 마스크(2002)를 형성하기 위한 프로세스는, 디바이스 층(108) 상에 포토레지스트 층을 증착하는 것; WEE 프로세스 툴을 사용하여 포토레지스트 층의 에지 부분을 방사에 선택적으로 노출시키는 것; 및 포토레지스트 층을 현상하여 마스크(2002)을 형성하는 것을 포함한다. 에칭은 예를 들어, 건식 에칭 또는 일부 다른 에칭에 의해 수행될 수 있고, 그리고/또는 예를 들어, 제1 및 제2 절연체 층들(106a, 106b) 상에서 정지할 수 있다. 핸들 기판(104)이 높은 저항(예를 들어, 약 1 kΩ/cm 초과의 저항)을 갖고 건식 에칭을 사용하여 에칭이 수행되는 일부 실시예들에서, 제1 및 제2 절연체 층들(106a, 106b)은 핸들 기판(104)을 완전히 커버하고 그리고/또는 완전히 둘러싸는 것에 의해 아킹을 방지한다. 마스크(2002)는 예를 들어, 플라즈마 애싱(ashing) 또는 일부 다른 제거에 의해 제거될 수 있다. 플라즈마 애싱은 예를 들어, 마스크(2002)의 O2 플라즈마로의 노출을 포함할 수 있고, 예를 들어, 마스크(2002)가 포토레지스트이거나 이를 포함할 때 수행될 수 있다.
일부 실시예들에서, 패터닝 동안 생성된 에칭 잔여물 및/또는 다른 원하지 않는 부산물들을 제거하기 위해 패터닝 이후 세정 프로세스가 수행된다. 일부 실시예들에서, 세정 프로세스는 패터닝 동안 디바이스 층(108) 상에 형성되는 산화물을 제거한다. 세정 프로세스는 예를 들어, 불화수소(HF) 산 또는 일부 다른 화학 용액을 사용하여 세정을 수행할 수 있다. 플루오르화 수소는 예를 들어, 부피 기준으로 HF 산의 약 0.1 내지 2.0%, 약 0.1 내지 1.0%, 또는 약 1.0 내지 2.0%를 구성할 수 있다. HF 산의 나머지는 예를 들어, 탈이온수 또는 일부 다른 물일 수 있다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 디바이스 층(108)의 두께(Td)를 감소시키기 위해 디바이스 층(108)에 제2 박형화 프로세스가 수행된다. 일부 실시예들에서, 제2 박형화 프로세스는 두께(Td)를 약 0.3 내지 8.0 마이크로미터, 약 0.3 내지 4.15 마이크로미터 또는 약 4.15 내지 8.0 마이크로미터까지 및/또는 약 0.3, 1.0, 2.0, 5.0, 내지 8.0 마이크로미터 초과까지 감소시킨다. 집합적으로, 디바이스 층(108), 제1 절연체 층(106a), 제2 절연체 층(106b) 및 핸들 기판(104)은 SOI 기판(102)을 한정한다. 일부 실시예들에서, 제2 박형화 프로세스는 CMP, 일부 다른 박형화 프로세스 또는 전술한 것의 임의의 조합에 의해 수행된다.
디바이스 층(108)이 에피택시에 의해 형성되고 핸들 기판(104)에 전사되기 때문에, 디바이스 층(108)은 큰 두께(예를 들어, 약 0.3 마이크로미터 초과의 두께)로 형성될 수 있다. 에피택시는 디바이스 층을 형성하기 위한 다른 접근법들과 연관된 두께 제한들에 종속되지 않는다. 추가로, 에피택시는 제1 및 제2 절연체 층들(106a, 106b)의 두께에 의해 영향받지 않기 때문에, 제1 및 제2 절연체 층들(106a)은 개별적으로 및/또는 집합적으로 큰 두께(예를 들어, 약 1 마이크로미터 초과의 두께)로 형성될 수 있다. 디바이스 층(108)의 큰 두께는 예를 들어, 특정 디바이스들(예를 들어, NIR 이미지 센서들)이 의존할 수 있는 큰 반도체 접합들(예를 들어, PN 접합들)의 형성을 가능하게 할 수 있다. 제1 및 제2 절연체 층들(106a)의 큰 두께는 예를 들어, 디바이스 층(108) 상의 디바이스들 사이의 향상된 전기적 격리를 용이하게 하고 그리고/또는 디바이스들 사이의 누설 전류를 감소시킬 수 있다. 큰 두께로부터 이익을 얻을 수 있는 디바이스들은 예를 들어, 고전압 디바이스들, BCD 디바이스들, eFlash 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 일부 다른 디바이스들 또는 전술한 것의 임의의 조합을 포함한다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 복수의 반도체 디바이스들(802)이 희생 기판(108)의 상에 형성된다. 핸들 기판(104)이 높은 저항(예를 들어, 약 1 kΩ/cm 초과의 저항)을 갖는 일부 실시예들에서, 제1 및 제2 절연체 층들(106a, 106b)은 핸들 기판(104)을 완전히 커버하고 그리고/또는 완전히 둘러싸는 것에 의해 반도체 디바이스들(802)을 형성하도록 수행되는 플라즈마 프로세싱(예를 들어, 플라즈마 에칭) 동안 아킹을 방지한다. 반도체 디바이스들(802)은 예를 들어, 고전압 디바이스들, BCD 디바이스들, eFlash 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 일부 다른 디바이스들 또는 전술한 것의 임의의 조합일 수 있다. 고전압 디바이스들은 예를 들어, 약 100 볼트 초과에서 동작하는 디바이스들일 수 있다.
일부 실시예들에서, 반도체 디바이스들(802)은 대응하는 소스/드레인 영역들(804), 대응하는 선택적으로 전도성인 채널들(806), 대응하는 게이트 유전체 층들(808), 대응하는 게이트 전극들(810) 및 대응하는 스페이서들(812)을 포함한다. 예시의 용이함을 위해, 소스/드레인 영역들(804)의 오직 일부만이 804로 라벨링되고, 선택적으로 전도성인 채널들(806) 중 오직 하나만이 806으로 라벨링되고, 게이트 유전체 층들(808) 중 오직 하나만이 808로 라벨링되고, 게이트 전극들(810) 중 오직 하나만이 810으로 라벨링되고, 스페이서들(812) 중 오직 하나만이 812로 라벨링된다. 소스/드레인 영역들(804) 및 선택적으로 전도성인 채널들(806)은 디바이스 층(108)에 있다. 소스/드레인 영역들(804)은 각각 선택적으로 전도성인 채널들(806)의 단부들에 있고, 선택적으로 전도성인 채널들(806) 각각은 소스/드레인 영역들(804) 중 하나로부터 소스/드레인 영역들(804) 중 다른 하나까지 연장된다. 게이트 유전체 층들(808)은 각각 선택적으로 전도성인 채널들(806) 위에 놓이고, 게이트 전극들(810)은 각각 게이트 유전체 층들(808) 위에 놓인다. 스페이서들(812)은 소스/드레인 영역들(804) 위에 놓이고 각각 게이트 전극들(810)의 측벽들과 선을 이룬다.
일부 실시예들에서, 반도체 디바이스들(802)을 형성하기 위한 프로세스는 디바이스 층(108)을 커버하는 유전체 층을 증착하는 것 및 유전체 층을 커버하는 전도성 층을 추가로 증착하는 것을 포함한다. 전도성 층 및 유전체 층은 (예를 들어, 포토리소그래피/에칭 프로세스에 의해) 게이트 전극들(810) 및 게이트 유전체 층들(808)로 패터닝된다. 소스/드레인 영역들(804)의 약하게 도핑된 부분들을 한정하기 위해 제자리의 게이트 전극들(810)을 이용하여 디바이스 층(108)에 도펀트들이 주입되고, 소스/드레인 영역들(804) 및 게이트 전극들(810)을 커버하는 스페이서 층이 형성된다. 스페이서 층은 스페이서들(812)을 형성하도록 에치 백되고, 소스/드레인 영역들(804)을 확장시키기 위해 제자리의 스페이서들(812)을 이용하여 디바이스 층(108)에 도펀트들이 주입된다.
따라서, 본 개시의 일부 실시예들은, 핸들 기판, 핸들 기판 위에 놓인 디바이스 층, 및 디바이스 층으로부터 핸들 기판을 분리시키는 절연체 층을 포함하는 SOI(semiconductor-on-insulator) 기판에 관한 것이다. 절연체 층은 제1 계면에서 디바이스 층과 접하고 제2 계면에서 핸들 기판과 접한다. 절연체 층은 게터 농도 프로파일을 갖는 게터 재료를 포함한다. 게터 농도 프로파일은 제1 계면에서 제1 피크 농도, 제2 계면에서 제2 피크 농도 및 제1 계면과 제2 계면 사이의 위치에서 트로프 농도를 갖는다. 트로프 농도는 제1 피크 농도 및 제2 피크 농도 각각보다 작다.
다른 실시예들은 SOI(semiconductor-on-insulator) 기판을 형성하기 위한 방법에 관한 것이다. 방법에서, 핸들 기판이 수용된다. 디바이스 기판이 또한 수용되고, 여기서 핸들 기판 및 디바이스 기판 중 적어도 하나는 그 면 상에 산화물 층을 갖는다. 산화물 층은 금속 오염물을 포함한다. 핸들 기판은, 산화물 층이 디바이스 기판으로부터 핸들 기판을 분리시키도록 디바이스 기판에 본딩된다. 핸들 기판이 디바이스 기판에 본딩되기 전에, 산화물 층은, 금속 오염물을 게터 어웨이하기 위해 산화물 층에 할로겐 종이 제공되는 게터링 프로세스에 노출된다.
또 다른 실시예들은, 핸들 기판, 핸들 기판 위에 배치된 절연체 층, 및 절연체 층 위에 배치된 단결정 실리콘을 포함하는 디바이스 층을 포함하는 집적 회로에 관한 것이다. 하나 이상의 반도체 디바이스들이 디바이스 층 내에 또는 위에 배치되고, 상호연결 구조물이 디바이스 층 위에 배치된다. 상호연결 구조물은 하나 이상의 반도체 디바이스들을 서로 동작가능하게 결합시킨다. 절연체 층은 디바이스 층으로부터 핸들 기판을 분리시키고, 절연체 층은 절연체 층의 절연 재료에 매립된 게터 재료를 포함한다.
전술된 내용은 당업자들이 본 개시의 양상을 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
<부 기>
1. SOI(semiconductor-on-insulator) 기판으로서,
핸들(handle) 기판;
상기 핸들 기판 위에 놓인 디바이스 층; 및
상기 디바이스 층으로부터 상기 핸들 기판을 분리시키는 절연체 층
을 포함하고,
상기 절연체 층은 제1 계면(interface)에서 상기 디바이스 층과 접하고(meeting) 제2 계면에서 상기 핸들 기판과 접하고, 상기 절연체 층은 게터(getter) 농도 프로파일을 갖는 게터 재료를 포함하고, 상기 게터 농도 프로파일은 상기 제1 계면에서 제1 피크 농도를, 상기 제2 계면에서 제2 피크 농도를 그리고 상기 제1 계면과 상기 제2 계면 사이의 위치에서 트로프(trough) 농도를 갖고, 상기 트로프 농도는 상기 제1 피크 농도 및 상기 제2 피크 농도 각각의 미만인 것인, SOI 기판.
2. 제1항에 있어서,
상기 디바이스 층은 상기 핸들 기판의 상부 표면 위에 배치되고,
상기 절연체 층은 상기 디바이스 층으로부터 상기 핸들 기판의 상기 상부 표면을 분리시키기 위해 상기 핸들 기판의 상기 상부 표면을 커버(cover)하고, 상기 핸들 기판의 하부 표면을 커버하고, 상기 핸들 기판의 측벽들을 커버하는 것인, SOI 기판.
3. 제2항에 있어서,
상기 제2 계면은, 상기 핸들 기판의 상기 상부 표면이 상기 절연체 층과 접하는 포인트에 대응하고, 상기 제1 피크 농도는 상기 제2 피크 농도 미만인 것인, SOI 기판.
4. 제2항에 있어서,
상기 제2 계면은, 상기 핸들 기판의 상기 상부 표면이 상기 절연체 층과 접하는 포인트에 대응하고, 상기 제1 피크 농도는 상기 제2 피크 농도와 동일한 것인, SOI 기판.
5. 제4항에 있어서,
상기 게터 재료는 제1 농도로 상기 디바이스 층에 존재하고, 제2 농도로 상기 핸들 기판에 존재하고, 상기 제1 농도는 상기 제2 농도 미만인 것인, SOI 기판.
6. 제2항에 있어서,
상기 제1 피크 농도는 상기 제2 피크 농도와 동일한 것인, SOI 기판.
7. 제1항에 있어서,
상기 제1 피크 농도는 상기 제2 피크 농도 미만인 것인, SOI 기판.
8. 제7항에 있어서,
상기 절연체 층은 상기 디바이스 층과 상기 핸들 기판 사이에 한정되어, 상기 절연체 층의 최하부 표면은 상기 핸들 기판의 최상부 표면에 대응하고, 상기 절연체 층의 최상부 표면은 상기 디바이스 층의 최하부 표면에 대응하는 것인, SOI 기판.
9. 제1항에 있어서,
상기 게터 재료는 염소 또는 불소를 포함하는 것인, SOI 기판.
10. 제1항에 있어서,
상기 제1 피크 농도 및 상기 제2 피크 농도 각각은 염소 또는 불소의 적어도 1 x 1018 atoms/cm3이고, 상기 트로프 농도는 1 x 1014 atoms/cm3 내지 2 x 1017 atoms/cm3 범위인 것인, SOI 기판.
11. SOI(semiconductor-on-insulator) 기판을 형성하기 위한 방법으로서,
핸들 기판을 수용하는 단계;
디바이스 기판 및 산화물 층을 수용하는 단계 - 상기 산화물 층은 상기 핸들 기판 및 상기 디바이스 기판 중 적어도 하나의 면(face) 상에 배치되고, 상기 산화물 층은 금속 오염물을 포함함 -; 및
상기 산화물 층이 상기 디바이스 기판으로부터 상기 핸들 기판을 분리시키도록 상기 디바이스 기판에 상기 핸들 기판을 본딩(bonding)하는 단계
를 포함하고,
상기 핸들 기판이 상기 디바이스 기판에 본딩되기 전에, 상기 산화물 층은, 상기 금속 오염물을 제거(getter away)하기 위해 상기 산화물 층에 할로겐 종이 제공되는 게터링(gettering) 프로세스에 의해 처리되는, SOI 기판을 형성하기 위한 방법.
12. 제11항에 있어서,
상기 게터링 프로세스는,
상기 산화물 층을 0.5 시간 내지 27 시간 동안 950 ℃ 내지 1150 ℃ 범위의 온도로 가열된 대기에 노출시키고, 상기 대기는 트랜스-1, 2-디클로로에틸렌, 질소 및 산소를 포함하는 것인, 방법.
13. 제12항에 있어서,
상기 게터링 프로세스 이후, 상기 산화물 층은 상기 산화물 층의 외측 표면 영역에서 5 x 1018 atoms/cm3 내지 2 x 1021 atoms/cm3 범위의 제1 피크 염소 농도 및 상기 산화물 층의 내부 영역에서 상기 제1 피크 염소 농도 미만의 최소 염소 농도를 갖는 염소 농도 프로파일을 갖는 것인, 방법.
14. 제11항에 있어서,
상기 게터링 프로세스는,
상기 산화물 층을 5 분 내지 30 분 동안 700 ℃ 내지 950 ℃ 범위의 제1 온도로 가열된 제1 대기에 노출시키는 단계 - 상기 제1 대기는 염산을 포함함 -; 및
상기 산화물 층이 상기 제1 대기에 노출된 후, 상기 산화물 층을 0.5 시간 내지 24 시간 동안 950 ℃ 내지 1100 ℃ 범위의 온도로 가열된 제2 대기에 노출시키는 단계를 포함하고, 상기 제2 대기는 수소, 질소 및 산소를 포함하는 것인, 방법.
15. 제14항에 있어서,
상기 게터링 프로세스 이후, 상기 산화물 층은 상기 산화물 층의 외측 표면 영역에서 5 x 1018 atoms/cm3 내지 2 x 1021 atoms/cm3 범위의 제1 피크 염소 농도 및 상기 산화물 층의 내부 영역에서 상기 제1 피크 염소 농도 미만의 최소 염소 농도를 갖는 염소 농도 프로파일을 갖는 것인, 방법.
16. 제11항에 있어서,
상기 게터링 프로세스는,
상기 산화물 층을 5 분 내지 30 분 동안 대략 400 ℃의 제1 온도로 가열된 제1 대기에 노출시키는 단계 - 상기 제1 대기는 불소 가스를 포함함 -; 및
상기 산화물 층이 상기 제1 대기에 노출된 후, 상기 산화물 층을 0.5 시간 내지 24 시간 동안 950 ℃ 내지 1100 ℃ 범위의 온도로 가열된 제2 대기에 노출시키는 단계를 포함하고, 상기 제2 대기는 수소, 질소 및 산소를 포함하는 것인, 방법.
17. 제16항에 있어서,
상기 게터링 프로세스 이후, 상기 산화물 층은 상기 산화물 층의 외측 표면 영역에서 1 x 1018 atoms/cm3 내지 1 x 1020 atoms/cm3 범위의 제1 피크 불소 농도 및 상기 산화물 층의 내부 영역에서 상기 제1 피크 불소 농도 미만의 최소 염소 농도를 갖는 불소 농도 프로파일을 갖는 것인, 방법.
18. 집적 회로에 있어서,
핸들 기판;
상기 핸들 기판 위에 배치된 절연체 층;
상기 절연체 층 위에 배치된 단결정 실리콘을 포함하는 디바이스 층 - 상기 디바이스 층 내에 또는 그 위에 하나 이상의 반도체 디바이스가 배치됨 -; 및
상기 디바이스 층 위에 배치된 상호연결 구조물 - 상기 상호연결 구조물은 상기 하나 이상의 반도체 디바이스를 서로 동작가능하게 결합(couple)시킴 -
을 포함하고,
상기 절연체 층은 상기 디바이스 층으로부터 상기 핸들 기판을 분리시키고, 상기 절연체 층은 상기 절연체 층의 절연 재료에 매립된 게터 재료를 포함하는, 집적 회로.
19. 제18항에 있어서,
상기 게터 재료는 염소 또는 불소를 포함하고, 상기 절연 재료는 산화물을 포함하는 것인, 집적 회로.
20. 제18항에 있어서,
상기 게터 재료는 1 x 1014 atoms/cm3 내지 1 x 1020 atoms/cm3 범위의 농도를 갖는 것인, 집적 회로.

Claims (10)

  1. SOI(semiconductor-on-insulator) 기판으로서,
    핸들(handle) 기판;
    상기 핸들 기판 위에 놓인 디바이스 층; 및
    상기 디바이스 층으로부터 상기 핸들 기판을 분리시키는 절연체 층
    을 포함하고,
    상기 절연체 층은 제1 계면(interface)에서 상기 디바이스 층과 접하고(meeting) 제2 계면에서 상기 핸들 기판과 접하고, 상기 절연체 층은 게터(getter) 농도 프로파일을 갖는 게터 재료를 포함하고, 상기 게터 농도 프로파일은 상기 제1 계면에서 제1 피크 농도를, 상기 제2 계면에서 제2 피크 농도를 그리고 상기 제1 계면과 상기 제2 계면 사이의 위치에서 트로프(trough) 농도를 갖고, 상기 트로프 농도는 상기 제1 피크 농도 및 상기 제2 피크 농도 각각의 미만인 것인, SOI 기판.
  2. 제1항에 있어서,
    상기 디바이스 층은 상기 핸들 기판의 상부 표면 위에 배치되고,
    상기 절연체 층은 상기 디바이스 층으로부터 상기 핸들 기판의 상기 상부 표면을 분리시키기 위해 상기 핸들 기판의 상기 상부 표면을 커버(cover)하고, 상기 핸들 기판의 하부 표면을 커버하고, 상기 핸들 기판의 측벽들을 커버하는 것인, SOI 기판.
  3. 제2항에 있어서,
    상기 제2 계면은, 상기 핸들 기판의 상기 상부 표면이 상기 절연체 층과 접하는 포인트에 대응하고, 상기 제1 피크 농도는 상기 제2 피크 농도 미만인 것인, SOI 기판.
  4. 제2항에 있어서,
    상기 제2 계면은, 상기 핸들 기판의 상기 상부 표면이 상기 절연체 층과 접하는 포인트에 대응하고, 상기 제1 피크 농도는 상기 제2 피크 농도와 동일한 것인, SOI 기판.
  5. 제4항에 있어서,
    상기 게터 재료는 제1 농도로 상기 디바이스 층에 존재하고, 제2 농도로 상기 핸들 기판에 존재하고, 상기 제1 농도는 상기 제2 농도 미만인 것인, SOI 기판.
  6. 제2항에 있어서,
    상기 제1 피크 농도는 상기 제2 피크 농도와 동일한 것인, SOI 기판.
  7. 제1항에 있어서,
    상기 제1 피크 농도는 상기 제2 피크 농도 미만인 것인, SOI 기판.
  8. 제1항에 있어서,
    상기 게터 재료는 염소 또는 불소를 포함하는 것인, SOI 기판.
  9. SOI(semiconductor-on-insulator) 기판을 형성하기 위한 방법으로서,
    핸들 기판을 수용하는 단계;
    디바이스 기판 및 산화물 층을 수용하는 단계 - 상기 산화물 층은 상기 핸들 기판 및 상기 디바이스 기판 중 적어도 하나의 면(face) 상에 배치되고, 상기 산화물 층은 금속 오염물을 포함함 -; 및
    상기 산화물 층이 상기 디바이스 기판으로부터 상기 핸들 기판을 분리시키도록 상기 디바이스 기판에 상기 핸들 기판을 본딩(bonding)하는 단계
    를 포함하고,
    상기 핸들 기판이 상기 디바이스 기판에 본딩되기 전에, 상기 산화물 층은, 상기 금속 오염물을 제거(getter away)하기 위해 상기 산화물 층에 할로겐 종이 제공되는 게터링(gettering) 프로세스에 의해 처리되는, SOI 기판을 형성하기 위한 방법.
  10. 집적 회로에 있어서,
    핸들 기판;
    상기 핸들 기판 위에 배치된 절연체 층;
    상기 절연체 층 위에 배치된 단결정 실리콘을 포함하는 디바이스 층 - 상기 디바이스 층 내에 또는 그 위에 하나 이상의 반도체 디바이스가 배치됨 -; 및
    상기 디바이스 층 위에 배치된 상호연결 구조물 - 상기 상호연결 구조물은 상기 하나 이상의 반도체 디바이스를 서로 동작가능하게 결합(couple)시킴 -
    을 포함하고,
    상기 절연체 층은 상기 디바이스 층으로부터 상기 핸들 기판을 분리시키고, 상기 절연체 층은 상기 절연체 층의 절연 재료에 매립된 게터 재료를 포함하는, 집적 회로.
KR1020200126418A 2019-09-30 2020-09-28 Soi(semiconductor-on-insulator) 기판 및 형성 방법 KR102522808B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962907976P 2019-09-30 2019-09-30
US62/907,976 2019-09-30
US16/943,198 US11289330B2 (en) 2019-09-30 2020-07-30 Semiconductor-on-insulator (SOI) substrate and method for forming
US16/943,198 2020-07-30

Publications (2)

Publication Number Publication Date
KR20210038835A true KR20210038835A (ko) 2021-04-08
KR102522808B1 KR102522808B1 (ko) 2023-04-17

Family

ID=75161675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200126418A KR102522808B1 (ko) 2019-09-30 2020-09-28 Soi(semiconductor-on-insulator) 기판 및 형성 방법

Country Status (2)

Country Link
KR (1) KR102522808B1 (ko)
TW (1) TWI796599B (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020541A1 (en) * 2006-07-24 2008-01-24 Yasunobu Ikeda Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby
KR20090085533A (ko) * 2008-02-04 2009-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
US20110163381A1 (en) * 2007-05-18 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate, semiconductor device and manufacturing method thereof
JP2011146701A (ja) * 2009-12-17 2011-07-28 Infineon Technologies Austria Ag 酸化物層を有する半導体部品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020541A1 (en) * 2006-07-24 2008-01-24 Yasunobu Ikeda Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby
JP2008028244A (ja) * 2006-07-24 2008-02-07 Sumco Corp 貼合せｓｏｉウェーハの製造方法およびその方法により製造された貼合せｓｏｉウェーハ
US20110163381A1 (en) * 2007-05-18 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate, semiconductor device and manufacturing method thereof
KR20090085533A (ko) * 2008-02-04 2009-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
JP2011146701A (ja) * 2009-12-17 2011-07-28 Infineon Technologies Austria Ag 酸化物層を有する半導体部品

Also Published As

Publication number Publication date
TWI796599B (zh) 2023-03-21
KR102522808B1 (ko) 2023-04-17
TW202115779A (zh) 2021-04-16

Similar Documents

Publication Publication Date Title
TWI754161B (zh) 一種絕緣體上半導體基板及其形成方法
US9406669B2 (en) Method and structure for vertical tunneling field effect transistor and planar devices
US20230307231A1 (en) Semiconductor-on-insulator (soi) substrate and method for forming
US11264469B2 (en) Method for forming thin semiconductor-on-insulator (SOI) substrates
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
US20200328116A1 (en) Semiconductor device and method for fabricating the same
US7119023B2 (en) Process integration of SOI FETs with active layer spacer
US10991629B2 (en) Method of forming protection layer in FinFET device
KR102522808B1 (ko) Soi(semiconductor-on-insulator) 기판 및 형성 방법
US20200027985A1 (en) Semiconductor device and method for fabricating the same
CN113725077B (zh) 肖特基势垒器件及其形成方法
JP4797495B2 (ja) 半導体装置の製造方法
TW448563B (en) Metal oxide semiconductor transistor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant