TWI796599B - 絕緣層上半導體（soi）基底、形成絕緣層上半導體基底的方法以及積體電路 - Google Patents

絕緣層上半導體（soi）基底、形成絕緣層上半導體基底的方法以及積體電路 Download PDF

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Abstract

一種形成絕緣層上半導體（SOI）基底的方法，所述絕緣層上半導體基底具有厚元件層及厚絕緣層。在一些實施例中，所述方法包括形成覆蓋處置基底的絕緣層，以及在犧牲基底上磊晶地形成元件層。將犧牲基底接合至處置基底，使得元件層及絕緣層在犧牲基底與處置基底之間，並移除犧牲基底。所述移除包括對犧牲基底執行蝕刻直至抵達元件層為止。由於元件層是藉由磊晶形成並轉移至處置基底，因此元件層可形成為具有較大厚度。此外，由於磊晶不受絕緣層的厚度影響，因此絕緣層可形成為具有較大厚度。

Description

絕緣層上半導體（SOI）基底、形成絕緣層上半導體基底的方法以及積體電路
本發明實施例是有關於一種絕緣層上半導體基底、形成絕緣層上半導體基底的方法以及積體電路，且特別是有關於一種具有吸除劑材料的絕緣層上半導體基底、形成絕緣層上半導體基底的方法以及積體電路。
傳統上積體電路形成於塊狀半導體基底上。近年來，已出現作為塊狀半導體基底的替代物的絕緣層上半導體(semiconductor-on-insulator；SOI)基底。SOI基底包括處置基底、上覆處置基底的絕緣層以及上覆絕緣層的元件層。此外，除了其他外，SOI基底還能產生減小的寄生電容、減小的漏電流、減小的閂鎖效應(latch up)以及改善的半導體元件效能(例如，較低功率消耗及較高切換速度)。
一種絕緣層上半導體(SOI)基底，包括處置基底、上覆 所述處置基底的元件層以及將所述處置基底與所述元件層分離的絕緣層。所述絕緣層在第一界面處接合所述元件層且在第二界面處接合所述處置基底。所述絕緣層包括具有吸除劑濃度曲線的吸除劑材料。所述吸除劑濃度曲線在所述第一界面處具有第一峰濃度，在所述第二界面處具有第二峰濃度，且在所述第一界面與所述第二界面之間的位置處具有谷濃度。所述谷濃度小於所述第一峰濃度及所述第二峰濃度中的每一者。
一種形成絕緣層上半導體(SOI)基底的方法包括至少以下步驟。接收處置基底。接受元件基底以及氧化物層，其中所述氧化物層配置於所述處置基底及所述元件基底中的至少一者的面上。所述氧化物層包含金屬污染物。將所述處置基底接合至所述元件基底，使得所述氧化物層將所述處置基底與所述元件基底分離。在將所述處置基底接合至所述元件基底之前，使所述氧化物層經歷吸除製程，所述吸除製程為在所述氧化物層中提供鹵素物質以吸除掉所述金屬污染物。
一種積體電路，包括處置基底、配置於所述處置基底上的絕緣層、包括配置於所述絕緣層上的單晶矽的元件層以及配置於所述元件層上的內連線結構。一個或多個半導體元件配置於所述元件層中或上。所述內連線結構以可操作方式將所述一個或多個半導體元件彼此耦接。所述絕緣層將所述處置基底與所述元件層分離，且所述絕緣層包括嵌入於所述絕緣層的絕緣材料中的吸除劑材料。
100、800、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300:剖視圖
102:SOI基底
102e:SOI邊緣部分
104:處置基底
104l:下部表面
104s、104sw、108sw:側壁
104u、104us、108us:上部表面
105:第一界面
106:絕緣層
106a:第一絕緣層
106b:第二絕緣層
106l:下部絕緣區域
106s:側壁絕緣區域
106sw1:第一外側壁
106sw2:第二外側壁
106u:上部絕緣區域
107:第二界面
108:元件層
108e:邊緣部分
202:上部集氣劑濃度曲線
204:底部集氣劑濃度曲線
206:吸除劑濃度曲線
208、212、218、222、224、228、230、234、238、240、244、246、250、402、404:峰濃度
210、216、220、226、232、236、242、248、252、406:谷濃度
214:最大峰濃度
408:位置
700:俯視圖
702:IC晶粒
802:半導體元件
804:源極/汲極區域
806:選擇性導電通道
808:閘極介電層
810:閘極電極
812:間隙壁
814:後段製程內連線結構
816:內連線介電層
818:導線
820:通孔
902:第一絕緣層
904:第二絕緣層
906、1006、1106:步驟
1302:犧牲基底
1304:邊緣區域
1402:凸耳
1404、2002:罩幕
1702:接合
DI:直徑
D:距離
LRd、LRi:橫向凹陷量
t1:第一厚度
t2:第二厚度
T1:第一絕緣體厚度
T2:第二絕緣體厚度
Td、Tfi'、Ths、Tss、Tsi':厚度
Tpd:預定厚度
VRi:垂直凹陷量
W:寬度
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增大或減小各種特徵的尺寸。
圖1是具有配置於絕緣層中的吸除劑材料的絕緣層上半導體(SOI)基底的一些實施例的剖視圖。
圖2A至圖2I是圖1的剖視圖中的SOI基底的各種吸除劑濃度曲線。
圖3是具有配置於絕緣層中的吸除劑材料的SOI基底的一些實施例的剖視圖。
圖4是圖3的剖視圖中的SOI基底的吸除劑濃度曲線。
圖5是具有配置於絕緣層中的吸除劑材料的SOI基底的一些實施例的剖視圖。
圖6是圖5的剖視圖中的SOI基底的吸除劑濃度曲線。
圖7是圖1的SOI基底的一些實施例的俯視圖。
圖8是應用圖1的SOI基底的半導體結構的一些實施例的剖視圖。
圖9是根據圖1及圖2A至圖2I的一些實施例的製造方法。
圖10是根據圖3及圖4的一些實施例的製造方法。
圖11是根據圖5及圖6的一些實施例的製造方法。
圖12至圖23是形成SOI基底的方法的各種實施例。
本揭露提供許多不同的實施例或實例以實施本揭露的不同特徵。下文描述組件及佈置的具體實例用以簡化本揭露。當然， 這些組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，可使用諸如「在...下面」、「在...下方」、「下部」、「在...上方」、「上部」及其類似者的空間相對術語，以描述如諸圖中所示出的一個部件或特徵相對於另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
本申請的各種實施例涉及形成SOI基底的方法以及形成包含此SOI基底的晶片的方法。如在本揭露的一些態樣中所示，一些SOI基底包括絕緣層，且所述絕緣層包含移動金屬污染物(mobile metal contaminants)，諸如鈉及/或鉀。這些移動金屬污染物可能在處理期間無意中進入SOI基底的絕緣層中，且往往會在絕緣層中誘發較高洩漏電流及/或減小崩潰電壓。因此，為降低這些金屬污染物的影響，本揭露的一些態樣包括SOI基底，其中絕緣層藉由具有吸除劑濃度曲線的吸除劑材料強化。吸除劑材料可包括鹵素，諸如氟(F)或氯(CL)。吸除劑材料綁至行動金屬污染物以在絕緣層中減小電流洩漏及/或增大崩潰電壓。因此，絕緣 層中存在的吸除劑材料綁至這些金屬污染物，從而減小絕緣層的洩漏電流及/或增大絕緣層的崩潰電壓。
參看圖1，提供SOI基底102的一些實施例的剖視圖100。SOI基底102包括處置基底104、上覆處置基底104的絕緣層106以及上覆絕緣層106的元件層108。絕緣層106將處置基底104與元件層108分離。絕緣層106包含上部絕緣區域106u，覆蓋處置基底104的上部表面104u以將處置基底104的上部表面104u與元件層108分離。在一些實施例中，絕緣層106亦包含覆蓋處置基底104的下部表面104l的下部絕緣區域106l以及覆蓋處置基底104的側壁104s的側壁絕緣區域106s。在一些實施例中，上部絕緣區域106u具有在處置基底104的上部表面104u與元件層108之間所量測的第一厚度t1，同時下部絕緣區域106l及側壁絕緣區域106s具有第二厚度t2。在一些實施例中，第一厚度t1大於第二厚度t2。
在圖1的一些實施例中，絕緣層106包括具有吸除劑濃度曲線的吸除劑材料。吸除劑材料可包括鹵素，諸如氟(F)或氯(CL)。吸除劑材料綁至行動金屬污染物，諸如在SOI基底的製造及/或處理期間出現於絕緣層106中的包含鈉(Na)及/或鉀(K)的鹼金屬。但這些金屬污染物將在絕緣層106中誘發較高洩漏電流及/或減小崩潰電壓。因此，絕緣層106中存在的吸除劑材料綁至這些金屬污染物，從而減小絕緣層的洩漏電流及/或增大絕緣層的崩潰電壓。
在一些情況下，圖1的實施例可根據圖9形成，其中圍繞處置基底104形成第一絕緣層902，且圍繞元件層(元件基底) 108形成第二絕緣層904。接著將處置基底104及元件層(元件基底)108接合在一起(步驟906)，使得第一絕緣層902與第二絕緣層904彼此接觸以確立上部絕緣區域106u、側壁絕緣區域106s以及下部絕緣區域106l。在一些實施例中，例如藉由蝕刻及化學機械平坦化或研磨操作(圖9的最右部分)來移除圍繞元件層(元件基底)108的第二絕緣層904的側壁部分及上部表面部分。更特定言之，在圖9中，可將第一絕緣層902及第二絕緣層904中的至少一者形成為包含具有吸除劑濃度曲線的吸除劑材料。因此，在一些實施例中，僅第一絕緣層902包含吸除劑材料，而第二絕緣層904未展現有吸除劑材料；而在其他實施例中，僅第二絕緣層904包含吸除劑材料，而第一絕緣層902未展現有吸除劑材料。在另外其他實施例中，第一絕緣層902及第二絕緣層904兩者皆包含吸除劑材料。
同時參看圖1及圖9，可瞭解吸除劑濃度曲線可視實現方式而定而呈各種形式，如在圖2A至圖2I中所描述。圖2A至圖2I繪示吸除劑濃度曲線的各種非限制性實例，所述實施例可對應於已根據圖9製造的圖1的各種實施例。
在圖2A至圖2C中，包圍處置基底104的第一絕緣層902及包圍元件層(元件基底)108的第二絕緣層904兩者各自包含吸除劑材料。在圖2A至圖2C中，包圍處置基底104的第一絕緣層902呈現第一吸除劑濃度曲線，所述第一吸除劑濃度曲線相對於處置基底104的中心區域大致上對稱。因此，第一絕緣層902呈現第一吸除劑濃度曲線，所述第一絕緣層902包含具有上部吸除劑濃度曲線202的上部區域及具有底部吸除劑濃度曲線204的底部 區域。包圍元件層(元件基底)108的第二絕緣層904呈現第二吸除劑濃度曲線206，所述第二吸除劑濃度曲線206可與第一吸除劑濃度曲線相同或不同。因此，在圖2A至圖2C的實例中，第一絕緣層902及第二絕緣層904的上部區域共同地確立圖1的上部絕緣區域106u。
更特定言之，在圖2A中，上部絕緣區域106u的總吸除劑濃度曲線在第一界面105處具有第一峰濃度208，在第二界面107處具有第二峰濃度208，以及在第一界面105與第二界面107之間的位置處具有谷濃度(trough concentration)210。在圖2A的實例中，第一峰濃度208等於第二峰濃度208，且谷濃度210小於第一峰濃度208及第二峰濃度208中的每一者。第一絕緣層902的下部絕緣區域106l具有吸除劑濃度曲線204，所述吸除劑濃度曲線204與第一絕緣層902的上部絕緣區域106u的吸除劑濃度曲線202大致上對稱。在一些實施例中，第一峰濃度208及第二峰濃度208各自為介於1×1018個原子/立方公分(atoms/cm3)與5×1021個原子/立方公分的氯或氟之間的範圍內，且谷濃度210為介於1×1014個原子/立方公分與2×1017個原子/立方公分的氯或氟之間的範圍內。此吸除劑濃度曲線204在元件層(元件基底)108/絕緣層106的界面及界面處置基底104/絕緣層106的界面處提供高濃度的氯原子及/或氟原子。這些氯離子及/或氟離子為移動金屬離子且減小界面處的金屬離子源(例如，Na+(離子)+Cl-(離子)-->NaCl(穩定化合物))，而因此減小第一絕緣層902的界面漏電並提高第一絕緣層902的崩潰電壓。
在圖2B中，上部絕緣區域106u的總吸除劑濃度曲線再 次在第一界面105處具有第一峰濃度212，在第二界面107處具有第二峰濃度212，以及在第一界面105與第二界面107之間的位置處具有谷濃度216。然而，在圖2B中，總吸除劑濃度曲線在上部絕緣區域106u的中心區域處具有最大峰濃度214。界面中的缺陷往往會捕獲金屬離子而引起漏電路徑。圖2A中較高濃度的[Cl][F]可能捕獲界面處的缺陷中的金屬離子，而因此提高上部絕緣區域106u的崩潰電壓。在圖2B的實例中，第一峰濃度212等於第二峰濃度212，且谷濃度216小於第一峰濃度212及第二峰濃度212中的每一者。第一絕緣層902的下部絕緣區域106l具有吸除劑濃度曲線204，所述吸除劑濃度曲線204再次與第一絕緣層902的上部絕緣區域106u的吸除劑濃度曲線202大致上對稱。在一些實施例中，第一峰濃度212及第二峰濃度212各自為介於1×1018個原子/立方公分與5×1021個原子/立方公分的氯或氟之間的範圍內，且谷濃度216為介於1×1014個原子/立方公分與2×1017個原子/立方公分的氯或氟之間的範圍內。
在圖2C中，上部絕緣區域106u的總吸除劑濃度曲線再次在第一界面105處具有第一峰濃度218，在第二界面107處具有第二峰濃度218，以及在第一界面105與第二界面107之間的位置處具有谷濃度220。然而，在圖2C中，總吸除劑濃度曲線在上部絕緣區域106u的中心區域處具有最大峰濃度218，其中中心區域處的最大峰濃度218等於第一峰濃度218及第二峰濃度218。第一絕緣層902的下部絕緣區域106l具有吸除劑濃度曲線204，所述吸除劑濃度曲線204再次與第一絕緣層902的上部絕緣區域106u的吸除劑濃度曲線202大致上對稱。在其他實施例中，第一峰濃 度、第二峰濃度以及谷濃度可各自為相等的，且氯濃度或氟濃度在上部絕緣區域106u、下部絕緣區域106l及/或第一絕緣層902及/或第二絕緣層904中可為平坦的。在一些實施例中，第一峰濃度218及第二峰濃度218各自為介於1×1018個原子/立方公分與5×1021個原子/立方公分的氯或氟之間的範圍內，且谷濃度220為介於1×1014個原子/立方公分與2×1017個原子/立方公分的氯或氟之間的範圍內。
在圖2D至圖2F中，僅第一絕緣層902包含吸除劑材料，而第二絕緣層904不包含吸除劑材料。此可流線化(streamline)元件層(元件基底)108的處理，且由於其流線化處理同時仍能提供具有減小漏電及提高的電壓崩潰的SOI基底(因為吸除劑材料可綁至另外可能不利地影響漏電及/或崩潰電壓的金屬污染物)，從而在一些方面提供良好的解決方法。在圖2D中，第一峰濃度222大於第二峰濃度224，且谷濃度226小於第一峰濃度222及第二峰濃度224中的每一者。在圖2E中，第一峰濃度228小於第二峰濃度230，且谷濃度232小於第一峰濃度228及第二峰濃度230中的每一者。在圖2F中，第一峰濃度234等於第二峰濃度234，且谷濃度236小於第一峰濃度234及第二峰濃度234中的每一者。在一些實施例中，第一峰濃度222、第一峰濃度230及/或第一峰濃度234及第二峰濃度224、第二峰濃度228及/或第二峰濃度234各自為介於1×1018個原子/立方公分與5×1021個原子/立方公分的氯或氟之間的範圍內，且谷濃度226、谷濃度232及/或谷濃度236各自為介於1×1014個原子/立方公分與2×1017個原子/立方公分的氯或氟之間的範圍內。
在圖2G至圖2I中，僅第二絕緣層904包含吸除劑材料，而第一絕緣層902不包含吸除劑材料。此可流線化處置基底104的處理，且由於其流線化處理同時仍能提供具有減小漏電及提高的電壓崩潰的SOI基底(因為吸除劑材料可綁至另外可能不利地影響漏電及/或崩潰電壓的金屬污染物)，從而在一些方面提供良好的解決方法。在圖2G中，第一峰濃度238大於第二峰濃度240，且谷濃度242小於第一峰濃度238及第二峰濃度240中的每一者。在圖2H中，第一峰濃度244小於第二峰濃度246，且谷濃度248小於第一峰濃度244及第二峰濃度246中的每一者。在圖2I中，第一峰濃度250等於第二峰濃度250，且谷濃度252小於第一峰濃度250及第二峰濃度250中的每一者。在一些實施例中，第一峰濃度238、第一峰濃度246及/或第一峰濃度250及第二峰濃度240、第二峰濃度244及/或第二峰濃度250各自為介於1×1018個原子/立方公分與5×1021個原子/立方公分的氯或氟之間的範圍內，且谷濃度242、谷濃度248及/或谷濃度252各自為介於1×1014個原子/立方公分與2×1017個原子/立方公分的氯或氟之間的範圍內。
現轉而參看圖3，吾人可看見另一實施例，其中SOI基底102包括處置基底104、上覆處置基底104的元件層108以及將處置基底104與元件層108分離的絕緣層106。絕緣層106在第二界面107處接合元件層108且在第一界面105處接合處置基底104。第一界面105對應於處置基底104的上部表面104u接合絕緣層106的點。
如圖4中所示，在圖3的一些實施例中，絕緣層106包括具有吸除劑濃度曲線的吸除劑材料。吸除劑濃度曲線在第二界 面107處具有第一峰濃度402，在第一界面105處具有第二峰濃度404，以及在第一界面105與第二界面107之間的位置408處具有谷濃度406。第一峰濃度402小於第二峰濃度404，但在其他實施例中，可大於或等於第二峰濃度404。此外，如圖4中所示，在圖3的一些實施例中，吸除劑材料在第一濃度下延伸至元件層108的一部分中，且在第二濃度下延伸至處置基底104的一部分中，其中第一濃度小於第二濃度。
在一些情況下，圖3至圖4的實施例可根據圖10形成，其中圍繞處置基底104形成第一絕緣層902。接著將處置基底104及第一絕緣層902接合至元件層(元件基底)108(步驟1006)，使得第一絕緣層902確立上部絕緣區域106u、側壁絕緣區域106s以及下部絕緣區域106l。在一些實施例中，接著例如藉由蝕刻及/或化學機械平坦化或研磨操作(圖10的最右部分)來移除元件層(元件基底)108的上部表面部分。更特定言之，在圖10中，可將第一絕緣層902形成為包含具有吸除劑濃度曲線的吸除劑材料，諸如圖4中所示。儘管圖4繪示了摻雜濃度曲線的實例，但諸如圖2A至圖2I中所示及/或描述的其他摻雜濃度的實例例如可替代地用於圖4中。
圖5繪示另一實施例，其中SOI基底102包括處置基底104、上覆處置基底104的元件層108以及將處置基底104與元件層108分離的絕緣層106。絕緣層106限制於(confined)元件層108與處置基底104之間，使得絕緣層106的最低表面對應於處置基底104的最上表面，且絕緣層106的最上表面對應於元件層108的最低表面。
如圖6中所示，在圖5的一些實施例中，絕緣層106包括具有吸除劑濃度曲線的吸除劑材料。吸除劑濃度曲線在第一界面105處具有第一峰濃度，在第二界面107處具有第二峰濃度，以及在第一界面105與第二界面107之間的位置處具有谷濃度。在圖6中，第一峰濃度小於第二峰濃度。
在一些情況下，圖5至圖6的實施例可根據圖11形成，其中圍繞元件層(元件基底)108形成第二絕緣層904。接著將元件層(元件基底)108及第二絕緣層904接合至處置基底104(步驟1106)，使得第二絕緣層904確立上部絕緣區域106u。在一些實施例中，接著例如藉由蝕刻及/或化學機械平坦化或研磨操作(圖11的最右部分)來移除元件層(元件基底)108的上部表面部分及第二絕緣層904的部分。更特定言之，在圖11中，可將第二絕緣層904形成為包含具有吸除劑濃度曲線的吸除劑材料，諸如圖6中所示。儘管圖6繪示了摻雜濃度曲線的實例，但諸如圖2A至圖2I中所示及/或描述的其他實例摻雜濃度的實例例如可替代地用於圖6中。
因此，在圖9至圖11中的每一者中，接收處置基底104且亦接收元件層(元件基底)108。處置基底104及元件層(元件基底)108中的至少一者在其面上具有例如呈氧化物形式的絕緣層(諸如上部絕緣區域106u)，其中氧化物層包含金屬污染物。舉例而言，處置基底104可包含第一絕緣層902，及/或元件層(元件基底)108可包含第二絕緣層904，其中第一絕緣層902及/或第二絕緣層904可包含金屬污染物。將處置基底104接合至元件層(元件基底)108，使得氧化物層(上部絕緣區域106u)將處置基底104 與元件層(元件基底)108分離。在將處置基底104接合至元件層(元件基底)108之前，使絕緣層(第一絕緣層902或第二絕緣層904)經歷吸除製程，其中所述吸除製程為在絕緣層中提供鹵素物質以吸除掉金屬污染物。舉例而言，吸除製程可在第一絕緣層902及/或第二絕緣層904的初始形成期間使用，或可用作在第一絕緣層902及/或第二絕緣層904形成後施加於所述第一絕緣層902及/或第二絕緣層904的清潔/純化製程。
在一些實施例中，吸除製程包括使第一絕緣層902及/或第二絕緣層904在0.5小時與27小時之間經歷加熱至介於950℃與1150℃之間的溫度的環境(atmosphere)，其中所述環境包含反-1,2-二氯伸乙基(trans-1,2,-dichlorehylene)、氮以及氧。
在一些實施例中，在吸除製程後，第一絕緣層902及/或第二絕緣層904在絕緣層的外表面區域處具有氯濃度曲線，所述氯濃度曲線具有介於5×1018個原子/立方公分至2×1021個原子/立方公分的範圍內的第一峰氯濃度。第一絕緣層902及/或第二絕緣層904亦具有在第一絕緣層902及/或第二絕緣層904的內部區域中小於第一峰氯濃度的最小氯濃度。
在一些實施例中，吸除製程使第一絕緣層902及/或第二絕緣層904在5分鐘與30分鐘之間經歷加熱至介於700℃與950℃之間的範圍的第一溫度的第一環境，其中HCl氣體流動速率在0.1標準公升/分鐘(standard liters per minute；slm)與10標準公升/分鐘之間，氧氣流動速率在0.5標準公升/分鐘與20標準公升/分鐘之間，以及氮氣流動速率在1.0標準公升/分鐘與30標準公升/分鐘之間。在其他實施例中，第一溫度可增大且可介於950℃與 1100℃之間的範圍內。在使第一絕緣層902及/或第二絕緣層904經歷第一環境後，使第一絕緣層902及/或第二絕緣層904在0.5小時與24小時之間經歷加熱至介於950℃與1100℃之間的範圍的第二溫度的第二環境，其中所述第二環境包含氫、氮以及氧。在一些實施例中，在吸除製程後，第一絕緣層902及/或第二絕緣層904具有氯濃度曲線，所述氯濃度曲線在第一絕緣層902及/或第二絕緣層904的外表面區域處具有介於5×1018個原子/立方公分至2×1021個原子/立方公分的範圍內的第一峰氯濃度且在絕緣層的內部區域中具有小於第一峰氯濃度的最小氯濃度。
在一些實施例中，吸除製程使第一絕緣層902及/或第二絕緣層904在5分鐘與30分鐘之間經歷加熱至約400℃的第一溫度的第一環境，其中第一環境包含氟氣。在使第一絕緣層902及/或第二絕緣層904經歷第一環境後，使第一絕緣層902及/或第二絕緣層904在0.5小時與24小時之間經歷加熱至介於950℃與1100℃之間的範圍的第二溫度的第二環境，其中所述第二環境包含氫、氮以及氧。在一些實施例中，在吸除製程後，第一絕緣層902及/或第二絕緣層904具有氟濃度曲線，所述氟濃度曲線在第一絕緣層902及/或第二絕緣層904的外表面區域處具有介於1×1018個原子/立方公分至1×1020個原子/立方公分的範圍內的第一峰氟濃度且在第一絕緣層902及/或第二絕緣層904的內部區域中具有小於第一峰氟濃度的最小氟濃度。
圖1、圖2A至圖2I以及圖3至圖6中示出的SOI基底102可用於各種情境中。舉例而言，SOI基底102可與高電壓元件、BCD元件、eFlash元件、CMOS影像感測器、NIR影像感測 器以及其他元件一起使用。高電壓元件可例如為在大於約100伏的電壓下操作的元件。在一些實施例中，SOI基底102具有圓形頂部佈局及/或具有約200公釐、300公釐或450公釐的直徑。在其他實施例中，SOI基底102具有其他形狀及/或其他尺寸。此外，在一些實施例中，SOI基底102為半導體晶圓。處置基底104可為或包括例如單晶矽、其他矽材料、其他半導體材料或前述內容的任何組合。
在一些實施例中，處置基底104具有高電阻及/或低氧濃度。高電阻可例如為大於約1千歐/公分(kΩ/cm)、3千歐/公分、4千歐/公分或9千歐/公分，及/或可例如為約1千歐/公分至4千歐/公分、約4千歐/公分至9千歐/公分或約1千歐/公分至9千歐/公分。低氧濃度可例如小於約1百萬分原子濃度(parts per million atoms；ppma)、2百萬分原子濃度或5百萬分原子濃度，及/或可例如在約0.1ppma至2.5ppma、約2.5ppma至5.0ppma或約0.1ppma至5.0ppma之間。低氧濃度及高電阻個別地降低基底損耗及/或射頻(radio frequency；RF)損耗。在一些實施例中，處置基底104具有低電阻。低電阻降低處置基底104的成本，但可能導致基底損耗及/或RF損耗增大。低電阻可例如小於約8歐姆/公分、10歐姆/公分或12歐姆/公分，及/或可例如在約8歐姆/公分至12歐姆/公分、約8歐姆/公分至10歐姆/公分或約10歐姆/公分至12歐姆/公分之間。在一些實施例中，處置基底104摻雜有p型摻質或n型摻質。處置基底104的電阻可例如由處置基底104的摻雜濃度控制。舉例而言，增大摻雜濃度可減小電阻，而減小摻雜濃度可增大電阻，或反之亦然。在一些實施例中，處置基底104的厚度Ths 為約720微米至780微米、約720微米至750微米或約750微米至780微米。
絕緣層106上覆處置基底104，且可為或包括例如氧化矽、富矽氧化物(silicon-rich oxide；SRO)、其他氧化物、其他介電質或前述內容的任何組合。在一些實施例中，絕緣層106完全地覆蓋處置基底104的上部表面104u。在一些實施例中，絕緣層106完全圍封(enclose)處置基底104。絕緣層106在元件層108與處置基底104之間且在處置基底104的頂部處具有第一絕緣體厚度T1。第一絕緣體厚度T1足夠大以在處置基底104與元件層108之間提供高程度的電絕緣。高程度的電絕緣可例如實現元件層108上的元件(未示出)之間的減小的洩漏電流，及/或可例如提高元件的效能。在一些實施例中，第一絕緣體厚度T1為約0.2微米至2.5微米、約0.2微米至1.35微米或約1.35微米至2.5微米及/或大於約1微米或2微米。在一些實施例中，絕緣層106在處置基底104的底部處及/或沿處置基底104的側壁具有第二絕緣體厚度T2。在一些實施例中，第二絕緣體厚度T2小於第一絕緣體厚度T1。在一些實施例中，第二絕緣體厚度T2為約20埃至6000埃、約20埃至3010埃或約3010埃至6000埃。
在一些實施例中，諸如在圖1或圖3中，絕緣層106在SOI基底102的SOI邊緣部分102e處具有步進曲線(stepped profile)，所述SOI邊緣部分102e分別在SOI基底102的相對側上。在一些實施例中，絕緣層106具有上部表面，所述上部表面在SOI邊緣部分102e處且凹陷低於絕緣層106的頂表面達垂直凹陷量VRi。垂直凹陷量VRi可例如為約20埃至6000埃、約20埃至 3010埃、約3010埃至6000埃。在一些實施例中，垂直凹陷量VRi及第二絕緣體厚度T2的總和等於或約等於第一絕緣體厚度T1。在一些實施例中，絕緣層106具有第一外側壁，所述外側壁在SOI邊緣部分102e的內邊緣處且分別自絕緣層106的外邊緣處的第二外側壁橫向地凹陷達絕緣體橫向凹陷量LRi。絕緣體橫向凹陷量LRi可例如為約0.8公釐至1.2公釐、約0.8公釐至1.0公釐或約1.0公釐至1.2公釐。
元件層108上覆絕緣層106，且可例如為或包括單晶矽、其他矽、其他半導體材料或前述內容的任何組合。在一些實施例中，元件層108與處置基底104為相同的半導體材料(例如，單晶矽)。元件層108具有較大的厚度Td。元件層108的較大厚度例如能夠形成某些元件(例如，NIR影像感測器)所依賴的較大半導體接面(例如，PN接面)。在一些實施例中，元件層108的厚度Td較大，在於其大於約0.2微米、0.3微米、1.0微米、5.0微米或8.0微米，及/或在於其為約0.2微米至8.0微米、約0.2微米至4.0微米或約4.0微米至8.0微米。在一些實施例中，元件層108具有側壁，所述側壁在SOI邊緣部分102e處且分別自處置基底104的側壁橫向地凹陷達元件橫向凹陷量LRd。元件側向凹陷量LRd可例如為約1.4公釐至2.5公釐、約1.4公釐至1.9公釐或約1.9公釐至2.5公釐。此外，元件橫向凹陷量LRd可例如大於或等於絕緣體橫向凹陷量LRi。
參看圖7，提供圖1的SOI基底102的一些實施例的俯視圖700。SOI基底102為圓形的，且包括在元件層108上以柵格形式佈置的多個IC晶粒702。為易於說明，IC晶粒702中僅有一 些標記為702。在一些實施例中，SOI基底102的直徑DI為約150公釐、200公釐、300公釐或450公釐。在一些實施例中，絕緣層106的第一外側壁106sw1自絕緣層106的第二外側壁106sw2橫向地凹陷達絕緣體橫向凹陷量LRi。在一些實施例中，元件層108的側壁108sw自處置基底104的側壁104sw(以虛線繪示)橫向地凹陷達元件橫向凹陷量LRd。絕緣體橫向凹陷量LRi可例如為約0.8公釐至1.2公釐、約0.8公釐至1.0公釐或約1.0公釐至1.2公釐。元件橫向凹陷量LRd可例如大於絕緣體橫向凹陷量LRi，及/或可例如為約1.4公釐至2.5公釐、約1.4公釐至1.9公釐或約1.9公釐至2.5公釐。
參看圖8，提供根據圖7且其中應用圖1的SOI基底102的半導體結構的一些實施例的剖視圖800。半導體結構包括在元件層108上方橫向間隔開的多個半導體元件802。半導體元件802可例如為金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)、其他金屬氧化物半導體(metal-oxide-semiconductor；MOS)元件、其他隔絕閘極場效電晶體(insulated-gate field-effect transistor；IGFET)、其他半導體元件或前述內容的任何組合。此外，半導體元件802可為例如高電壓元件、BCD元件、eFlash元件、CMOS影像感測器、NIR影像感測器、其他元件或前述內容的任何組合。
在一些實施例中，半導體元件802包括對應的源極/汲極區域804、對應的選擇性導電通道806、對應的閘極介電層808、對應的閘極電極810以及對應的間隙壁812。為易於說明，源極/汲極區域804中僅有一些標記為804，選擇性導電通道806中僅有 一者標記為806，閘極介電層808中僅有一者標記為808，閘極電極810中僅有一者標記為810，以及間隙壁812中僅有一者標記為812。源極/汲極區域804及選擇性導電通道806在元件層108中。源極/汲極區域804分別在選擇性導電通道806的端處，且選擇性導電通道806中的每一者自源極/汲極區域804中的一者延伸至源極/汲極區域804中的另一者。源極/汲極區域804具有第一摻雜類型且直接鄰接具有與第一摻雜類型相對的第二摻雜類型的元件層108的部分。
閘極介電層808分別上覆選擇性導電通道806，且閘極電極810分別上覆閘極介電層808。閘極介電層808可為或包括例如氧化矽及/或其他介電材料，及/或閘極電極810可為或包括例如摻雜的多晶矽、金屬、其他導電材料或前述內容的任何組合。間隙壁812上覆源極/汲極區域804且分別內襯(line)閘極電極810的側壁及閘極介電層808的側壁。間隙壁812可為或包括例如氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他介電質或前述內容的任何組合。
後段製程(back-end-of-line；BEOL)內連線結構814覆蓋SOI基底102及半導體元件802。BEOL內連線結構814包括內連線介電層816、多個導線818以及多個通孔820。為易於說明，導線818中僅有一些標記為818，且通孔820中僅有一些標記為820。內連線介電層816可為或包括例如硼磷矽玻璃(borophosphosilicate glass；BPSG)、磷矽玻璃(phosphor-silicate glass；PSG)、未摻雜矽玻璃(undoped silicon glass；USG)、其他低κ介電質、氧化矽、其他介電質或前述內容的任何組合。如本文 所使用，低κ介電質可為或包括例如介電常數κ小於約3.9、3、2或1的介電質。
導線818及通孔820交替堆疊於內連線介電層816中，且介定延伸至半導體元件802的導電路徑。導電路徑可例如將半導體元件802電性耦接至其他元件(例如，其他半導體元件)、接觸墊或其他結構。導線818及通孔820可為或包括例如銅、鋁銅、鋁、鎢、其他金屬或前述內容的任何組合。在一些實施例中，導線818中的最上層導線較導線818中的下伏導線更厚。
儘管圖7及圖8是以關於圖1中的SOI基底102的實施例進行描述，但應理解的是，圖7至圖8中的SOI基底102的實施例可替代地與圖2A至圖2I及/或圖3至圖6的SOI基底特徵一起使用。
參看圖12至圖23，提供形成並使用SOI基底102的方法的一些實施例的一系列剖視圖1200至剖視圖2300。儘管將方法示出為形成圖1中的SOI基底102的實施例，但所述方法可替代地形成圖3、圖5中的SOI基底102的實施例及/或SOI基底102的其他實施例。此外，儘管圖12至圖23中所示的剖視圖1200至剖視圖2300參考方法進行描述，但應理解的是，圖12至圖23中所示的結構不限於所述方法且可獨立於所述方法。
如藉由圖12的剖視圖1200所示，提供處置基底104。在一些實施例中，處置基底104為或包括單晶矽、其他矽材料、其他半導體材料或前述內容的任何組合。在一些實施例中，處置基底104具有圓形頂部佈局及/或具有約200公釐、300公釐或450公釐的直徑。在其他實施例中，處置基底104具有其他形狀及/或其 他尺寸。此外，在一些實施例中，處置基底104為半導體晶圓。在一些實施例中，處置基底104具有高電阻及/或低氧濃度。高電阻及低氧濃度個別地降低基底損耗及/或RF損耗。高電阻可例如大於約1千歐/公分、3千歐/公分、4千歐/公分或9千歐/公分，及/或可例如在約1千歐/公分至4千歐/公分、約4千歐/公分至9千歐/公分或約1千歐/公分至9千歐/公分之間。低氧濃度可例如小於約1百萬分原子濃度(ppma)、2百萬分原子濃度或5百萬分原子濃度，及/或可例如在約0.1ppma至2.5ppma、約2.5ppma至5.0ppma或約0.1ppma至5.0ppma之間。在一些實施例中，處置基底104具有低電阻以降低基底成本，此是由於高電阻基底可例如相較於低電阻基底更昂貴。低電阻可例如小於約8歐姆/公分、10歐姆/公分或12歐姆/公分，及/或可例如在約8歐姆/公分至12歐姆/公分、約8歐姆/公分至10歐姆/公分或約10歐姆/公分至12歐姆/公分。在一些實施例中，處置基底104摻雜有p型摻質或n型摻質。處置基底104的電阻可例如由處置基底104的摻雜濃度控制。在一些實施例中，處置基底104的厚度Ths為約720微米至780微米、約720微米至750微米或約750微米至780微米。
亦藉由圖12的剖視圖1200所示，第一絕緣層106a形成於處置基底104的上部表面104us上。在一些實施例中，第一絕緣層106a完全覆蓋處置基底104的上部表面104us。在處置基底104具有高電阻的至少一些實施例中，完全覆蓋上部表面104us可例如防止此後執行的電漿處理期間的電弧作(arcing)。在一些實施例中，第一絕緣層106a完全圍封處置基底104。在一些實施例中，第一絕緣層106a為或包括氧化矽及/或其他介電質。在一些實 施例中，第一絕緣層106a的厚度Tfi'為約0.2微米至2.0微米、約0.2微米至1.1微米或約1.1微米至2.0微米。
在一些實施例中，形成第一絕緣層106a的製程包括藉由熱氧化、化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沈積(physical vapor deposition；PVD)、其他沈積製程或前述內容的任何組合來沈積第一絕緣層106a。舉例而言，可使用氧氣(例如，O2)或其他氣體作為氧化劑藉由乾燥氧化製程來沈積第一絕緣層106a。作為另一實例，可使用水蒸氣作為氧化劑藉由濕式氧化製程來沈積第一絕緣層106a。在一些實施例中，在約800攝氏度(℃)至1100℃、約800℃至950℃或約950℃至1100℃的溫度下形成第一絕緣層106a。舉例而言，在藉由熱氧化(例如，濕式氧化製程及乾式氧化製程中的任一者)形成第一絕緣層106a的情況下，可在這些溫度下形成第一絕緣層106a。
如藉由圖13的剖視圖1300所示，提供犧牲基底1302。在一些實施例中，犧牲基底1302為或包括單晶矽、其他矽材料、其他半導體材料或前述內容的任何組合。在一些實施例中，犧牲基底1302摻雜有p型摻質或n型摻質及/或具有低電阻率。低電阻可例如低於約0.01歐姆/公分或0.02歐姆/公分，及/或可例如為約0.01歐姆/公分至0.2歐姆/公分。在一些實施例中，犧牲基底1302具有較處置基底104更低的電阻。在一些實施例中，犧牲基底1302具有圓形頂部佈局及/或具有約200公釐、300公釐或450公釐的直徑。在其他實施例中，犧牲基底1302具有其他形狀及/或其他尺寸。在一些實施例中，犧牲基底1302為塊狀半導體基底及/或為半導體晶圓。在一些實施例中，犧牲基底1302的厚度Tss為約720 微米至780微米、約720微米至750微米或約750微米至780微米。在一些實施例中，犧牲基底1302的厚度Tss與處置基底104的厚度Ths相同或約相同。
亦藉由圖13的剖視圖1300所示，元件層108形成於犧牲基底1302上。元件層108具有厚度Td。在一些實施例中，厚度Td為約0.7微米至10.0微米、約0.7微米至5.0微米或約5.0微米至10.0微米及/或大於約0.7微米、5.0微米或10.0微米。在一些實施例中，元件層108為或包括單晶矽、其他矽材料、其他半導體材料或前述內容的任何組合。在一些實施例中，元件層108為或包括與犧牲基底1302相同的半導體材料，具有與犧牲基底1302相同的摻雜類型，具有較犧牲基底1302更低的摻雜濃度或前述內容的任何組合。舉例而言，犧牲基底1302可為或包括P+單晶矽，而元件層108可為或包括P-單晶矽。在一些實施例中，元件層108具有低電阻。低電阻可例如大於犧牲基底1302的電阻。另外，低電阻可例如小於約8歐姆/公分、10歐姆/公分或12歐姆/公分，及/或可例如為約8歐姆/公分至12歐姆/公分、約8歐姆/公分至10歐姆/公分或約10歐姆/公分至12歐姆/公分。在一些實施例中，元件層108與處置基底104具有相同摻雜類型、相同摻雜濃度、相同電阻率或前述內容的任何組合。在一些實施例中，形成元件層108的製程包括分子束磊晶(molecular beam epitaxy；MBE)、氣相磊晶(vapor phase epitaxy；VPE)、液相磊晶(liquid phase epitaxy；LPE)、其他磊晶製程或前述內容的任何組合。
如藉由圖14的剖視圖1400所示，將元件層108及犧牲基底1302圖案化。圖案化移除由元件層108及犧牲基底1302介 定的邊緣區域1304。藉由移除邊緣區域1304，防止在後續研磨及/或化學濕式蝕刻期間在邊緣區域1304處形成缺陷。邊緣缺陷傾向於集中在邊緣區域1304處且不利地影響元件層108的品質。此外，圖案化在犧牲基底1302的邊緣處形成凸耳(ledge)1402。凸耳1402由犧牲基底1302介定，且具有分別在犧牲基底1302的相對側上的一對凸耳區段。在一些實施例中，凸耳1402具有頂部佈局，所述頂部佈局沿犧牲基底1302的邊緣在環狀路徑或其他封閉路徑上延伸。在一些實施例中，凸耳1402具有約0.8公釐至1.2公釐、約0.8公釐至1.0公釐、或約1.0公釐至1.2公釐的寬度W。在一些實施例中，凸耳1402凹陷低於元件層108的上部表面或頂表面達約30微米至120微米、約30微米至75微米或約75微米至120微米的距離D。在一些實施例中，凸耳1402進一步凹陷低於犧牲基底1302的上部表面或頂表面。
在一些實施例中，藉由微影/蝕刻製程或其他圖案化製程執行圖案化。此外，在一些實施例中，圖案化包括在元件層108上形成罩幕1404，藉由就位的罩幕1404對元件層108及犧牲基底1302執行蝕刻，以及移除罩幕1404。罩幕1404可例如形成為使得除在邊緣區域1304處外完全覆蓋元件層108及犧牲基底1302。在一些實施例中，罩幕1404為或包括氮化矽、氧化矽、其他硬罩幕材料、光阻、其他罩幕材料或前述內容的任何組合。在一些實施例中，使用晶圓邊緣暴露(wafer edge exposure；WEE)製程工具來形成罩幕1404。舉例而言，形成罩幕1404的製程可包括：將光阻層沈積於元件層108上；使用WEE製程工具使光阻層的邊緣部分選擇性地暴露於輻射；以及使光阻層顯影以形成罩幕1404。
如藉由圖15的剖視圖1500所示，清潔元件層108及犧牲基底1302以移除在執行先前製程時產生的蝕刻殘餘物及/或其他非所需的副產物。在一些實施例中，清潔製程使用實體毛刷或噴水器來刷元件層108及犧牲基底1302。在一些實施例中，清潔製程使用化學溶液來清洗元件層108及犧牲基底1302。化學溶液可例如為或包括氫氟酸或其他化學溶液。在一些實施例中，清潔增大凸耳1402凹陷低於元件層108的上部表面或頂表面的距離D。
如藉由圖16的剖視圖1600所示，第二絕緣層106b形成於元件層108的上部表面108us上。在一些實施例中，第二絕緣層106b完全覆蓋元件層108的上部表面108us。在一些實施例中，第二絕緣層106b完全圍封犧牲基底1302及元件層108。在一些實施例中，第二絕緣層106b為或包括氧化矽及/或其他介電質。在一些實施例中，第二絕緣層106b與第一絕緣層106a為相同介電材料。在一些實施例中，第二絕緣層106b的厚度Tsi'約為20埃至6000埃、約20埃至3010埃或約3010埃至6000埃。
在一些實施例中，形成第二絕緣層106b的製程包括藉由熱氧化、CVD、PVD、其他沈積製程或前述內容的任何組合來沈積第二絕緣層106b。舉例而言，可使用氧氣(例如，O2)或其他氣體作為氧化劑藉由乾燥氧化製程來沈積第二絕緣層106b。作為另一實例，可使用水蒸氣作為氧化劑藉由濕式氧化製程來沈積第二絕緣層106b。在一些實施例中，在約750℃至1100℃、約750℃至925℃或約925℃至1100℃的溫度下形成第二絕緣層106b。舉例而言，在藉由熱氧化(例如，濕式氧化製程及乾式氧化製程中的任一者)形成第二絕緣層106b的情況下，可在這些溫度下形成第 二絕緣層106b。在一些實施例中，在比第一絕緣層106a的溫度更低的溫度下形成第二絕緣層106b。
如藉由圖17的剖視圖1700所示，將犧牲基底1302接合至處置基底104，使得元件層108、第一絕緣層106a以及第二絕緣層106b在處置基底104與犧牲基底1302之間。接合將第一絕緣層106a及第二絕緣層106b擠壓在一起並在第一絕緣層106a及第二絕緣層106b直接接觸的界面處形成接合1702。可例如藉由熔融接合(fusion bonding)、真空接合(vacuum bonding)或其他接合製程執行接合。可例如藉由約1標準大氣壓(atm)、約0.5標準大氣壓至1.0標準大氣壓、約1.0標準大氣壓至1.5標準大氣壓或約0.5標準大氣壓至1.5標準大氣壓下的壓力執行熔融接合。可例如藉由約0.5毫巴(mbar)至100毫巴、約0.5毫巴至50毫巴或約50毫巴至100毫巴下的壓力執行真空接合。
在一些實施例中，執行接合退火(bond anneal)以增強接合1702。在一些實施例中，在約300℃至1150℃、約300℃至725℃或約735℃至1150℃的溫度下執行接合退火。在一些實施例中，執行接合退火約2小時至5小時、約2小時至3.5小時或約3.5小時至5小時。在一些實施例中，藉由約1標準大氣壓、約0.5標準大氣壓至1.0標準大氣壓、約1.0標準大氣壓至1.5標準大氣壓或約0.5標準大氣壓至1.5標準大氣壓下的壓力執行接合退火。在一些實施例中，在氮氣(例如，N2)及/或其他氣體在圖17的結構上流動時執行接合退火。氣體的流動速率可例如約1標準公升/分鐘至20標準公升/分鐘(slm)、約1標準公升/分鐘至10標準公升/分鐘或約10標準公升/分鐘至20標準公升/分鐘。
如藉由圖18的剖視圖1800所示，對第二絕緣層106b及犧牲基底1302執行第一薄化製程。第一薄化製程移除第二絕緣層106b的上部部分，且進一步移除犧牲基底1302的上部部分。在一些實施例中，對第二絕緣層106b及犧牲基底1302執行第一薄化製程直至元件層108及犧牲基底1302共同地具有預定厚度Tpd為止。預定厚度Tpd可例如為約20微米至45微米、約20微米至32.5微米或約32.5微米至45微米。
在一些實施例中，第一薄化製程部分或完全由機械研磨製程來執行。在一些實施例中，第一薄化製程部分或完全由化學機械研磨(chemical mechanical polish；CMP)執行。在一些實施例中，第一薄化製程由機械研磨製程，隨後進行CMP來執行。如上文所提及，移除邊緣區域防止在研磨期間在邊緣區域1304處形成邊緣缺陷。邊緣缺陷傾向於在研磨期間形成並集中於邊緣區域1304處且不利地影響元件層108的品質。
如藉由圖19的剖視圖1900所示，對犧牲基底1302執行蝕刻。蝕刻在元件層108上停止且移除犧牲基底1302。在一些實施例中，蝕刻進一步移除犧牲基底1302的側壁上及元件層108的側壁上的第二絕緣層106b的一部分。此外，在一些實施例中，所述蝕刻橫向地蝕刻元件層108的側壁108sw。由於橫向蝕刻，元件層108的側壁108sw可例如為彎曲的及/或凹入的。在完成蝕刻後，元件層108的厚度Td可例如為約0.6微米至9.5微米、約0.6微米至5.05微米或約5.05微米至9.5微米。在一些實施例中，由於例如過度蝕刻(over etching)，因此蝕刻最低限度地減小元件層108的厚度Td。
在一些實施例中，藉由氫氟酸/硝酸/乙酸(HNA)蝕刻、其他濕式蝕刻、乾式蝕刻或其他蝕刻來執行蝕刻。HNA蝕刻可例如藉由包括氫氟酸、硝酸以及乙酸的化學溶液來蝕刻犧牲基底1302。蝕刻對於犧牲基底1302的材料具有第一蝕刻速率，且對元件層108的材料更具有第二蝕刻速率，所述第二蝕刻速率小於第一蝕刻速率。在一些實施例中，第一蝕刻速率較第二蝕刻速率大約90倍至100倍、90倍至95倍或95倍至100倍。當藉由HNA蝕刻執行第一蝕刻，犧牲基底1302為或包括P+單晶矽，且元件層108為或包括P-單晶矽時，第一蝕刻速率及第二蝕刻速率的這些實施例可例如出現。
由於使用蝕刻(例如，HNA蝕刻)來移除犧牲基底1302，因此犧牲基底1302的移除可例如高度受控。因此，元件層108的厚度Td可例如跨元件層108高度均一，且元件層108的總厚度變化(total thickness variation；TTV)可例如為低的。TTV可例如為低的，在於其小於約500埃或1500埃。在一些實施例中，TTV隨著元件層108的厚度Td而減小。舉例而言，當元件層108的厚度Td小於約3000埃時，TTV可小於約500埃，且當元件層108的厚度Td大於約3000埃時，TTV可大於約500埃但小於約1500埃。
如藉由圖20的剖視圖2000所示，將元件層108圖案化。圖案化移除元件層108的邊緣部分108e。藉由移除邊緣部分108e來移除蝕刻期間邊緣部分108e處形成的邊緣缺陷。邊緣缺陷由於在蝕刻期間橫向蝕刻至元件層108的側壁108sw中而形成且降低元件層108的品質。圖案化使元件層108的側壁108sw進一步橫向地凹陷。在一些實施例中，在移除邊緣部分108e後，元件層108 的側壁108sw分別自處置基底104的側壁橫向地凹陷達元件橫向凹陷量LRd。元件橫向凹陷量LRd可例如為約1.4公釐至2.5公釐、約1.4公釐至1.95公釐或約1.95公釐至2.5公釐。
在一些實施例中，藉由微影/蝕刻製程或其他圖案化製程來執行圖案化。此外，在一些實施例中，圖案化包括在元件層108上形成罩幕2002，藉由就位的罩幕2002對元件層108執行蝕刻，以及移除罩幕2002。罩幕2002可例如為或包括氮化矽、氧化矽、其他硬罩幕材料、光阻、其他罩幕材料或前述內容的任何組合。罩幕2002可例如形成為除在邊緣部分108e以外而使得元件層108被完全覆蓋及/或可例如使用晶圓邊緣暴露(WEE)製程工具形成。在一些實施例中，使用WEE製程工具來形成罩幕2002的製程包括：將光阻層沈積於元件層108上；使用WEE製程工具將光阻層的邊緣部分選擇性地暴露於輻射；以及使光阻層顯影以形成罩幕2002。蝕刻可例如藉由乾式蝕刻或其他蝕刻來執行，及/或可例如在第一絕緣層106a及第二絕緣層106b上停止。在處置基底104具有高電阻(例如，大於約1千歐/公分的電阻)且使用乾式蝕刻來執行蝕刻的一些實施例中，第一絕緣層106a及第二絕緣層106b藉由完全覆蓋及/或完全圍封處置基底104而阻止電弧作用。可例如藉由電漿灰化或其他移除製程來移除罩幕2002。電漿灰化可例如包括使罩幕2002暴露於O2電漿，且可例如在罩幕2002為或包括光阻時執行。
在一些實施例中，在圖案化後執行清潔製程，以移除在圖案化期間產生的蝕刻殘餘物及/或其他非所需的副產物。在一些實施例中，清潔製程移除在圖案化期間形成於元件層108上的氧化 物。清潔製程可例如使用氫氟(HF)酸或其他化學溶液來執行清潔。按體積計，氟化氫可例如佔HF酸的約0.1至2.0%、約0.1至1.0%或約1.0至2.0%。HF酸的剩餘部分可例如為去離子水(deionized water)或其他水。
如藉由圖21的剖視圖2100所示，對元件層108執行第二薄化製程以減小元件層108的厚度Td。在一些實施例中，第二薄化製程將厚度Td減小至約0.3微米至8.0微米、約0.3微米至4.15微米或約4.15微米至8.0微米，及/或減小至大於約0.3微米、1.0微米、2.0微米、5.0微米或8.0微米。共同地，元件層108、第一絕緣層106a、第二絕緣層106b以及處置基底104介定SOI基底102。在一些實施例中，藉由CMP、其他薄化製程或前述內容的任何組合來執行第二薄化製程。
由於元件層108是藉由磊晶形成且被轉移至處置基底104，因此元件層108可形成為具有較大厚度(例如，大於約0.3微米的厚度)。磊晶不經受與用於形成元件層的其他方式相關聯的厚度限制。此外，由於磊晶不受第一絕緣層106a及第二絕緣層106b的厚度影響，因此第一絕緣層106a及第二絕緣層106b可個別及/或共同地形成為具有較大厚度(例如，大於約1微米的厚度)。元件層108的較大厚度例如能夠形成某些元件(例如，NIR影像感測器)所依賴的較大半導體接面(例如，PN接面)。第一絕緣層106a及第二絕緣層的較大厚度可例如促進增強元件層108上的元件之間的電隔離及/或減小元件之間的洩漏電流。可受益於較大厚度的元件包含例如高電壓元件、BCD元件、eFlash元件、CMOS影像感測器、NIR影像感測器、其他元件或前述內容的任何組合。
如藉由圖22的剖視圖2200所示，多個半導體元件802形成於元件層108上。在其中處置基底104具有高電阻(例如，大於約1千歐/公分的電阻)的一些實施例中，第一絕緣層106a及第二絕緣層106b藉由完全覆蓋及/或完全圍封處置基底104來防止在執行形成半導體元件802的電漿處理(例如，電漿蝕刻)期間的電弧作用。半導體元件802可為例如高電壓元件、BCD元件、eFlash元件、CMOS影像感測器、NIR影像感測器、其他元件或前述內容的任何組合。高電壓元件可例如為在大於約100伏下操作的元件。
在一些實施例中，半導體元件802包括對應的源極/汲極區域804、對應的選擇性導電通道806、對應的閘極介電層808、對應的閘極電極810以及對應的間隙壁812。為易於說明，源極/汲極區域804中僅有一些標記為804，選擇性導電通道806中僅有一者標記為806，閘極介電層808中僅有一者標記為808，閘極電極810中僅有一者標記為810，以及間隙壁812中僅有一者標記為812。源極/汲極區域804及選擇性導電通道806在元件層108中。源極/汲極區域804分別在選擇性導電通道806的端處，且選擇性導電通道806中的每一者自源極/汲極區域804中的一者延伸至源極/汲極區域804中的另一者。閘極介電層808分別上覆選擇性導電通道806，且閘極電極810分別上覆閘極介電層808。間隙壁812上覆源極/汲極區域804且分別內襯閘極電極810的側壁。
在一些實施例中，形成半導體元件802的製程包括沈積覆蓋元件層108的介電層，以及進一步沈積覆蓋介電層的導電層。將導電層及介電層圖案化(例如，藉由微影/蝕刻製程)成閘極電 極810及閘極介電層808。藉由就位的閘極電極810將摻質植入至元件層108中以介定源極/汲極區域804的輕度摻雜部分，且形成覆蓋源極/汲極區域804及閘極電極810的間隙壁層。將間隙壁層回蝕以形成間隙壁812，且藉由就位的間隙壁812將摻質植入至元件層108中以擴展源極/汲極區域804。
如藉由圖23的剖視圖2300所示，後段製程(back-end-of-line；BEOL)內連線結構814覆蓋SOI基底102及半導體元件802。BEOL內連線結構814包括內連線介電層816ild、多個內連線介電層816iwd、內連線介電層816p、多個導線818以及多個通孔820。內連線介電層816ild覆蓋半導體元件802，內連線介電層816iwd覆蓋內連線介電層816ild，且內連線介電層816p覆蓋內連線介電層816iwd。內連線介電層816ild、內連線介電層816iwd以及內連線介電層816p可為或包括例如硼磷矽玻璃(borophosphosilicate glass；BPSG)、磷矽玻璃(phosphor-silicate glass；PSG)、未摻雜矽玻璃(undoped silicon glass；USG)、其他低κ介電質、氧化矽、其他介電質或前述內容的任何組合。如本文所使用，低κ介電質可為或包括例如介電常數κ小於約3.9、3、2或1的介電質。
導線818及通孔820交替堆疊於內連線介電層816iwd中，且介定延伸至半導體元件802的導電路徑。導電路徑可例如將半導體元件802電性耦接至其他元件(例如，其他半導體元件)、接觸墊或其他結構。導線818及通孔820可為或包括例如銅、鋁銅、鋁、鎢、其他金屬或前述內容的任何組合。在一些實施例中，導線818中的最上層導線較導線818中的下伏導線更厚。
因此，本揭露的一些實施例是關於一種絕緣層上半導體(SOI)基底，包括處置基底、上覆所述處置基底的元件層以及將所述處置基底與所述元件層分離的絕緣層。所述絕緣層在第一界面處接合所述元件層且在第二界面處接合所述處置基底。所述絕緣層包括具有吸除劑濃度曲線的吸除劑材料。所述吸除劑濃度曲線在所述第一界面處具有第一峰濃度，在所述第二界面處具有第二峰濃度，且在所述第一界面與所述第二界面之間的位置處具有谷濃度。所述谷濃度小於所述第一峰濃度及所述第二峰濃度中的每一者。
根據本揭露的一些實施例，所述元件層配置於所述處置基底的上部表面上，所述絕緣層覆蓋所述處置基底的所述上部表面以將所述處置基底的所述上部表面與所述元件層分離，所述絕緣層覆蓋所述處置基底的下部表面，且所述絕緣層覆蓋所述處置基底的側壁。根據本揭露的一些實施例，所述第二界面對應於所述處置基底的所述上部表面接合所述絕緣層的點，且所述第一峰濃度小於所述第二峰濃度。根據本揭露的一些實施例，所述第二界面對應於所述處置基底的所述上部表面接合所述絕緣層的點，且所述第一峰濃度等於所述第二峰濃度。根據本揭露的一些實施例，所述吸除劑材料以第一濃度存在於所述元件層中，且以第二濃度存在於所述處置基底中，所述第一濃度小於所述第二濃度。根據本揭露的一些實施例，所述第一峰濃度等於所述第二峰濃度。根據本揭露的一些實施例，所述第一峰濃度小於所述第二峰濃度。根據本揭露的一些實施例，所述絕緣層限制於(confined)所述元件層與所述處置基底之間，使得所述絕緣層的最低表面對應於所述處置基 底的最上表面，且所述絕緣層的最上表面對應於所述元件層的最低表面。根據本揭露的一些實施例，所述吸除劑材料包括氯或氟。根據本揭露的一些實施例，所述第一峰濃度及所述第二峰濃度各自為至少1×1018個原子/立方公分的氯或氟，且所述谷濃度在1×1014個原子/立方公分與2×1017個原子/立方公分之間的範圍內。
其他實施例是關於一種形成絕緣層上半導體(SOI)基底的方法。在所述方法中，接收處置基底。亦接受元件基底，其中所述處置基底及所述元件基底中的至少一者在其面上具有氧化物層。所述氧化物層包含金屬污染物。將所述處置基底接合至所述元件基底，使得所述氧化物層將所述處置基底與所述元件基底分離。在將所述處置基底接合至所述元件基底之前，使所述氧化物層經歷吸除製程，所述吸除製程為在所述氧化物層中提供鹵素物質以吸除掉所述金屬污染物。
根據本揭露的一些實施例，所述吸除製程包括使所述氧化物層在0.5小時與27小時之間經歷加熱至介於950℃與1150℃之間的溫度的環境(atmosphere)，其中所述環境包含反-1,2-二氯伸乙基(trans-1,2,-dichlorehylene)、氮氣以及氧氣。根據本揭露的一些實施例，在所述吸除製程後，所述氧化物層具有氯濃度曲線，所述氯濃度曲線在所述氧化物層的外表面區域處具有介於5×1018個原子/立方公分至2×1021個原子/立方公分的範圍內的第一峰氯濃度且在所述氧化物層的內部區域中具有小於所述第一峰氯濃度的最小氯濃度。根據本揭露的一些實施例，所述吸除製程包括至少以下步驟。使所述氧化物層在5分鐘與30分鐘之間經歷加熱至介於700℃與950℃之間的第一溫度的第一環境，其中所述第一環境 包含鹽酸。在所述氧化物層經歷所述第一環境後，使所述氧化物層在0.5小時與24小時之間經歷加熱至介於950℃與1100℃之間的第二溫度的第二環境，其中所述第二環境包含氫、氮以及氧。根據本揭露的一些實施例，在所述吸除製程後，所述氧化物層具有氯濃度曲線，所述氯濃度曲線在所述氧化物層的外表面區域處具有介於5×1018個原子/立方公分至2×1021個原子/立方公分的範圍內的第一峰氯濃度且在所述氧化物層的內部區域中具有小於所述第一峰氯濃度的最小氯濃度。根據本揭露的一些實施例，所述吸除製程包括至少以下步驟。使所述氧化物層在5分鐘與30分鐘之間經歷加熱至約400℃的第一溫度的第一環境，其中所述第一環境包含氟氣。在所述氧化物層經歷所述第一環境後，使所述氧化物層在0.5小時與24小時之間經歷加熱至介於950℃與1100℃之間的第二溫度的第二環境，其中所述第二環境包含氫、氮以及氧。根據本揭露的一些實施例，在所述吸除製程後，所述氧化物層具有氟濃度曲線，所述氟濃度曲線在所述氧化物層的外表面區域處具有介於1×1018個原子/立方公分至1×1020個原子/立方公分的範圍內的第一峰氟濃度且在所述氧化物層的內部區域中具有小於所述第一峰氟濃度的最小氟濃度。
仍其他實施例是關於一種積體電路，包括處置基底、配置於所述處置基底上的絕緣層以及包括配置於所述絕緣層上方的單晶矽的元件層。一個或多個半導體元件配置於所述元件層中或上，且將內連線結構配置於所述元件層上。所述內連線結構以可操作方式將所述一個或多個半導體元件彼此耦接。所述絕緣層將所述處置基底與所述元件層分離，且所述絕緣層包括嵌入於所述絕緣 層的絕緣材料中的吸除劑材料。
根據本揭露的一些實施例，所述吸除劑材料包括氯或氟，且所述絕緣材料包括氧化物。根據本揭露的一些實施例，所述吸除劑材料具有介於1×1014個原子/立方公分與1×1020個原子/立方公分之間的濃度。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:剖視圖
102:SOI基底
102e:SOI邊緣部分
104:處置基底
104l:下部表面
104s:側壁
104u:上部表面
105:第一界面
106:絕緣層
106l:下部絕緣區域
106s:側壁絕緣區域
106u:上部絕緣區域
107:第二界面
108:元件層
LRd、LRi:橫向凹陷量
t1:第一厚度
t2:第二厚度
Td:厚度
VRi:垂直凹陷量

Claims (10)

  1. 一種絕緣層上半導體基底，包括：處置基底；元件層，上覆所述處置基底；以及絕緣層，將所述處置基底與所述元件層分離，所述絕緣層在第一界面處接合所述元件層且在第二界面處接合所述處置基底，其中所述絕緣層包括具有吸除劑(getter)濃度曲線的吸除劑材料，所述吸除劑濃度曲線在所述第一界面處具有第一峰濃度，在所述第二界面處具有第二峰濃度，且在所述第一界面與所述第二界面之間的位置處具有谷濃度(trough concentration)，所述谷濃度小於所述第一峰濃度及所述第二峰濃度中的每一者，其中所述處置基底包括所述吸除劑材料且具有處置吸除劑濃度曲線，所述處置吸除劑濃度曲線在所述第二界面處具有峰濃度且逐漸下降直到達到處置吸除劑濃度，且所述處置吸除劑濃度小於所述谷濃度。
  2. 如請求項1所述的絕緣層上半導體基底：其中所述元件層配置於所述處置基底的上部表面上；以及其中所述絕緣層覆蓋所述處置基底的所述上部表面以將所述處置基底的所述上部表面與所述元件層分離，所述絕緣層覆蓋所述處置基底的下部表面，且所述絕緣層覆蓋所述處置基底的側壁。
  3. 如請求項2所述的絕緣層上半導體基底，其中所述第二界面對應於所述處置基底的所述上部表面接合所述絕緣層的點，且所述第一峰濃度小於或等於所述第二峰濃度。
  4. 如請求項1所述的絕緣層上半導體基底，其中所述 絕緣層限制於(confined)所述元件層與所述處置基底之間，使得所述絕緣層的最低表面對應於所述處置基底的最上表面，且所述絕緣層的最上表面對應於所述元件層的最低表面。
  5. 如請求項1所述的絕緣層上半導體基底，其中所述吸除劑材料包括氯或氟。
  6. 一種形成絕緣層上半導體基底的方法，所述方法包括：接收處置基底；接收元件基底及氧化物層，其中所述氧化物層配置於所述處置基底及所述元件基底中的至少一者的面上，所述氧化物層包含金屬污染物；以及將所述處置基底接合至所述元件基底，使得所述氧化物層將所述處置基底與所述元件基底分離，其中，在將所述處置基底接合至所述元件基底之前，使所述氧化物層經歷吸除製程，所述吸除製程為在所述氧化物層中提供鹵素物質以吸除掉所述金屬污染物。
  7. 如請求項6所述的形成絕緣層上半導體基底的方法，其中所述吸除製程包括：使所述氧化物層在5分鐘與30分鐘之間經歷加熱至介於700℃與950℃之間的第一溫度的第一環境，其中所述第一環境包含鹽酸；以及在所述氧化物層經歷所述第一環境後，使所述氧化物層在0.5小時與24小時之間經歷加熱至介於950℃與1100℃之間的第二溫度的第二環境，其中所述第二環境包含氫、氮以及氧。
  8. 如請求項6所述的形成絕緣層上半導體基底的方法，其中所述吸除製程包括：使所述氧化物層在5分鐘與30分鐘之間經歷加熱至約400℃的第一溫度的第一環境，其中所述第一環境包含氟氣；以及在所述氧化物層經歷所述第一環境後，使所述氧化物層在0.5小時與24小時之間經歷加熱至介於950℃與1100℃之間的第二溫度的第二環境，其中所述第二環境包含氫、氮以及氧。
  9. 一種積體電路，包括：處置基底；絕緣層，配置於所述處置基底上；元件層，包括單晶矽，所述元件層配置於所述絕緣層上，其中一個或多個半導體元件配置於所述元件層中或上；以及內連線結構，配置於所述元件層上，其中所述內連線結構以可操作方式將所述一個或多個半導體元件彼此耦接，其中所述絕緣層將所述處置基底與所述元件層分離，且所述絕緣層包括嵌入於所述絕緣層的絕緣材料中的吸除劑材料。
  10. 如請求項9所述的積體電路，其中所述吸除劑材料具有介於1×1014個原子/立方公分與1×1020個原子/立方公分之間的濃度。
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