JP2002237601A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002237601A JP2002237601A JP2001032813A JP2001032813A JP2002237601A JP 2002237601 A JP2002237601 A JP 2002237601A JP 2001032813 A JP2001032813 A JP 2001032813A JP 2001032813 A JP2001032813 A JP 2001032813A JP 2002237601 A JP2002237601 A JP 2002237601A
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Abstract
(57)【要約】
【課題】SOI活性層とメサ型素子分離領域との境界の
ゲート電極で覆われた部分における、閾値電圧の低い寄
生トランジスタの発生を効果的に防止できる半導体装置
およびその製造方法を提供する。 【解決手段】基板101上に形成された埋め込み絶縁膜
102と、埋め込み絶縁膜102に形成された半導体層
(SOI層)103および素子分離領域104と、半導
体層103の一部であるチャネル形成領域、ソース領域
およびドレイン領域と、チャネル形成領域上に形成され
たゲート絶縁膜109と、半導体層103と素子分離領
域104との境界部分に形成された絶縁膜からなる第1
のサイドウォール106および第2のサイドウォール1
08と、ゲート絶縁膜109上および素子分離領域10
4上の一部に、第1および第2のサイドウォールを介し
て形成されたゲート電極110とを有する半導体装置お
よびその製造方法。
ゲート電極で覆われた部分における、閾値電圧の低い寄
生トランジスタの発生を効果的に防止できる半導体装置
およびその製造方法を提供する。 【解決手段】基板101上に形成された埋め込み絶縁膜
102と、埋め込み絶縁膜102に形成された半導体層
(SOI層)103および素子分離領域104と、半導
体層103の一部であるチャネル形成領域、ソース領域
およびドレイン領域と、チャネル形成領域上に形成され
たゲート絶縁膜109と、半導体層103と素子分離領
域104との境界部分に形成された絶縁膜からなる第1
のサイドウォール106および第2のサイドウォール1
08と、ゲート絶縁膜109上および素子分離領域10
4上の一部に、第1および第2のサイドウォールを介し
て形成されたゲート電極110とを有する半導体装置お
よびその製造方法。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、SOI(silicon oninsula
torまたはsemiconductor on insulator)型基板に形成
された半導体装置およびその製造方法に関する。
その製造方法に関し、特に、SOI(silicon oninsula
torまたはsemiconductor on insulator)型基板に形成
された半導体装置およびその製造方法に関する。
【0002】
【従来の技術】MOSトランジスタLSIの高集積化・
高性能化に伴い、SOI構造が注目されている。SOI
構造によれば、絶縁膜(シリコン酸化膜)によって完全
な素子間分離が行われる。したがって、ソフトエラーや
ラッチアップが抑制され、集積度の高いLSIにおいて
も、高い信頼性が得られる。また、拡散層の接合容量が
減少するため、スイッチングに伴う充放電が少なくな
る。これにより、高速化・低消費電力化に対しても有利
となる。
高性能化に伴い、SOI構造が注目されている。SOI
構造によれば、絶縁膜(シリコン酸化膜)によって完全
な素子間分離が行われる。したがって、ソフトエラーや
ラッチアップが抑制され、集積度の高いLSIにおいて
も、高い信頼性が得られる。また、拡散層の接合容量が
減少するため、スイッチングに伴う充放電が少なくな
る。これにより、高速化・低消費電力化に対しても有利
となる。
【0003】SOI型MOSFETの動作モードは2つ
に大別される。一方は、ゲート電極直下のボディ領域に
誘起された空乏層がボディ領域の底面、すなわち埋め込
み酸化膜との界面にまで到達する完全空乏型(FD;fu
ll depletion)である。他方は、空乏層がボディ領域の
底面まで到達せず、中性領域が残る部分空乏型(partia
l depletion)である。
に大別される。一方は、ゲート電極直下のボディ領域に
誘起された空乏層がボディ領域の底面、すなわち埋め込
み酸化膜との界面にまで到達する完全空乏型(FD;fu
ll depletion)である。他方は、空乏層がボディ領域の
底面まで到達せず、中性領域が残る部分空乏型(partia
l depletion)である。
【0004】前者の完全空乏型SOI−MOSFETを
作製する場合、動作時にボディ領域に中性領域が残らな
いように、非常に薄いSOI層を均一に形成する必要が
ある。完全空乏型SOI−MOSFETは動作特性上、
サブスレッシュホールド特性(S値)が改善されるとい
う大きな利点をもつ。
作製する場合、動作時にボディ領域に中性領域が残らな
いように、非常に薄いSOI層を均一に形成する必要が
ある。完全空乏型SOI−MOSFETは動作特性上、
サブスレッシュホールド特性(S値)が改善されるとい
う大きな利点をもつ。
【0005】完全空乏化された状態では、ゲート電極直
下の空乏層の厚さが埋め込み酸化膜によって制限される
ため、空乏電荷量が部分空乏型よりも大幅に減少し、か
わってドレイン電流に寄与する可動電荷が増加する。そ
の結果、急峻なサブスレッシュホールド特性が得られ
る。0.13μm世代以降で完全空乏型SOI−MOS
FETを形成するためには、SOI層の膜厚を20nm
程度に抑える必要がある。
下の空乏層の厚さが埋め込み酸化膜によって制限される
ため、空乏電荷量が部分空乏型よりも大幅に減少し、か
わってドレイン電流に寄与する可動電荷が増加する。そ
の結果、急峻なサブスレッシュホールド特性が得られ
る。0.13μm世代以降で完全空乏型SOI−MOS
FETを形成するためには、SOI層の膜厚を20nm
程度に抑える必要がある。
【0006】S値が改善された場合、すなわち、非常に
急峻なS特性が得られた場合、オフリーク電流を抑制し
ながら閾値電圧を下げることができる。その結果、低い
動作電圧でもドレイン電流が確保され、例えば1V以下
で動作して閾値電圧も0.3V以下となるような、極め
て消費電力の低いデバイスの作製が可能となる。したが
って、今後、高集積度・高性能で、かつ低消費電力のデ
バイスのLSIを製造するためには、薄いSOI層を用
いる完全空乏型SOI−MOSFETを安定して作製で
きるプロセスを確立することが重要となる。
急峻なS特性が得られた場合、オフリーク電流を抑制し
ながら閾値電圧を下げることができる。その結果、低い
動作電圧でもドレイン電流が確保され、例えば1V以下
で動作して閾値電圧も0.3V以下となるような、極め
て消費電力の低いデバイスの作製が可能となる。したが
って、今後、高集積度・高性能で、かつ低消費電力のデ
バイスのLSIを製造するためには、薄いSOI層を用
いる完全空乏型SOI−MOSFETを安定して作製で
きるプロセスを確立することが重要となる。
【0007】このように非常に薄いSOI層にトランジ
スタを形成する場合、特に素子間分離工程において、従
来とは異なる最適なプロセス技術を選択する必要があ
る。一般に、SOI基板における素子間分離技術は3つ
に大別される。一つはLOCOS(local oxidation of
silicon)法であり、別の一つはSTI(shallowtrenc
h isolation)法であり、他の一つはメサ(Mesa)
型のトレンチを形成する方法である。
スタを形成する場合、特に素子間分離工程において、従
来とは異なる最適なプロセス技術を選択する必要があ
る。一般に、SOI基板における素子間分離技術は3つ
に大別される。一つはLOCOS(local oxidation of
silicon)法であり、別の一つはSTI(shallowtrenc
h isolation)法であり、他の一つはメサ(Mesa)
型のトレンチを形成する方法である。
【0008】図7(a)〜(c)に示すように、SOI
基板はシリコン基板201、埋め込み酸化膜202およ
びSOI層203を有する。LOCOS法によれば、図
7(a)に示すように、SOI層の一部を酸化して、埋
め込み酸化膜202に接続するLOCOS204を形成
する。STI法によれば、図7(b)に示すように、S
OI層203の一部を除去し、埋め込み酸化膜202が
露出するようにトレンチを形成した後、トレンチ内を酸
化膜205によって埋め込む。メサ型の分離によれば、
SOI層203の一部を除去し、埋め込み酸化膜202
が露出した素子分離領域206が形成される。
基板はシリコン基板201、埋め込み酸化膜202およ
びSOI層203を有する。LOCOS法によれば、図
7(a)に示すように、SOI層の一部を酸化して、埋
め込み酸化膜202に接続するLOCOS204を形成
する。STI法によれば、図7(b)に示すように、S
OI層203の一部を除去し、埋め込み酸化膜202が
露出するようにトレンチを形成した後、トレンチ内を酸
化膜205によって埋め込む。メサ型の分離によれば、
SOI層203の一部を除去し、埋め込み酸化膜202
が露出した素子分離領域206が形成される。
【0009】上記の素子間分離技術をそれぞれ薄いSO
I層の素子間分離工程に適用した場合、以下のような問
題点がある。まず、LOCOS法の場合、通常のシリコ
ン基板にLOCOSを形成する場合と同様のプロセスフ
ローを適用できるが、LOCOS酸化速度のパターン依
存性が問題となる。LOCOS酸化速度は、広い素子分
離領域で相対的に速く、狭い素子分離領域では相対的に
遅くなりやすい。
I層の素子間分離工程に適用した場合、以下のような問
題点がある。まず、LOCOS法の場合、通常のシリコ
ン基板にLOCOSを形成する場合と同様のプロセスフ
ローを適用できるが、LOCOS酸化速度のパターン依
存性が問題となる。LOCOS酸化速度は、広い素子分
離領域で相対的に速く、狭い素子分離領域では相対的に
遅くなりやすい。
【0010】したがって、狭い素子分離領域でLOCO
S酸化膜が埋め込み酸化膜に到達し、素子間が完全に分
離されるまでSOI層の酸化を進めると、図7(a)に
示すように、広い素子分離領域(LOCOS204)に
接する部分のSOI層203が、埋め込み酸化膜からの
回り込みによる酸化の影響から変形する。その結果、ス
トレスに起因した欠陥が、ソース・ドレイン間リークを
もたらすことが明らかになっている。また、パターンの
微細化に伴って、通常のシリコン基板の場合と同様に、
LOCOS端部での寸法変換差も問題になる。
S酸化膜が埋め込み酸化膜に到達し、素子間が完全に分
離されるまでSOI層の酸化を進めると、図7(a)に
示すように、広い素子分離領域(LOCOS204)に
接する部分のSOI層203が、埋め込み酸化膜からの
回り込みによる酸化の影響から変形する。その結果、ス
トレスに起因した欠陥が、ソース・ドレイン間リークを
もたらすことが明らかになっている。また、パターンの
微細化に伴って、通常のシリコン基板の場合と同様に、
LOCOS端部での寸法変換差も問題になる。
【0011】次に、STI法の場合、LOCOS法に比
べて寸法変換差やストレスの問題は軽微であるため、S
OI層が厚い場合には、最適な素子分離技術と考えられ
る。しかしながら、例えば0.13μm世代の完全空乏
型SOI−MOSFETを作製する場合のように、SO
I層が非常に薄い場合には、図7(b)に示すように、
わずかな段差に対して絶縁膜(酸化膜205)による埋
め込みと化学機械研磨(CMP;chemical mechanical
polishing)処理を施すことになる。したがって、CMP
のプロセスマージンが不足したり、コストやターン・ア
ラウンド・タイム(TAT)が問題となる。
べて寸法変換差やストレスの問題は軽微であるため、S
OI層が厚い場合には、最適な素子分離技術と考えられ
る。しかしながら、例えば0.13μm世代の完全空乏
型SOI−MOSFETを作製する場合のように、SO
I層が非常に薄い場合には、図7(b)に示すように、
わずかな段差に対して絶縁膜(酸化膜205)による埋
め込みと化学機械研磨(CMP;chemical mechanical
polishing)処理を施すことになる。したがって、CMP
のプロセスマージンが不足したり、コストやターン・ア
ラウンド・タイム(TAT)が問題となる。
【0012】これに対し、メサ型分離の場合には、図7
(c)に示すように、SOI層203を埋め込み酸化膜
202に到達するまでエッチングするだけでよく、他の
プロセスに比較してプロセスが単純である。したがっ
て、コストメリットやTAT短縮効果が大きい。
(c)に示すように、SOI層203を埋め込み酸化膜
202に到達するまでエッチングするだけでよく、他の
プロセスに比較してプロセスが単純である。したがっ
て、コストメリットやTAT短縮効果が大きい。
【0013】前述した部分空乏型SOI−MOSFET
の場合、例えば150nm程度の膜厚のSOI層が用い
られる。このように厚く形成されたSOI層に、メサ型
分離を適用すると、SOI層の膜厚の段差が埋め込み酸
化膜上にそのまま残る。したがって、段差を被覆するよ
うに形成されるゲート電極の加工が困難であった。一
方、例えば20nm程度の薄いSOI層を用いる完全空
乏型SOI−MOSFETの場合には、メサ型による段
差がわずかであり、このような問題が回避される。以上
のように、非常に薄いSOI層の素子分離技術として
は、メサ型が適している。したがって、非常に薄いSO
I層にMOSFETを作製するプロセスにおいて、メサ
型の素子分離技術の確立が今後さらに重要となる。
の場合、例えば150nm程度の膜厚のSOI層が用い
られる。このように厚く形成されたSOI層に、メサ型
分離を適用すると、SOI層の膜厚の段差が埋め込み酸
化膜上にそのまま残る。したがって、段差を被覆するよ
うに形成されるゲート電極の加工が困難であった。一
方、例えば20nm程度の薄いSOI層を用いる完全空
乏型SOI−MOSFETの場合には、メサ型による段
差がわずかであり、このような問題が回避される。以上
のように、非常に薄いSOI層の素子分離技術として
は、メサ型が適している。したがって、非常に薄いSO
I層にMOSFETを作製するプロセスにおいて、メサ
型の素子分離技術の確立が今後さらに重要となる。
【0014】
【発明が解決しようとする課題】メサ型の素子分離技術
を採用する場合、SOI層を加工してSOI層の一部を
除去し、シリコンの島を形成する。その後、図8に示す
ように、シリコン(SOI層203)表面を酸化してゲ
ート酸化膜211を形成してから、その上部にゲート電
極材料を成膜し、ゲート電極パターンに加工する。ゲー
ト電極212はSOI活性層領域203と素子分離領域
206の境界部分でSOI層203側面に回り込むた
め、図8の矢印部分で電界が集中し、結果的に閾値電圧
の低い寄生MOSFETが形成される。
を採用する場合、SOI層を加工してSOI層の一部を
除去し、シリコンの島を形成する。その後、図8に示す
ように、シリコン(SOI層203)表面を酸化してゲ
ート酸化膜211を形成してから、その上部にゲート電
極材料を成膜し、ゲート電極パターンに加工する。ゲー
ト電極212はSOI活性層領域203と素子分離領域
206の境界部分でSOI層203側面に回り込むた
め、図8の矢印部分で電界が集中し、結果的に閾値電圧
の低い寄生MOSFETが形成される。
【0015】図9は、メサ型の素子分離領域が形成され
たSOI−MOSFETのサブスレッシュホールド特性
を表し、ゲート電極VG に対してドレイン電流ID をプ
ロットしたものである。図9に示すように、SOI活性
層領域203と素子分離領域206の境界付近(図8の
矢印部分)のリーク電流が原因で、トランジスタ全体の
サブスレッシュホールド特性にハンプが発生する。した
がって、優れたターン・オフ特性が得られないという問
題がある。
たSOI−MOSFETのサブスレッシュホールド特性
を表し、ゲート電極VG に対してドレイン電流ID をプ
ロットしたものである。図9に示すように、SOI活性
層領域203と素子分離領域206の境界付近(図8の
矢印部分)のリーク電流が原因で、トランジスタ全体の
サブスレッシュホールド特性にハンプが発生する。した
がって、優れたターン・オフ特性が得られないという問
題がある。
【0016】このような電界集中を避けるため、図10
(a)に示すように、SOI活性層203の島に絶縁膜
からなるサイドウォール213を設けるプロセスも考案
されている。このプロセスによれば、例えばシリコン酸
化膜からなる素子分離マスクを用いて、SOI層にエッ
チングを行って島を形成してから、例えばシリコン窒化
膜を全面に形成する。次に、シリコン窒化膜のエッチバ
ックを行って、サイドウォール213を形成してから素
子分離マスクを除去する。その後、図10(a)に示す
ように、ゲート電極212を形成すると、SOI活性層
203の側面にシリコン窒化膜からなるサイドウォール
213が形成されていることから、ゲート電極212の
回り込みが避けられる。
(a)に示すように、SOI活性層203の島に絶縁膜
からなるサイドウォール213を設けるプロセスも考案
されている。このプロセスによれば、例えばシリコン酸
化膜からなる素子分離マスクを用いて、SOI層にエッ
チングを行って島を形成してから、例えばシリコン窒化
膜を全面に形成する。次に、シリコン窒化膜のエッチバ
ックを行って、サイドウォール213を形成してから素
子分離マスクを除去する。その後、図10(a)に示す
ように、ゲート電極212を形成すると、SOI活性層
203の側面にシリコン窒化膜からなるサイドウォール
213が形成されていることから、ゲート電極212の
回り込みが避けられる。
【0017】しかしながら、図10(a)に示すように
サイドウォール213を設けた場合にも、図10(b)
に矢印で示すように、SOI活性層203端部に含まれ
る不純物が埋め込み酸化膜202中に拡散する影響等に
より、SOI活性層203端部において実効的な不純物
濃度が低下する。その結果、閾値が低い寄生MOSトラ
ンジスタの発生を、完全に抑制することはできない。
サイドウォール213を設けた場合にも、図10(b)
に矢印で示すように、SOI活性層203端部に含まれ
る不純物が埋め込み酸化膜202中に拡散する影響等に
より、SOI活性層203端部において実効的な不純物
濃度が低下する。その結果、閾値が低い寄生MOSトラ
ンジスタの発生を、完全に抑制することはできない。
【0018】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、SOI活性層とメサ型
素子分離領域との境界のゲート電極で覆われた部分にお
ける、閾値電圧の低い寄生トランジスタの発生を効果的
に防止できる半導体装置およびその製造方法を提供する
ことを目的とする。
のであり、したがって本発明は、SOI活性層とメサ型
素子分離領域との境界のゲート電極で覆われた部分にお
ける、閾値電圧の低い寄生トランジスタの発生を効果的
に防止できる半導体装置およびその製造方法を提供する
ことを目的とする。
【0019】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、基板と、前記基板上に形成
された埋め込み絶縁膜と、前記埋め込み絶縁膜上の一部
に形成された複数の半導体層と、前記半導体層を互いに
分離する、前記埋め込み絶縁膜の露出部分である素子分
離領域と、前記半導体層の一部であるチャネル形成領域
と、前記チャネル形成領域を挟んで前記半導体層に形成
されたソース領域およびドレイン領域と、少なくとも前
記チャネル形成領域上に形成されたゲート絶縁膜と、前
記半導体層の側面を含む、前記半導体層と前記素子分離
領域との境界部分の前記素子分離領域上に形成された、
絶縁膜からなる第1のサイドウォールと、前記境界部分
の前記半導体層上に形成され、前記境界部分の上部で前
記第1のサイドウォールと接する、絶縁膜からなる第2
のサイドウォールと、前記ゲート絶縁膜上、および前記
境界部分を含む前記素子分離領域上の一部に、前記第1
および第2のサイドウォールを介して形成されたゲート
電極とを有することを特徴とする。
め、本発明の半導体装置は、基板と、前記基板上に形成
された埋め込み絶縁膜と、前記埋め込み絶縁膜上の一部
に形成された複数の半導体層と、前記半導体層を互いに
分離する、前記埋め込み絶縁膜の露出部分である素子分
離領域と、前記半導体層の一部であるチャネル形成領域
と、前記チャネル形成領域を挟んで前記半導体層に形成
されたソース領域およびドレイン領域と、少なくとも前
記チャネル形成領域上に形成されたゲート絶縁膜と、前
記半導体層の側面を含む、前記半導体層と前記素子分離
領域との境界部分の前記素子分離領域上に形成された、
絶縁膜からなる第1のサイドウォールと、前記境界部分
の前記半導体層上に形成され、前記境界部分の上部で前
記第1のサイドウォールと接する、絶縁膜からなる第2
のサイドウォールと、前記ゲート絶縁膜上、および前記
境界部分を含む前記素子分離領域上の一部に、前記第1
および第2のサイドウォールを介して形成されたゲート
電極とを有することを特徴とする。
【0020】本発明の半導体装置は、好適には、前記半
導体層の側面と前記第1のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
本発明の半導体装置は、好適には、前記境界部分の前記
半導体層上面と前記第2のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
導体層の側面と前記第1のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
本発明の半導体装置は、好適には、前記境界部分の前記
半導体層上面と前記第2のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
【0021】本発明の半導体装置は、好適には、前記チ
ャネル形成領域と前記ソース領域との間、および前記チ
ャネル形成領域と前記ドレイン領域との間の前記半導体
層に形成された、チャネルと同じ導電型の不純物を含有
するエクステンション領域と、前記エクステンション領
域上であって、前記ゲート電極の側面に形成された、絶
縁膜からなるゲートサイドウォールをさらに有すること
を特徴とする。
ャネル形成領域と前記ソース領域との間、および前記チ
ャネル形成領域と前記ドレイン領域との間の前記半導体
層に形成された、チャネルと同じ導電型の不純物を含有
するエクステンション領域と、前記エクステンション領
域上であって、前記ゲート電極の側面に形成された、絶
縁膜からなるゲートサイドウォールをさらに有すること
を特徴とする。
【0022】これにより、薄い半導体層にメサ型の素子
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。したがって、閾値の低い寄生トランジスタの
発生が抑制され、サブスレッシュホールド特性に優れた
半導体装置が得られる。
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。したがって、閾値の低い寄生トランジスタの
発生が抑制され、サブスレッシュホールド特性に優れた
半導体装置が得られる。
【0023】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、基板上に形成された埋め
込み絶縁膜上の一部に複数の半導体層を形成し、前記半
導体層以外の部分に、前記埋め込み絶縁膜が露出した素
子分離領域を形成する工程と、前記半導体層の側面を含
む、前記半導体層と前記素子分離領域との境界部分の前
記素子分離領域上に、絶縁膜からなる第1のサイドウォ
ールを形成する工程と、前記境界部分の前記半導体層上
に、前記境界部分の上部で前記第1のサイドウォールと
接する、絶縁膜からなる第2のサイドウォールを形成す
る工程と、前記半導体層の一部であるチャネル形成領域
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上、および前記境界部分を含む前記素子分離領域上の一
部に、前記第1および第2のサイドウォールを介してゲ
ート電極を形成する工程と、前記チャネル形成領域を挟
んで前記半導体層にソース領域およびドレイン領域を形
成する工程とを有することを特徴とする。
明の半導体装置の製造方法は、基板上に形成された埋め
込み絶縁膜上の一部に複数の半導体層を形成し、前記半
導体層以外の部分に、前記埋め込み絶縁膜が露出した素
子分離領域を形成する工程と、前記半導体層の側面を含
む、前記半導体層と前記素子分離領域との境界部分の前
記素子分離領域上に、絶縁膜からなる第1のサイドウォ
ールを形成する工程と、前記境界部分の前記半導体層上
に、前記境界部分の上部で前記第1のサイドウォールと
接する、絶縁膜からなる第2のサイドウォールを形成す
る工程と、前記半導体層の一部であるチャネル形成領域
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上、および前記境界部分を含む前記素子分離領域上の一
部に、前記第1および第2のサイドウォールを介してゲ
ート電極を形成する工程と、前記チャネル形成領域を挟
んで前記半導体層にソース領域およびドレイン領域を形
成する工程とを有することを特徴とする。
【0024】本発明の半導体装置の製造方法は、好適に
は、前記半導体層および前記素子分離領域を形成する工
程は、前記埋め込み絶縁膜上の全面に前記半導体層の材
料層を形成する工程と、前記材料層上の一部にマスク層
を形成する工程と、前記マスク層を用いて前記材料層に
エッチングを行い、前記素子分離領域の前記埋め込み絶
縁膜を露出させる工程とを有することを特徴とする。
は、前記半導体層および前記素子分離領域を形成する工
程は、前記埋め込み絶縁膜上の全面に前記半導体層の材
料層を形成する工程と、前記材料層上の一部にマスク層
を形成する工程と、前記マスク層を用いて前記材料層に
エッチングを行い、前記素子分離領域の前記埋め込み絶
縁膜を露出させる工程とを有することを特徴とする。
【0025】本発明の半導体装置の製造方法は、好適に
は、前記第1のサイドウォールを形成する工程は、前記
材料層にエッチングを行った後、前記マスク層、前記半
導体層の側面を被覆する第1の絶縁膜を形成する工程
と、前記第1の絶縁膜にエッチバックを行い、前記マス
ク層の側面および前記半導体層の側面を含む、前記境界
部分の前記素子分離領域上に、前記第1のサイドウォー
ルを形成する工程と、前記マスク層を除去する工程とを
有することを特徴とする。
は、前記第1のサイドウォールを形成する工程は、前記
材料層にエッチングを行った後、前記マスク層、前記半
導体層の側面を被覆する第1の絶縁膜を形成する工程
と、前記第1の絶縁膜にエッチバックを行い、前記マス
ク層の側面および前記半導体層の側面を含む、前記境界
部分の前記素子分離領域上に、前記第1のサイドウォー
ルを形成する工程と、前記マスク層を除去する工程とを
有することを特徴とする。
【0026】本発明の半導体装置の製造方法は、好適に
は、前記第2のサイドウォールを形成する工程は、前記
第1のサイドウォールを形成した後、少なくとも前記第
1のサイドウォールおよび前記半導体層を被覆する第2
の絶縁膜を形成する工程と、前記第2の絶縁膜にエッチ
バックを行う工程とを有することを特徴とする。
は、前記第2のサイドウォールを形成する工程は、前記
第1のサイドウォールを形成した後、少なくとも前記第
1のサイドウォールおよび前記半導体層を被覆する第2
の絶縁膜を形成する工程と、前記第2の絶縁膜にエッチ
バックを行う工程とを有することを特徴とする。
【0027】本発明の半導体装置の製造方法は、好適に
は、前記半導体層の側面と前記第1のサイドウォールと
の間、および前記境界部分の前記半導体層上面と前記第
2のサイドウォールとの間に、膜応力を緩和するバッフ
ァ層を形成する工程をさらに有することを特徴とする。
は、前記半導体層の側面と前記第1のサイドウォールと
の間、および前記境界部分の前記半導体層上面と前記第
2のサイドウォールとの間に、膜応力を緩和するバッフ
ァ層を形成する工程をさらに有することを特徴とする。
【0028】本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極を形成した後、前記ゲート電極をマ
スクとして、チャネルと同じ導電型の不純物を前記半導
体層にイオン注入し、エクステンション領域を形成する
工程と、前記ゲート電極の側面に絶縁膜からなるゲート
サイドウォールを形成する工程とをさらに有し、前記ソ
ース領域およびドレイン領域を形成する工程は、前記ゲ
ートサイドウォールをマスクとして、チャネルと同じ導
電型の不純物をイオン注入する工程を含むことを特徴と
する。
は、前記ゲート電極を形成した後、前記ゲート電極をマ
スクとして、チャネルと同じ導電型の不純物を前記半導
体層にイオン注入し、エクステンション領域を形成する
工程と、前記ゲート電極の側面に絶縁膜からなるゲート
サイドウォールを形成する工程とをさらに有し、前記ソ
ース領域およびドレイン領域を形成する工程は、前記ゲ
ートサイドウォールをマスクとして、チャネルと同じ導
電型の不純物をイオン注入する工程を含むことを特徴と
する。
【0029】これにより、薄い半導体層にメサ型の素子
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。また、本発明の半導体装置の製造方法によれ
ば、第1および第2のサイドウォールを半導体層端部に
自己整合的に形成することが可能である。第1および第
2のサイドウォールを形成することにより、半導体層と
素子分離領域との境界における寄生トランジスタの発生
が抑制され、サブスレッシュホールド特性に優れた半導
体装置を製造することが可能となる。本発明の半導体装
置の製造方法は、低コストでプロセスマージンの大きい
素子分離方法を採用しているため、半導体装置の製造コ
ストの低減やTATの短縮に有利である。
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。また、本発明の半導体装置の製造方法によれ
ば、第1および第2のサイドウォールを半導体層端部に
自己整合的に形成することが可能である。第1および第
2のサイドウォールを形成することにより、半導体層と
素子分離領域との境界における寄生トランジスタの発生
が抑制され、サブスレッシュホールド特性に優れた半導
体装置を製造することが可能となる。本発明の半導体装
置の製造方法は、低コストでプロセスマージンの大きい
素子分離方法を採用しているため、半導体装置の製造コ
ストの低減やTATの短縮に有利である。
【0030】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。図1は本実施形態の半導体装置の断面図であ
り、図2は図1のX−X’における断面図である。図1
に示すように、シリコン基板101上に埋め込み酸化膜
102が形成されている。埋め込み酸化膜102上の一
部にSOI層103が形成され、SOI層103以外の
部分はメサ型の素子分離領域104となっている。
びその製造方法の実施の形態について、図面を参照して
説明する。図1は本実施形態の半導体装置の断面図であ
り、図2は図1のX−X’における断面図である。図1
に示すように、シリコン基板101上に埋め込み酸化膜
102が形成されている。埋め込み酸化膜102上の一
部にSOI層103が形成され、SOI層103以外の
部分はメサ型の素子分離領域104となっている。
【0031】SOI層103の側面およびSOI層10
3近傍の素子分離領域104上には、バッファ層105
を介して第1のサイドウォール106が形成されてい
る。素子分離領域104近傍のSOI層103上には、
熱酸化膜107を介して第2のサイドウォール108が
形成されている。第1のサイドウォール106と第2の
サイドウォール108との接合面は、SOI層103と
素子分離領域104との境界と、ほぼ同一の面上にあ
る。
3近傍の素子分離領域104上には、バッファ層105
を介して第1のサイドウォール106が形成されてい
る。素子分離領域104近傍のSOI層103上には、
熱酸化膜107を介して第2のサイドウォール108が
形成されている。第1のサイドウォール106と第2の
サイドウォール108との接合面は、SOI層103と
素子分離領域104との境界と、ほぼ同一の面上にあ
る。
【0032】第2のサイドウォール108が形成されて
いない部分のSOI層103上には、ゲート酸化膜10
9が形成されている。SOI層103上の一部と素子分
離領域104上の一部に、第1および第2のサイドウォ
ール106、108を介してゲート電極110が形成さ
れている。ゲート110の側面には必要に応じてゲート
サイドウォール111が設けられる。
いない部分のSOI層103上には、ゲート酸化膜10
9が形成されている。SOI層103上の一部と素子分
離領域104上の一部に、第1および第2のサイドウォ
ール106、108を介してゲート電極110が形成さ
れている。ゲート110の側面には必要に応じてゲート
サイドウォール111が設けられる。
【0033】ゲート長方向に平行な断面においては、図
2に示すように、ゲート電極110下部のSOI層10
3がボディ領域112となる。ゲート電極110の側面
には、図1と同様にゲートサイドウォール111が形成
される。また、ゲート電極110に被覆されていない部
分の第1および第2のサイドウォール106、108
は、ゲートサイドウォール111を形成するためのエッ
チバック工程において、大部分がエッチングされる。し
たがって、図2の断面においては、第1および第2のサ
イドウォール106、108は、わずかに残る程度であ
り、場合によっては完全に除去される。
2に示すように、ゲート電極110下部のSOI層10
3がボディ領域112となる。ゲート電極110の側面
には、図1と同様にゲートサイドウォール111が形成
される。また、ゲート電極110に被覆されていない部
分の第1および第2のサイドウォール106、108
は、ゲートサイドウォール111を形成するためのエッ
チバック工程において、大部分がエッチングされる。し
たがって、図2の断面においては、第1および第2のサ
イドウォール106、108は、わずかに残る程度であ
り、場合によっては完全に除去される。
【0034】ゲートサイドウォール111下部のSOI
層103は、キャリアと導電型の同じ不純物が拡散され
たエクステンション113である。チャネル形成領域
(ボディ領域112)およびその両側のエクステンショ
ン113を挟むように、SOI層103にソース/ドレ
イン領域114が形成されている。
層103は、キャリアと導電型の同じ不純物が拡散され
たエクステンション113である。チャネル形成領域
(ボディ領域112)およびその両側のエクステンショ
ン113を挟むように、SOI層103にソース/ドレ
イン領域114が形成されている。
【0035】また、図1および図2に示すように、SO
I−MOSFETを被覆するように層間絶縁膜115が
形成されている。さらに、図示しないが、ソース/ドレ
イン領域114やゲート電極110の表面に、例えばチ
タンシリサイドやコバルトシリサイド等の高融点金属シ
リサイドを形成することにより、これらの部分を低抵抗
化することが可能である。
I−MOSFETを被覆するように層間絶縁膜115が
形成されている。さらに、図示しないが、ソース/ドレ
イン領域114やゲート電極110の表面に、例えばチ
タンシリサイドやコバルトシリサイド等の高融点金属シ
リサイドを形成することにより、これらの部分を低抵抗
化することが可能である。
【0036】上記の本実施形態の半導体装置によれば、
第1および第2のサイドウォール106、108が形成
されていることにより、SOI層103端部の実効的な
不純物濃度が低下した部分における電界の集中や、寄生
MOSトランジスタの発生が抑制される。
第1および第2のサイドウォール106、108が形成
されていることにより、SOI層103端部の実効的な
不純物濃度が低下した部分における電界の集中や、寄生
MOSトランジスタの発生が抑制される。
【0037】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図3(a)に示すよう
に、シリコン基板101上に埋め込み酸化膜102を介
してSOI層103aを有するSOI基板121の表面
に、熱酸化膜107aを形成する。さらに、熱酸化膜1
07a上にシリコン酸化膜122aを形成する。
造方法について説明する。まず、図3(a)に示すよう
に、シリコン基板101上に埋め込み酸化膜102を介
してSOI層103aを有するSOI基板121の表面
に、熱酸化膜107aを形成する。さらに、熱酸化膜1
07a上にシリコン酸化膜122aを形成する。
【0038】シリコン酸化膜122aは素子分離領域1
04を形成するためのエッチングマスクとして用いられ
る。素子分離領域104を形成するためのエッチングマ
スクとしては、シリコン酸化膜以外に、例えばSiO
N、SiOF等の絶縁性シリコン化合物や、これらの層
の積層膜等を用いることもできる。
04を形成するためのエッチングマスクとして用いられ
る。素子分離領域104を形成するためのエッチングマ
スクとしては、シリコン酸化膜以外に、例えばSiO
N、SiOF等の絶縁性シリコン化合物や、これらの層
の積層膜等を用いることもできる。
【0039】SOI基板121のSOI層103aの膜
厚は例えば20nmとする。SOI層103aの膜厚が
所定の厚さよりも厚い場合には、例えばSOI層103
aの表面を熱酸化し、酸化された部分を、フッ酸を用い
たウェットエッチングを行って除去する。これにより、
SOI層103aを薄膜化することができる。
厚は例えば20nmとする。SOI層103aの膜厚が
所定の厚さよりも厚い場合には、例えばSOI層103
aの表面を熱酸化し、酸化された部分を、フッ酸を用い
たウェットエッチングを行って除去する。これにより、
SOI層103aを薄膜化することができる。
【0040】SOI層103aを所定の厚さ、例えば2
0nmに薄膜化した後、SOI基板121の表面に熱酸
化膜107aを例えば6nmの膜厚で形成する。その上
層に、低圧化学気相成長法(LP−CVD;low pressu
re chemical vapor deposition)により、シリコン酸化
膜122aを例えば100nmの膜厚で形成する。シリ
コン酸化膜122aを形成するLP−CVDの条件は、
例えば、原料ガスSiH4 /O2 /N2 =250/25
0/100sccm、圧力13.3Pa、基板加熱温度
520℃とする。
0nmに薄膜化した後、SOI基板121の表面に熱酸
化膜107aを例えば6nmの膜厚で形成する。その上
層に、低圧化学気相成長法(LP−CVD;low pressu
re chemical vapor deposition)により、シリコン酸化
膜122aを例えば100nmの膜厚で形成する。シリ
コン酸化膜122aを形成するLP−CVDの条件は、
例えば、原料ガスSiH4 /O2 /N2 =250/25
0/100sccm、圧力13.3Pa、基板加熱温度
520℃とする。
【0041】次に、図3(b)に示すように、SOI基
板121のSOI層103aにエッチングを行って、メ
サ型の素子分離領域104を形成する。まず、SOI活
性層(SOI層103)を形成する部分に、リソグラフ
ィー工程によりレジスト(不図示)を形成する。続い
て、レジストをマスクとしてドライエッチングを行い、
素子分離領域104を形成する部分のシリコン酸化膜1
22aと熱酸化膜107aを除去する。シリコン酸化膜
122aのエッチング条件は、例えば、エッチングガス
C4 F8 /CO/Ar=10/100/200scc
m、圧力6Pa、RF出力1600W、基板温度20℃
とする。
板121のSOI層103aにエッチングを行って、メ
サ型の素子分離領域104を形成する。まず、SOI活
性層(SOI層103)を形成する部分に、リソグラフ
ィー工程によりレジスト(不図示)を形成する。続い
て、レジストをマスクとしてドライエッチングを行い、
素子分離領域104を形成する部分のシリコン酸化膜1
22aと熱酸化膜107aを除去する。シリコン酸化膜
122aのエッチング条件は、例えば、エッチングガス
C4 F8 /CO/Ar=10/100/200scc
m、圧力6Pa、RF出力1600W、基板温度20℃
とする。
【0042】その後、レジストを除去してから、シリコ
ン酸化膜122をマスクとしてSOI層103aのドラ
イエッチングを行う。これにより、メサ型の素子分離領
域104が形成される。SOI層103aのエッチング
条件は、例えば、エッチングガスC4 F8 /O2 /Ar
=5/4/100sccm、圧力5.3Pa、RF出力
400W、基板温度10℃とする。
ン酸化膜122をマスクとしてSOI層103aのドラ
イエッチングを行う。これにより、メサ型の素子分離領
域104が形成される。SOI層103aのエッチング
条件は、例えば、エッチングガスC4 F8 /O2 /Ar
=5/4/100sccm、圧力5.3Pa、RF出力
400W、基板温度10℃とする。
【0043】次に、図3(c)に示すように、バッファ
層105としてシリコン酸化膜を、LP−CVDにより
全面に例えば5nmの膜厚で形成する。バッファ層10
5は、シリコンからなるSOI層103の側面と、シリ
コン窒化膜からなる第1のサイドウォール106(図1
(a)参照)との界面における膜の応力を緩和する目的
で設けられる。
層105としてシリコン酸化膜を、LP−CVDにより
全面に例えば5nmの膜厚で形成する。バッファ層10
5は、シリコンからなるSOI層103の側面と、シリ
コン窒化膜からなる第1のサイドウォール106(図1
(a)参照)との界面における膜の応力を緩和する目的
で設けられる。
【0044】次に、図4(d)に示すように、第1のサ
イドウォール106を形成するためのシリコン窒化膜1
06aを、LP−CVDにより全面に例えば100nm
の膜厚で形成する。シリコン窒化膜106aを形成する
LP−CVDの条件は、例えば、原料ガスSiH2 Cl
2 /NH3 /N2 =50/200/200sccm、圧
力70Pa、基板加熱温度760℃とする。
イドウォール106を形成するためのシリコン窒化膜1
06aを、LP−CVDにより全面に例えば100nm
の膜厚で形成する。シリコン窒化膜106aを形成する
LP−CVDの条件は、例えば、原料ガスSiH2 Cl
2 /NH3 /N2 =50/200/200sccm、圧
力70Pa、基板加熱温度760℃とする。
【0045】第1のサイドウォール106の材料として
は、素子分離領域104を形成するためのエッチングマ
スク(シリコン酸化膜122)と異なる材料であれば、
窒化シリコン以外を用いることもできる。また、絶縁性
材料の積層膜を用いて第1のサイドウォールを形成する
こともできる。
は、素子分離領域104を形成するためのエッチングマ
スク(シリコン酸化膜122)と異なる材料であれば、
窒化シリコン以外を用いることもできる。また、絶縁性
材料の積層膜を用いて第1のサイドウォールを形成する
こともできる。
【0046】次に、図4(e)に示すように、シリコン
窒化膜106aにエッチバック処理を施す。これによ
り、SOI層103の側面にバッファ層105を介し
て、第1のサイドウォール106が形成される。シリコ
ン窒化膜106aのエッチバック条件は、例えば、エッ
チングガスCF4 /Ar=50/950sccm、圧力
105Pa、RF出力200W、基板温度10℃とす
る。
窒化膜106aにエッチバック処理を施す。これによ
り、SOI層103の側面にバッファ層105を介し
て、第1のサイドウォール106が形成される。シリコ
ン窒化膜106aのエッチバック条件は、例えば、エッ
チングガスCF4 /Ar=50/950sccm、圧力
105Pa、RF出力200W、基板温度10℃とす
る。
【0047】次に、図5(f)に示すように、素子分離
形成用のマスクであるシリコン酸化膜122を、ウェッ
ト処理により除去する。LP−CVDにより形成された
シリコン酸化膜122は高温アニール処理が施されてい
ないため、下地の熱酸化膜107よりも10倍以上速く
エッチングされる。
形成用のマスクであるシリコン酸化膜122を、ウェッ
ト処理により除去する。LP−CVDにより形成された
シリコン酸化膜122は高温アニール処理が施されてい
ないため、下地の熱酸化膜107よりも10倍以上速く
エッチングされる。
【0048】その結果、素子分離領域104に露出して
いるSOI基板121の埋め込み酸化膜102や、SO
I層103表面の熱酸化膜107をほとんどエッチング
せずに、シリコン酸化膜122を除去することが可能と
なる。シリコン酸化膜122のウェットエッチング条件
は、例えば、薬液組成H2 O:HF=100:1、薬液
温度24℃とする。
いるSOI基板121の埋め込み酸化膜102や、SO
I層103表面の熱酸化膜107をほとんどエッチング
せずに、シリコン酸化膜122を除去することが可能と
なる。シリコン酸化膜122のウェットエッチング条件
は、例えば、薬液組成H2 O:HF=100:1、薬液
温度24℃とする。
【0049】次に、図5(g)に示すように、第2のサ
イドウォール108を形成するためのシリコン窒化膜1
08aを、LP−CVDにより全面に例えば50nmの
膜厚で形成する。シリコン窒化膜108aを形成するL
P−CVDの条件は、図4(d)に示す工程におけるシ
リコン窒化膜106aの成膜条件と同様でよい。また、
第1のサイドウォール106を形成するためのシリコン
窒化膜106aと同様に、シリコン窒化膜108aを他
の材料からなる層に変更することもできる。
イドウォール108を形成するためのシリコン窒化膜1
08aを、LP−CVDにより全面に例えば50nmの
膜厚で形成する。シリコン窒化膜108aを形成するL
P−CVDの条件は、図4(d)に示す工程におけるシ
リコン窒化膜106aの成膜条件と同様でよい。また、
第1のサイドウォール106を形成するためのシリコン
窒化膜106aと同様に、シリコン窒化膜108aを他
の材料からなる層に変更することもできる。
【0050】次に、図6(h)に示すように、シリコン
窒化膜108aにエッチバック処理を施す。これによ
り、第1のサイドウォール106の内側、すなわち、S
OI活性層103の端部近傍上に第2のサイドウォール
108が形成される。シリコン窒化膜108aのエッチ
バック条件は、図4(e)に示す工程におけるシリコン
窒化膜106aのエッチバック条件と同様でよい。
窒化膜108aにエッチバック処理を施す。これによ
り、第1のサイドウォール106の内側、すなわち、S
OI活性層103の端部近傍上に第2のサイドウォール
108が形成される。シリコン窒化膜108aのエッチ
バック条件は、図4(e)に示す工程におけるシリコン
窒化膜106aのエッチバック条件と同様でよい。
【0051】次に、図6(i)に示すように、第2のサ
イドウォール108が形成されていない部分の熱酸化膜
107を除去してから、熱酸化膜107が除去された部
分にゲート酸化膜109を形成する。続いて、全面にゲ
ート電極110の材料として例えば多結晶シリコン膜を
形成してから、多結晶シリコン膜にエッチングを行い、
ゲート電極110を形成する。
イドウォール108が形成されていない部分の熱酸化膜
107を除去してから、熱酸化膜107が除去された部
分にゲート酸化膜109を形成する。続いて、全面にゲ
ート電極110の材料として例えば多結晶シリコン膜を
形成してから、多結晶シリコン膜にエッチングを行い、
ゲート電極110を形成する。
【0052】次に、リソグラフィー工程により形成され
た所定のパターンのレジストと、ゲート電極110をマ
スクとして、SOI層103に不純物をイオン注入す
る。このイオン注入は、エクステンション113(図2
参照)を形成するために行われる。イオン注入後、レジ
ストを除去する。その後、全面に例えばシリコン窒化膜
等の絶縁膜を形成してから、エッチバック処理を施す。
これにより、図1および図2に示すように、ゲート電極
110の側面にゲートサイドウォール111が形成され
る。また、図2に示すように、ゲート電極110に被覆
されていない部分の第1および第2のサイドウォール1
06、108がほとんど除去される。
た所定のパターンのレジストと、ゲート電極110をマ
スクとして、SOI層103に不純物をイオン注入す
る。このイオン注入は、エクステンション113(図2
参照)を形成するために行われる。イオン注入後、レジ
ストを除去する。その後、全面に例えばシリコン窒化膜
等の絶縁膜を形成してから、エッチバック処理を施す。
これにより、図1および図2に示すように、ゲート電極
110の側面にゲートサイドウォール111が形成され
る。また、図2に示すように、ゲート電極110に被覆
されていない部分の第1および第2のサイドウォール1
06、108がほとんど除去される。
【0053】リソグラフィー工程により新たに形成され
た所定のパターンのレジストと、ゲートサイドウォール
111をマスクとして、SOI層103に不純物をイオ
ン注入する。このイオン注入は、ソース/ドレイン領域
114(図2参照)を形成するために行われる。イオン
注入後、レジストを除去し、アニール処理を施してエク
ステンション113およびソース/ドレイン領域114
を形成する。以上の工程により、図1および図2に示す
本実施形態の半導体装置が得られる。
た所定のパターンのレジストと、ゲートサイドウォール
111をマスクとして、SOI層103に不純物をイオ
ン注入する。このイオン注入は、ソース/ドレイン領域
114(図2参照)を形成するために行われる。イオン
注入後、レジストを除去し、アニール処理を施してエク
ステンション113およびソース/ドレイン領域114
を形成する。以上の工程により、図1および図2に示す
本実施形態の半導体装置が得られる。
【0054】上記の本発明の実施形態の半導体装置の製
造方法によれば、薄いSOI層103にメサ型の素子分
離領域104を形成してMOSFETを形成する場合
に、SOI層103端部近傍の不純物濃度が低い部分
に、ゲート酸化膜109のみを介してゲート電極110
が形成されるのを防止できる。第1および第2のサイド
ウォール106、108を形成することにより、SOI
層103と素子分離領域104との境界における寄生ト
ランジスタの発生が抑制され、サブスレッシュホールド
特性に優れた半導体装置を製造することが可能となる。
造方法によれば、薄いSOI層103にメサ型の素子分
離領域104を形成してMOSFETを形成する場合
に、SOI層103端部近傍の不純物濃度が低い部分
に、ゲート酸化膜109のみを介してゲート電極110
が形成されるのを防止できる。第1および第2のサイド
ウォール106、108を形成することにより、SOI
層103と素子分離領域104との境界における寄生ト
ランジスタの発生が抑制され、サブスレッシュホールド
特性に優れた半導体装置を製造することが可能となる。
【0055】また、本実施形態の半導体装置の製造方法
によれば、第1および第2のサイドウォール106、1
08がSOI層103端部に自己整合的に形成される。
したがって、半導体装置を微細化した場合にも、第1お
よび第2のサイドウォールの位置精度が維持される。上
記の本実施形態の半導体装置の製造方法は、低コストで
プロセスマージンの大きい素子分離方法を採用している
ため、半導体装置の製造コストの低減やTATの短縮に
有利である。
によれば、第1および第2のサイドウォール106、1
08がSOI層103端部に自己整合的に形成される。
したがって、半導体装置を微細化した場合にも、第1お
よび第2のサイドウォールの位置精度が維持される。上
記の本実施形態の半導体装置の製造方法は、低コストで
プロセスマージンの大きい素子分離方法を採用している
ため、半導体装置の製造コストの低減やTATの短縮に
有利である。
【0056】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態において、SOI層103と素子分離領域1
04との境界部分に形成される第1および第2のサイド
ウォール106、108を、部分空乏型SOI−MOS
FETに形成することも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々の変更が可能である。
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態において、SOI層103と素子分離領域1
04との境界部分に形成される第1および第2のサイド
ウォール106、108を、部分空乏型SOI−MOS
FETに形成することも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々の変更が可能である。
【0057】
【発明の効果】本発明の半導体装置によれば、SOI活
性層とメサ型素子分離領域との境界のゲート電極で覆わ
れた部分における、閾値電圧の低い寄生トランジスタの
発生が防止される。本発明の半導体装置の製造方法によ
れば、サブスレッシュホールド特性に優れた半導体装置
を低コストかつ短いTATで製造することが可能とな
る。
性層とメサ型素子分離領域との境界のゲート電極で覆わ
れた部分における、閾値電圧の低い寄生トランジスタの
発生が防止される。本発明の半導体装置の製造方法によ
れば、サブスレッシュホールド特性に優れた半導体装置
を低コストかつ短いTATで製造することが可能とな
る。
【図1】図1は本発明の半導体装置の断面図である。
【図2】図2は図1のX−X’における断面図である。
【図3】図3(a)〜(c)は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図4】図4(d)および(e)は本発明の半導体装置
の製造方法の製造工程を示す断面図であり、図3(c)
に続く工程を表す。
の製造方法の製造工程を示す断面図であり、図3(c)
に続く工程を表す。
【図5】図5(f)および(g)は本発明の半導体装置
の製造方法の製造工程を示す断面図であり、図4(e)
に続く工程を表す。
の製造方法の製造工程を示す断面図であり、図4(e)
に続く工程を表す。
【図6】図6(h)および(i)は本発明の半導体装置
の製造方法の製造工程を示す断面図であり、図5(g)
に続く工程を表す。
の製造方法の製造工程を示す断面図であり、図5(g)
に続く工程を表す。
【図7】図7はSOI基板における素子間分離技術を表
す図であり、(a)はLOCOS法、(b)はSTI
法、(c)はメサ型の分離を表す。
す図であり、(a)はLOCOS法、(b)はSTI
法、(c)はメサ型の分離を表す。
【図8】図8はメサ型の素子分離領域を有する従来の半
導体装置の断面図である。
導体装置の断面図である。
【図9】図9は図8の半導体装置のサブスレッシュホー
ルド特性を表す図である。
ルド特性を表す図である。
【図10】図10(a)および(b)はメサ型の素子分
離領域を有する従来の半導体装置の断面図である。
離領域を有する従来の半導体装置の断面図である。
101…シリコン基板、102…埋め込み酸化膜、10
3、103a…SOI層、104…素子分離領域、10
5…バッファ層、106…第1のサイドウォール、10
6a…絶縁膜、107…熱酸化膜、108…第2のサイ
ドウォール、108a…絶縁膜、109…ゲート酸化
膜、110…ゲート電極、111…ゲートサイドウォー
ル、112…ボディ領域、113…エクステンション、
114…ソース/ドレイン領域、115…層間絶縁膜、
121…SOI基板、122、122a…シリコン酸化
膜、201…シリコン基板、202…埋め込み酸化膜、
203…SOI層、204…LOCOS、205…酸化
膜、206…素子分離領域、211…ゲート酸化膜、2
12…ゲート電極、213…サイドウォール。
3、103a…SOI層、104…素子分離領域、10
5…バッファ層、106…第1のサイドウォール、10
6a…絶縁膜、107…熱酸化膜、108…第2のサイ
ドウォール、108a…絶縁膜、109…ゲート酸化
膜、110…ゲート電極、111…ゲートサイドウォー
ル、112…ボディ領域、113…エクステンション、
114…ソース/ドレイン領域、115…層間絶縁膜、
121…SOI基板、122、122a…シリコン酸化
膜、201…シリコン基板、202…埋め込み酸化膜、
203…SOI層、204…LOCOS、205…酸化
膜、206…素子分離領域、211…ゲート酸化膜、2
12…ゲート電極、213…サイドウォール。
Claims (10)
- 【請求項1】基板と、 前記基板上に形成された埋め込み絶縁膜と、 前記埋め込み絶縁膜上の一部に形成された複数の半導体
層と、 前記半導体層を互いに分離する、前記埋め込み絶縁膜の
露出部分である素子分離領域と、 前記半導体層の一部であるチャネル形成領域と、 前記チャネル形成領域を挟んで前記半導体層に形成され
たソース領域およびドレイン領域と、 少なくとも前記チャネル形成領域上に形成されたゲート
絶縁膜と、 前記半導体層の側面を含む、前記半導体層と前記素子分
離領域との境界部分の前記素子分離領域上に形成され
た、絶縁膜からなる第1のサイドウォールと、 前記境界部分の前記半導体層上に形成され、前記境界部
分の上部で前記第1のサイドウォールと接する、絶縁膜
からなる第2のサイドウォールと、 前記ゲート絶縁膜上、および前記境界部分を含む前記素
子分離領域上の一部に、前記第1および第2のサイドウ
ォールを介して形成されたゲート電極とを有する半導体
装置。 - 【請求項2】前記半導体層の側面と前記第1のサイドウ
ォールとの間に、膜応力を緩和するバッファ層を有する
請求項1記載の半導体装置。 - 【請求項3】前記境界部分の前記半導体層上面と前記第
2のサイドウォールとの間に、膜応力を緩和するバッフ
ァ層を有する請求項1記載の半導体装置。 - 【請求項4】前記チャネル形成領域と前記ソース領域と
の間、および前記チャネル形成領域と前記ドレイン領域
との間の前記半導体層に形成された、チャネルと同じ導
電型の不純物を含有するエクステンション領域と、 前記エクステンション領域上であって、前記ゲート電極
の側面に形成された、絶縁膜からなるゲートサイドウォ
ールをさらに有する請求項1記載の半導体装置。 - 【請求項5】基板上に形成された埋め込み絶縁膜上の一
部に複数の半導体層を形成し、前記半導体層以外の部分
に、前記埋め込み絶縁膜が露出した素子分離領域を形成
する工程と、 前記半導体層の側面を含む、前記半導体層と前記素子分
離領域との境界部分の前記素子分離領域上に、絶縁膜か
らなる第1のサイドウォールを形成する工程と、 前記境界部分の前記半導体層上に、前記境界部分の上部
で前記第1のサイドウォールと接する、絶縁膜からなる
第2のサイドウォールを形成する工程と、 前記半導体層の一部であるチャネル形成領域上にゲート
絶縁膜を形成する工程と、 前記ゲート絶縁膜上、および前記境界部分を含む前記素
子分離領域上の一部に、前記第1および第2のサイドウ
ォールを介してゲート電極を形成する工程と、 前記チャネル形成領域を挟んで前記半導体層にソース領
域およびドレイン領域を形成する工程とを有する半導体
装置の製造方法。 - 【請求項6】前記半導体層および前記素子分離領域を形
成する工程は、前記埋め込み絶縁膜上の全面に前記半導
体層の材料層を形成する工程と、 前記材料層上の一部にマスク層を形成する工程と、 前記マスク層を用いて前記材料層にエッチングを行い、
前記素子分離領域の前記埋め込み絶縁膜を露出させる工
程とを有する請求項5記載の半導体装置の製造方法。 - 【請求項7】前記第1のサイドウォールを形成する工程
は、前記材料層にエッチングを行った後、前記マスク
層、前記半導体層の側面および前記素子分離領域を被覆
する第1の絶縁膜を形成する工程と、 前記第1の絶縁膜にエッチバックを行い、前記マスク層
の側面および前記半導体層の側面を含む、前記境界部分
の前記素子分離領域上に、前記第1のサイドウォールを
形成する工程と、 前記マスク層を除去する工程とを有する請求項6記載の
半導体装置の製造方法。 - 【請求項8】前記第2のサイドウォールを形成する工程
は、前記第1のサイドウォールを形成した後、少なくと
も前記第1のサイドウォールおよび前記半導体層を被覆
する第2の絶縁膜を形成する工程と、 前記第2の絶縁膜にエッチバックを行う工程とを有する
請求項5記載の半導体装置の製造方法。 - 【請求項9】前記半導体層の側面と前記第1のサイドウ
ォールとの間、および前記境界部分の前記半導体層上面
と前記第2のサイドウォールとの間に、膜応力を緩和す
るバッファ層を形成する工程をさらに有する請求項5記
載の半導体装置の製造方法。 - 【請求項10】前記ゲート電極を形成した後、前記ゲー
ト電極をマスクとして、チャネルと同じ導電型の不純物
を前記半導体層にイオン注入し、エクステンション領域
を形成する工程と、 前記ゲート電極の側面に絶縁膜からなるゲートサイドウ
ォールを形成する工程とをさらに有し、 前記ソース領域およびドレイン領域を形成する工程は、
前記ゲートサイドウォールをマスクとして、チャネルと
同じ導電型の不純物をイオン注入する工程を含む請求項
5記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001032813A JP2002237601A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001032813A JP2002237601A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002237601A true JP2002237601A (ja) | 2002-08-23 |
Family
ID=18896678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001032813A Pending JP2002237601A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002237601A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7339758B2 (en) | 2003-12-26 | 2008-03-04 | Seiko Epson Corporation | Etching method, a substrate with a plurality of concave portions, a microlens substrate, a transmission screen and a rear projection |
-
2001
- 2001-02-08 JP JP2001032813A patent/JP2002237601A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7339758B2 (en) | 2003-12-26 | 2008-03-04 | Seiko Epson Corporation | Etching method, a substrate with a plurality of concave portions, a microlens substrate, a transmission screen and a rear projection |
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