JP2002237601A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】ＳＯＩ活性層とメサ型素子分離領域との境界の
ゲート電極で覆われた部分における、閾値電圧の低い寄
生トランジスタの発生を効果的に防止できる半導体装置
およびその製造方法を提供する。 【解決手段】基板１０１上に形成された埋め込み絶縁膜
１０２と、埋め込み絶縁膜１０２に形成された半導体層
（ＳＯＩ層）１０３および素子分離領域１０４と、半導
体層１０３の一部であるチャネル形成領域、ソース領域
およびドレイン領域と、チャネル形成領域上に形成され
たゲート絶縁膜１０９と、半導体層１０３と素子分離領
域１０４との境界部分に形成された絶縁膜からなる第１
のサイドウォール１０６および第２のサイドウォール１
０８と、ゲート絶縁膜１０９上および素子分離領域１０
４上の一部に、第１および第２のサイドウォールを介し
て形成されたゲート電極１１０とを有する半導体装置お
よびその製造方法。
ゲート電極で覆われた部分における、閾値電圧の低い寄
生トランジスタの発生を効果的に防止できる半導体装置
およびその製造方法を提供する。 【解決手段】基板１０１上に形成された埋め込み絶縁膜
１０２と、埋め込み絶縁膜１０２に形成された半導体層
（ＳＯＩ層）１０３および素子分離領域１０４と、半導
体層１０３の一部であるチャネル形成領域、ソース領域
およびドレイン領域と、チャネル形成領域上に形成され
たゲート絶縁膜１０９と、半導体層１０３と素子分離領
域１０４との境界部分に形成された絶縁膜からなる第１
のサイドウォール１０６および第２のサイドウォール１
０８と、ゲート絶縁膜１０９上および素子分離領域１０
４上の一部に、第１および第２のサイドウォールを介し
て形成されたゲート電極１１０とを有する半導体装置お
よびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ＳＯＩ（silicon oninsula
torまたはsemiconductor on insulator）型基板に形成
された半導体装置およびその製造方法に関する。
その製造方法に関し、特に、ＳＯＩ（silicon oninsula
torまたはsemiconductor on insulator）型基板に形成
された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタＬＳＩの高集積化・
高性能化に伴い、ＳＯＩ構造が注目されている。ＳＯＩ
構造によれば、絶縁膜（シリコン酸化膜）によって完全
な素子間分離が行われる。したがって、ソフトエラーや
ラッチアップが抑制され、集積度の高いＬＳＩにおいて
も、高い信頼性が得られる。また、拡散層の接合容量が
減少するため、スイッチングに伴う充放電が少なくな
る。これにより、高速化・低消費電力化に対しても有利
となる。
高性能化に伴い、ＳＯＩ構造が注目されている。ＳＯＩ
構造によれば、絶縁膜（シリコン酸化膜）によって完全
な素子間分離が行われる。したがって、ソフトエラーや
ラッチアップが抑制され、集積度の高いＬＳＩにおいて
も、高い信頼性が得られる。また、拡散層の接合容量が
減少するため、スイッチングに伴う充放電が少なくな
る。これにより、高速化・低消費電力化に対しても有利
となる。
【０００３】ＳＯＩ型ＭＯＳＦＥＴの動作モードは２つ
に大別される。一方は、ゲート電極直下のボディ領域に
誘起された空乏層がボディ領域の底面、すなわち埋め込
み酸化膜との界面にまで到達する完全空乏型（ＦＤ；fu
ll depletion）である。他方は、空乏層がボディ領域の
底面まで到達せず、中性領域が残る部分空乏型（partia
l depletion)である。
に大別される。一方は、ゲート電極直下のボディ領域に
誘起された空乏層がボディ領域の底面、すなわち埋め込
み酸化膜との界面にまで到達する完全空乏型（ＦＤ；fu
ll depletion）である。他方は、空乏層がボディ領域の
底面まで到達せず、中性領域が残る部分空乏型（partia
l depletion)である。
【０００４】前者の完全空乏型ＳＯＩ−ＭＯＳＦＥＴを
作製する場合、動作時にボディ領域に中性領域が残らな
いように、非常に薄いＳＯＩ層を均一に形成する必要が
ある。完全空乏型ＳＯＩ−ＭＯＳＦＥＴは動作特性上、
サブスレッシュホールド特性（Ｓ値）が改善されるとい
う大きな利点をもつ。
作製する場合、動作時にボディ領域に中性領域が残らな
いように、非常に薄いＳＯＩ層を均一に形成する必要が
ある。完全空乏型ＳＯＩ−ＭＯＳＦＥＴは動作特性上、
サブスレッシュホールド特性（Ｓ値）が改善されるとい
う大きな利点をもつ。
【０００５】完全空乏化された状態では、ゲート電極直
下の空乏層の厚さが埋め込み酸化膜によって制限される
ため、空乏電荷量が部分空乏型よりも大幅に減少し、か
わってドレイン電流に寄与する可動電荷が増加する。そ
の結果、急峻なサブスレッシュホールド特性が得られ
る。０．１３μｍ世代以降で完全空乏型ＳＯＩ−ＭＯＳ
ＦＥＴを形成するためには、ＳＯＩ層の膜厚を２０ｎｍ
程度に抑える必要がある。
下の空乏層の厚さが埋め込み酸化膜によって制限される
ため、空乏電荷量が部分空乏型よりも大幅に減少し、か
わってドレイン電流に寄与する可動電荷が増加する。そ
の結果、急峻なサブスレッシュホールド特性が得られ
る。０．１３μｍ世代以降で完全空乏型ＳＯＩ−ＭＯＳ
ＦＥＴを形成するためには、ＳＯＩ層の膜厚を２０ｎｍ
程度に抑える必要がある。
【０００６】Ｓ値が改善された場合、すなわち、非常に
急峻なＳ特性が得られた場合、オフリーク電流を抑制し
ながら閾値電圧を下げることができる。その結果、低い
動作電圧でもドレイン電流が確保され、例えば１Ｖ以下
で動作して閾値電圧も０．３Ｖ以下となるような、極め
て消費電力の低いデバイスの作製が可能となる。したが
って、今後、高集積度・高性能で、かつ低消費電力のデ
バイスのＬＳＩを製造するためには、薄いＳＯＩ層を用
いる完全空乏型ＳＯＩ−ＭＯＳＦＥＴを安定して作製で
きるプロセスを確立することが重要となる。
急峻なＳ特性が得られた場合、オフリーク電流を抑制し
ながら閾値電圧を下げることができる。その結果、低い
動作電圧でもドレイン電流が確保され、例えば１Ｖ以下
で動作して閾値電圧も０．３Ｖ以下となるような、極め
て消費電力の低いデバイスの作製が可能となる。したが
って、今後、高集積度・高性能で、かつ低消費電力のデ
バイスのＬＳＩを製造するためには、薄いＳＯＩ層を用
いる完全空乏型ＳＯＩ−ＭＯＳＦＥＴを安定して作製で
きるプロセスを確立することが重要となる。
【０００７】このように非常に薄いＳＯＩ層にトランジ
スタを形成する場合、特に素子間分離工程において、従
来とは異なる最適なプロセス技術を選択する必要があ
る。一般に、ＳＯＩ基板における素子間分離技術は３つ
に大別される。一つはＬＯＣＯＳ（local oxidation of
silicon）法であり、別の一つはＳＴＩ（shallowtrenc
h isolation）法であり、他の一つはメサ（Ｍｅｓａ）
型のトレンチを形成する方法である。
スタを形成する場合、特に素子間分離工程において、従
来とは異なる最適なプロセス技術を選択する必要があ
る。一般に、ＳＯＩ基板における素子間分離技術は３つ
に大別される。一つはＬＯＣＯＳ（local oxidation of
silicon）法であり、別の一つはＳＴＩ（shallowtrenc
h isolation）法であり、他の一つはメサ（Ｍｅｓａ）
型のトレンチを形成する方法である。
【０００８】図７（ａ）〜（ｃ）に示すように、ＳＯＩ
基板はシリコン基板２０１、埋め込み酸化膜２０２およ
びＳＯＩ層２０３を有する。ＬＯＣＯＳ法によれば、図
７（ａ）に示すように、ＳＯＩ層の一部を酸化して、埋
め込み酸化膜２０２に接続するＬＯＣＯＳ２０４を形成
する。ＳＴＩ法によれば、図７（ｂ）に示すように、Ｓ
ＯＩ層２０３の一部を除去し、埋め込み酸化膜２０２が
露出するようにトレンチを形成した後、トレンチ内を酸
化膜２０５によって埋め込む。メサ型の分離によれば、
ＳＯＩ層２０３の一部を除去し、埋め込み酸化膜２０２
が露出した素子分離領域２０６が形成される。
基板はシリコン基板２０１、埋め込み酸化膜２０２およ
びＳＯＩ層２０３を有する。ＬＯＣＯＳ法によれば、図
７（ａ）に示すように、ＳＯＩ層の一部を酸化して、埋
め込み酸化膜２０２に接続するＬＯＣＯＳ２０４を形成
する。ＳＴＩ法によれば、図７（ｂ）に示すように、Ｓ
ＯＩ層２０３の一部を除去し、埋め込み酸化膜２０２が
露出するようにトレンチを形成した後、トレンチ内を酸
化膜２０５によって埋め込む。メサ型の分離によれば、
ＳＯＩ層２０３の一部を除去し、埋め込み酸化膜２０２
が露出した素子分離領域２０６が形成される。
【０００９】上記の素子間分離技術をそれぞれ薄いＳＯ
Ｉ層の素子間分離工程に適用した場合、以下のような問
題点がある。まず、ＬＯＣＯＳ法の場合、通常のシリコ
ン基板にＬＯＣＯＳを形成する場合と同様のプロセスフ
ローを適用できるが、ＬＯＣＯＳ酸化速度のパターン依
存性が問題となる。ＬＯＣＯＳ酸化速度は、広い素子分
離領域で相対的に速く、狭い素子分離領域では相対的に
遅くなりやすい。
Ｉ層の素子間分離工程に適用した場合、以下のような問
題点がある。まず、ＬＯＣＯＳ法の場合、通常のシリコ
ン基板にＬＯＣＯＳを形成する場合と同様のプロセスフ
ローを適用できるが、ＬＯＣＯＳ酸化速度のパターン依
存性が問題となる。ＬＯＣＯＳ酸化速度は、広い素子分
離領域で相対的に速く、狭い素子分離領域では相対的に
遅くなりやすい。
【００１０】したがって、狭い素子分離領域でＬＯＣＯ
Ｓ酸化膜が埋め込み酸化膜に到達し、素子間が完全に分
離されるまでＳＯＩ層の酸化を進めると、図７（ａ）に
示すように、広い素子分離領域（ＬＯＣＯＳ２０４）に
接する部分のＳＯＩ層２０３が、埋め込み酸化膜からの
回り込みによる酸化の影響から変形する。その結果、ス
トレスに起因した欠陥が、ソース・ドレイン間リークを
もたらすことが明らかになっている。また、パターンの
微細化に伴って、通常のシリコン基板の場合と同様に、
ＬＯＣＯＳ端部での寸法変換差も問題になる。
Ｓ酸化膜が埋め込み酸化膜に到達し、素子間が完全に分
離されるまでＳＯＩ層の酸化を進めると、図７（ａ）に
示すように、広い素子分離領域（ＬＯＣＯＳ２０４）に
接する部分のＳＯＩ層２０３が、埋め込み酸化膜からの
回り込みによる酸化の影響から変形する。その結果、ス
トレスに起因した欠陥が、ソース・ドレイン間リークを
もたらすことが明らかになっている。また、パターンの
微細化に伴って、通常のシリコン基板の場合と同様に、
ＬＯＣＯＳ端部での寸法変換差も問題になる。
【００１１】次に、ＳＴＩ法の場合、ＬＯＣＯＳ法に比
べて寸法変換差やストレスの問題は軽微であるため、Ｓ
ＯＩ層が厚い場合には、最適な素子分離技術と考えられ
る。しかしながら、例えば０．１３μｍ世代の完全空乏
型ＳＯＩ−ＭＯＳＦＥＴを作製する場合のように、ＳＯ
Ｉ層が非常に薄い場合には、図７（ｂ）に示すように、
わずかな段差に対して絶縁膜（酸化膜２０５）による埋
め込みと化学機械研磨（ＣＭＰ；chemical mechanical
polishing)処理を施すことになる。したがって、ＣＭＰ
のプロセスマージンが不足したり、コストやターン・ア
ラウンド・タイム（ＴＡＴ）が問題となる。
べて寸法変換差やストレスの問題は軽微であるため、Ｓ
ＯＩ層が厚い場合には、最適な素子分離技術と考えられ
る。しかしながら、例えば０．１３μｍ世代の完全空乏
型ＳＯＩ−ＭＯＳＦＥＴを作製する場合のように、ＳＯ
Ｉ層が非常に薄い場合には、図７（ｂ）に示すように、
わずかな段差に対して絶縁膜（酸化膜２０５）による埋
め込みと化学機械研磨（ＣＭＰ；chemical mechanical
polishing)処理を施すことになる。したがって、ＣＭＰ
のプロセスマージンが不足したり、コストやターン・ア
ラウンド・タイム（ＴＡＴ）が問題となる。
【００１２】これに対し、メサ型分離の場合には、図７
（ｃ）に示すように、ＳＯＩ層２０３を埋め込み酸化膜
２０２に到達するまでエッチングするだけでよく、他の
プロセスに比較してプロセスが単純である。したがっ
て、コストメリットやＴＡＴ短縮効果が大きい。
（ｃ）に示すように、ＳＯＩ層２０３を埋め込み酸化膜
２０２に到達するまでエッチングするだけでよく、他の
プロセスに比較してプロセスが単純である。したがっ
て、コストメリットやＴＡＴ短縮効果が大きい。
【００１３】前述した部分空乏型ＳＯＩ−ＭＯＳＦＥＴ
の場合、例えば１５０ｎｍ程度の膜厚のＳＯＩ層が用い
られる。このように厚く形成されたＳＯＩ層に、メサ型
分離を適用すると、ＳＯＩ層の膜厚の段差が埋め込み酸
化膜上にそのまま残る。したがって、段差を被覆するよ
うに形成されるゲート電極の加工が困難であった。一
方、例えば２０ｎｍ程度の薄いＳＯＩ層を用いる完全空
乏型ＳＯＩ−ＭＯＳＦＥＴの場合には、メサ型による段
差がわずかであり、このような問題が回避される。以上
のように、非常に薄いＳＯＩ層の素子分離技術として
は、メサ型が適している。したがって、非常に薄いＳＯ
Ｉ層にＭＯＳＦＥＴを作製するプロセスにおいて、メサ
型の素子分離技術の確立が今後さらに重要となる。
の場合、例えば１５０ｎｍ程度の膜厚のＳＯＩ層が用い
られる。このように厚く形成されたＳＯＩ層に、メサ型
分離を適用すると、ＳＯＩ層の膜厚の段差が埋め込み酸
化膜上にそのまま残る。したがって、段差を被覆するよ
うに形成されるゲート電極の加工が困難であった。一
方、例えば２０ｎｍ程度の薄いＳＯＩ層を用いる完全空
乏型ＳＯＩ−ＭＯＳＦＥＴの場合には、メサ型による段
差がわずかであり、このような問題が回避される。以上
のように、非常に薄いＳＯＩ層の素子分離技術として
は、メサ型が適している。したがって、非常に薄いＳＯ
Ｉ層にＭＯＳＦＥＴを作製するプロセスにおいて、メサ
型の素子分離技術の確立が今後さらに重要となる。
【００１４】
【発明が解決しようとする課題】メサ型の素子分離技術
を採用する場合、ＳＯＩ層を加工してＳＯＩ層の一部を
除去し、シリコンの島を形成する。その後、図８に示す
ように、シリコン（ＳＯＩ層２０３）表面を酸化してゲ
ート酸化膜２１１を形成してから、その上部にゲート電
極材料を成膜し、ゲート電極パターンに加工する。ゲー
ト電極２１２はＳＯＩ活性層領域２０３と素子分離領域
２０６の境界部分でＳＯＩ層２０３側面に回り込むた
め、図８の矢印部分で電界が集中し、結果的に閾値電圧
の低い寄生ＭＯＳＦＥＴが形成される。
を採用する場合、ＳＯＩ層を加工してＳＯＩ層の一部を
除去し、シリコンの島を形成する。その後、図８に示す
ように、シリコン（ＳＯＩ層２０３）表面を酸化してゲ
ート酸化膜２１１を形成してから、その上部にゲート電
極材料を成膜し、ゲート電極パターンに加工する。ゲー
ト電極２１２はＳＯＩ活性層領域２０３と素子分離領域
２０６の境界部分でＳＯＩ層２０３側面に回り込むた
め、図８の矢印部分で電界が集中し、結果的に閾値電圧
の低い寄生ＭＯＳＦＥＴが形成される。
【００１５】図９は、メサ型の素子分離領域が形成され
たＳＯＩ−ＭＯＳＦＥＴのサブスレッシュホールド特性
を表し、ゲート電極ＶG に対してドレイン電流ＩD をプ
ロットしたものである。図９に示すように、ＳＯＩ活性
層領域２０３と素子分離領域２０６の境界付近（図８の
矢印部分）のリーク電流が原因で、トランジスタ全体の
サブスレッシュホールド特性にハンプが発生する。した
がって、優れたターン・オフ特性が得られないという問
題がある。
たＳＯＩ−ＭＯＳＦＥＴのサブスレッシュホールド特性
を表し、ゲート電極ＶG に対してドレイン電流ＩD をプ
ロットしたものである。図９に示すように、ＳＯＩ活性
層領域２０３と素子分離領域２０６の境界付近（図８の
矢印部分）のリーク電流が原因で、トランジスタ全体の
サブスレッシュホールド特性にハンプが発生する。した
がって、優れたターン・オフ特性が得られないという問
題がある。
【００１６】このような電界集中を避けるため、図１０
（ａ）に示すように、ＳＯＩ活性層２０３の島に絶縁膜
からなるサイドウォール２１３を設けるプロセスも考案
されている。このプロセスによれば、例えばシリコン酸
化膜からなる素子分離マスクを用いて、ＳＯＩ層にエッ
チングを行って島を形成してから、例えばシリコン窒化
膜を全面に形成する。次に、シリコン窒化膜のエッチバ
ックを行って、サイドウォール２１３を形成してから素
子分離マスクを除去する。その後、図１０（ａ）に示す
ように、ゲート電極２１２を形成すると、ＳＯＩ活性層
２０３の側面にシリコン窒化膜からなるサイドウォール
２１３が形成されていることから、ゲート電極２１２の
回り込みが避けられる。
（ａ）に示すように、ＳＯＩ活性層２０３の島に絶縁膜
からなるサイドウォール２１３を設けるプロセスも考案
されている。このプロセスによれば、例えばシリコン酸
化膜からなる素子分離マスクを用いて、ＳＯＩ層にエッ
チングを行って島を形成してから、例えばシリコン窒化
膜を全面に形成する。次に、シリコン窒化膜のエッチバ
ックを行って、サイドウォール２１３を形成してから素
子分離マスクを除去する。その後、図１０（ａ）に示す
ように、ゲート電極２１２を形成すると、ＳＯＩ活性層
２０３の側面にシリコン窒化膜からなるサイドウォール
２１３が形成されていることから、ゲート電極２１２の
回り込みが避けられる。
【００１７】しかしながら、図１０（ａ）に示すように
サイドウォール２１３を設けた場合にも、図１０（ｂ）
に矢印で示すように、ＳＯＩ活性層２０３端部に含まれ
る不純物が埋め込み酸化膜２０２中に拡散する影響等に
より、ＳＯＩ活性層２０３端部において実効的な不純物
濃度が低下する。その結果、閾値が低い寄生ＭＯＳトラ
ンジスタの発生を、完全に抑制することはできない。
サイドウォール２１３を設けた場合にも、図１０（ｂ）
に矢印で示すように、ＳＯＩ活性層２０３端部に含まれ
る不純物が埋め込み酸化膜２０２中に拡散する影響等に
より、ＳＯＩ活性層２０３端部において実効的な不純物
濃度が低下する。その結果、閾値が低い寄生ＭＯＳトラ
ンジスタの発生を、完全に抑制することはできない。
【００１８】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、ＳＯＩ活性層とメサ型
素子分離領域との境界のゲート電極で覆われた部分にお
ける、閾値電圧の低い寄生トランジスタの発生を効果的
に防止できる半導体装置およびその製造方法を提供する
ことを目的とする。
のであり、したがって本発明は、ＳＯＩ活性層とメサ型
素子分離領域との境界のゲート電極で覆われた部分にお
ける、閾値電圧の低い寄生トランジスタの発生を効果的
に防止できる半導体装置およびその製造方法を提供する
ことを目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、基板と、前記基板上に形成
された埋め込み絶縁膜と、前記埋め込み絶縁膜上の一部
に形成された複数の半導体層と、前記半導体層を互いに
分離する、前記埋め込み絶縁膜の露出部分である素子分
離領域と、前記半導体層の一部であるチャネル形成領域
と、前記チャネル形成領域を挟んで前記半導体層に形成
されたソース領域およびドレイン領域と、少なくとも前
記チャネル形成領域上に形成されたゲート絶縁膜と、前
記半導体層の側面を含む、前記半導体層と前記素子分離
領域との境界部分の前記素子分離領域上に形成された、
絶縁膜からなる第１のサイドウォールと、前記境界部分
の前記半導体層上に形成され、前記境界部分の上部で前
記第１のサイドウォールと接する、絶縁膜からなる第２
のサイドウォールと、前記ゲート絶縁膜上、および前記
境界部分を含む前記素子分離領域上の一部に、前記第１
および第２のサイドウォールを介して形成されたゲート
電極とを有することを特徴とする。
め、本発明の半導体装置は、基板と、前記基板上に形成
された埋め込み絶縁膜と、前記埋め込み絶縁膜上の一部
に形成された複数の半導体層と、前記半導体層を互いに
分離する、前記埋め込み絶縁膜の露出部分である素子分
離領域と、前記半導体層の一部であるチャネル形成領域
と、前記チャネル形成領域を挟んで前記半導体層に形成
されたソース領域およびドレイン領域と、少なくとも前
記チャネル形成領域上に形成されたゲート絶縁膜と、前
記半導体層の側面を含む、前記半導体層と前記素子分離
領域との境界部分の前記素子分離領域上に形成された、
絶縁膜からなる第１のサイドウォールと、前記境界部分
の前記半導体層上に形成され、前記境界部分の上部で前
記第１のサイドウォールと接する、絶縁膜からなる第２
のサイドウォールと、前記ゲート絶縁膜上、および前記
境界部分を含む前記素子分離領域上の一部に、前記第１
および第２のサイドウォールを介して形成されたゲート
電極とを有することを特徴とする。
【００２０】本発明の半導体装置は、好適には、前記半
導体層の側面と前記第１のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
本発明の半導体装置は、好適には、前記境界部分の前記
半導体層上面と前記第２のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
導体層の側面と前記第１のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
本発明の半導体装置は、好適には、前記境界部分の前記
半導体層上面と前記第２のサイドウォールとの間に、膜
応力を緩和するバッファ層を有することを特徴とする。
【００２１】本発明の半導体装置は、好適には、前記チ
ャネル形成領域と前記ソース領域との間、および前記チ
ャネル形成領域と前記ドレイン領域との間の前記半導体
層に形成された、チャネルと同じ導電型の不純物を含有
するエクステンション領域と、前記エクステンション領
域上であって、前記ゲート電極の側面に形成された、絶
縁膜からなるゲートサイドウォールをさらに有すること
を特徴とする。
ャネル形成領域と前記ソース領域との間、および前記チ
ャネル形成領域と前記ドレイン領域との間の前記半導体
層に形成された、チャネルと同じ導電型の不純物を含有
するエクステンション領域と、前記エクステンション領
域上であって、前記ゲート電極の側面に形成された、絶
縁膜からなるゲートサイドウォールをさらに有すること
を特徴とする。
【００２２】これにより、薄い半導体層にメサ型の素子
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。したがって、閾値の低い寄生トランジスタの
発生が抑制され、サブスレッシュホールド特性に優れた
半導体装置が得られる。
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。したがって、閾値の低い寄生トランジスタの
発生が抑制され、サブスレッシュホールド特性に優れた
半導体装置が得られる。
【００２３】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、基板上に形成された埋め
込み絶縁膜上の一部に複数の半導体層を形成し、前記半
導体層以外の部分に、前記埋め込み絶縁膜が露出した素
子分離領域を形成する工程と、前記半導体層の側面を含
む、前記半導体層と前記素子分離領域との境界部分の前
記素子分離領域上に、絶縁膜からなる第１のサイドウォ
ールを形成する工程と、前記境界部分の前記半導体層上
に、前記境界部分の上部で前記第１のサイドウォールと
接する、絶縁膜からなる第２のサイドウォールを形成す
る工程と、前記半導体層の一部であるチャネル形成領域
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上、および前記境界部分を含む前記素子分離領域上の一
部に、前記第１および第２のサイドウォールを介してゲ
ート電極を形成する工程と、前記チャネル形成領域を挟
んで前記半導体層にソース領域およびドレイン領域を形
成する工程とを有することを特徴とする。
明の半導体装置の製造方法は、基板上に形成された埋め
込み絶縁膜上の一部に複数の半導体層を形成し、前記半
導体層以外の部分に、前記埋め込み絶縁膜が露出した素
子分離領域を形成する工程と、前記半導体層の側面を含
む、前記半導体層と前記素子分離領域との境界部分の前
記素子分離領域上に、絶縁膜からなる第１のサイドウォ
ールを形成する工程と、前記境界部分の前記半導体層上
に、前記境界部分の上部で前記第１のサイドウォールと
接する、絶縁膜からなる第２のサイドウォールを形成す
る工程と、前記半導体層の一部であるチャネル形成領域
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上、および前記境界部分を含む前記素子分離領域上の一
部に、前記第１および第２のサイドウォールを介してゲ
ート電極を形成する工程と、前記チャネル形成領域を挟
んで前記半導体層にソース領域およびドレイン領域を形
成する工程とを有することを特徴とする。
【００２４】本発明の半導体装置の製造方法は、好適に
は、前記半導体層および前記素子分離領域を形成する工
程は、前記埋め込み絶縁膜上の全面に前記半導体層の材
料層を形成する工程と、前記材料層上の一部にマスク層
を形成する工程と、前記マスク層を用いて前記材料層に
エッチングを行い、前記素子分離領域の前記埋め込み絶
縁膜を露出させる工程とを有することを特徴とする。
は、前記半導体層および前記素子分離領域を形成する工
程は、前記埋め込み絶縁膜上の全面に前記半導体層の材
料層を形成する工程と、前記材料層上の一部にマスク層
を形成する工程と、前記マスク層を用いて前記材料層に
エッチングを行い、前記素子分離領域の前記埋め込み絶
縁膜を露出させる工程とを有することを特徴とする。
【００２５】本発明の半導体装置の製造方法は、好適に
は、前記第１のサイドウォールを形成する工程は、前記
材料層にエッチングを行った後、前記マスク層、前記半
導体層の側面を被覆する第１の絶縁膜を形成する工程
と、前記第１の絶縁膜にエッチバックを行い、前記マス
ク層の側面および前記半導体層の側面を含む、前記境界
部分の前記素子分離領域上に、前記第１のサイドウォー
ルを形成する工程と、前記マスク層を除去する工程とを
有することを特徴とする。
は、前記第１のサイドウォールを形成する工程は、前記
材料層にエッチングを行った後、前記マスク層、前記半
導体層の側面を被覆する第１の絶縁膜を形成する工程
と、前記第１の絶縁膜にエッチバックを行い、前記マス
ク層の側面および前記半導体層の側面を含む、前記境界
部分の前記素子分離領域上に、前記第１のサイドウォー
ルを形成する工程と、前記マスク層を除去する工程とを
有することを特徴とする。
【００２６】本発明の半導体装置の製造方法は、好適に
は、前記第２のサイドウォールを形成する工程は、前記
第１のサイドウォールを形成した後、少なくとも前記第
１のサイドウォールおよび前記半導体層を被覆する第２
の絶縁膜を形成する工程と、前記第２の絶縁膜にエッチ
バックを行う工程とを有することを特徴とする。
は、前記第２のサイドウォールを形成する工程は、前記
第１のサイドウォールを形成した後、少なくとも前記第
１のサイドウォールおよび前記半導体層を被覆する第２
の絶縁膜を形成する工程と、前記第２の絶縁膜にエッチ
バックを行う工程とを有することを特徴とする。
【００２７】本発明の半導体装置の製造方法は、好適に
は、前記半導体層の側面と前記第１のサイドウォールと
の間、および前記境界部分の前記半導体層上面と前記第
２のサイドウォールとの間に、膜応力を緩和するバッフ
ァ層を形成する工程をさらに有することを特徴とする。
は、前記半導体層の側面と前記第１のサイドウォールと
の間、および前記境界部分の前記半導体層上面と前記第
２のサイドウォールとの間に、膜応力を緩和するバッフ
ァ層を形成する工程をさらに有することを特徴とする。
【００２８】本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極を形成した後、前記ゲート電極をマ
スクとして、チャネルと同じ導電型の不純物を前記半導
体層にイオン注入し、エクステンション領域を形成する
工程と、前記ゲート電極の側面に絶縁膜からなるゲート
サイドウォールを形成する工程とをさらに有し、前記ソ
ース領域およびドレイン領域を形成する工程は、前記ゲ
ートサイドウォールをマスクとして、チャネルと同じ導
電型の不純物をイオン注入する工程を含むことを特徴と
する。
は、前記ゲート電極を形成した後、前記ゲート電極をマ
スクとして、チャネルと同じ導電型の不純物を前記半導
体層にイオン注入し、エクステンション領域を形成する
工程と、前記ゲート電極の側面に絶縁膜からなるゲート
サイドウォールを形成する工程とをさらに有し、前記ソ
ース領域およびドレイン領域を形成する工程は、前記ゲ
ートサイドウォールをマスクとして、チャネルと同じ導
電型の不純物をイオン注入する工程を含むことを特徴と
する。
【００２９】これにより、薄い半導体層にメサ型の素子
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。また、本発明の半導体装置の製造方法によれ
ば、第１および第２のサイドウォールを半導体層端部に
自己整合的に形成することが可能である。第１および第
２のサイドウォールを形成することにより、半導体層と
素子分離領域との境界における寄生トランジスタの発生
が抑制され、サブスレッシュホールド特性に優れた半導
体装置を製造することが可能となる。本発明の半導体装
置の製造方法は、低コストでプロセスマージンの大きい
素子分離方法を採用しているため、半導体装置の製造コ
ストの低減やＴＡＴの短縮に有利である。
分離領域を形成して電界効果トランジスタを形成する場
合に、半導体層端部近傍の不純物濃度が低い部分に、ゲ
ート絶縁膜のみを介してゲート電極が形成されるのを防
止できる。また、本発明の半導体装置の製造方法によれ
ば、第１および第２のサイドウォールを半導体層端部に
自己整合的に形成することが可能である。第１および第
２のサイドウォールを形成することにより、半導体層と
素子分離領域との境界における寄生トランジスタの発生
が抑制され、サブスレッシュホールド特性に優れた半導
体装置を製造することが可能となる。本発明の半導体装
置の製造方法は、低コストでプロセスマージンの大きい
素子分離方法を採用しているため、半導体装置の製造コ
ストの低減やＴＡＴの短縮に有利である。
【００３０】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。図１は本実施形態の半導体装置の断面図であ
り、図２は図１のＸ−Ｘ’における断面図である。図１
に示すように、シリコン基板１０１上に埋め込み酸化膜
１０２が形成されている。埋め込み酸化膜１０２上の一
部にＳＯＩ層１０３が形成され、ＳＯＩ層１０３以外の
部分はメサ型の素子分離領域１０４となっている。
びその製造方法の実施の形態について、図面を参照して
説明する。図１は本実施形態の半導体装置の断面図であ
り、図２は図１のＸ−Ｘ’における断面図である。図１
に示すように、シリコン基板１０１上に埋め込み酸化膜
１０２が形成されている。埋め込み酸化膜１０２上の一
部にＳＯＩ層１０３が形成され、ＳＯＩ層１０３以外の
部分はメサ型の素子分離領域１０４となっている。
【００３１】ＳＯＩ層１０３の側面およびＳＯＩ層１０
３近傍の素子分離領域１０４上には、バッファ層１０５
を介して第１のサイドウォール１０６が形成されてい
る。素子分離領域１０４近傍のＳＯＩ層１０３上には、
熱酸化膜１０７を介して第２のサイドウォール１０８が
形成されている。第１のサイドウォール１０６と第２の
サイドウォール１０８との接合面は、ＳＯＩ層１０３と
素子分離領域１０４との境界と、ほぼ同一の面上にあ
る。
３近傍の素子分離領域１０４上には、バッファ層１０５
を介して第１のサイドウォール１０６が形成されてい
る。素子分離領域１０４近傍のＳＯＩ層１０３上には、
熱酸化膜１０７を介して第２のサイドウォール１０８が
形成されている。第１のサイドウォール１０６と第２の
サイドウォール１０８との接合面は、ＳＯＩ層１０３と
素子分離領域１０４との境界と、ほぼ同一の面上にあ
る。
【００３２】第２のサイドウォール１０８が形成されて
いない部分のＳＯＩ層１０３上には、ゲート酸化膜１０
９が形成されている。ＳＯＩ層１０３上の一部と素子分
離領域１０４上の一部に、第１および第２のサイドウォ
ール１０６、１０８を介してゲート電極１１０が形成さ
れている。ゲート１１０の側面には必要に応じてゲート
サイドウォール１１１が設けられる。
いない部分のＳＯＩ層１０３上には、ゲート酸化膜１０
９が形成されている。ＳＯＩ層１０３上の一部と素子分
離領域１０４上の一部に、第１および第２のサイドウォ
ール１０６、１０８を介してゲート電極１１０が形成さ
れている。ゲート１１０の側面には必要に応じてゲート
サイドウォール１１１が設けられる。
【００３３】ゲート長方向に平行な断面においては、図
２に示すように、ゲート電極１１０下部のＳＯＩ層１０
３がボディ領域１１２となる。ゲート電極１１０の側面
には、図１と同様にゲートサイドウォール１１１が形成
される。また、ゲート電極１１０に被覆されていない部
分の第１および第２のサイドウォール１０６、１０８
は、ゲートサイドウォール１１１を形成するためのエッ
チバック工程において、大部分がエッチングされる。し
たがって、図２の断面においては、第１および第２のサ
イドウォール１０６、１０８は、わずかに残る程度であ
り、場合によっては完全に除去される。
２に示すように、ゲート電極１１０下部のＳＯＩ層１０
３がボディ領域１１２となる。ゲート電極１１０の側面
には、図１と同様にゲートサイドウォール１１１が形成
される。また、ゲート電極１１０に被覆されていない部
分の第１および第２のサイドウォール１０６、１０８
は、ゲートサイドウォール１１１を形成するためのエッ
チバック工程において、大部分がエッチングされる。し
たがって、図２の断面においては、第１および第２のサ
イドウォール１０６、１０８は、わずかに残る程度であ
り、場合によっては完全に除去される。
【００３４】ゲートサイドウォール１１１下部のＳＯＩ
層１０３は、キャリアと導電型の同じ不純物が拡散され
たエクステンション１１３である。チャネル形成領域
（ボディ領域１１２）およびその両側のエクステンショ
ン１１３を挟むように、ＳＯＩ層１０３にソース／ドレ
イン領域１１４が形成されている。
層１０３は、キャリアと導電型の同じ不純物が拡散され
たエクステンション１１３である。チャネル形成領域
（ボディ領域１１２）およびその両側のエクステンショ
ン１１３を挟むように、ＳＯＩ層１０３にソース／ドレ
イン領域１１４が形成されている。
【００３５】また、図１および図２に示すように、ＳＯ
Ｉ−ＭＯＳＦＥＴを被覆するように層間絶縁膜１１５が
形成されている。さらに、図示しないが、ソース／ドレ
イン領域１１４やゲート電極１１０の表面に、例えばチ
タンシリサイドやコバルトシリサイド等の高融点金属シ
リサイドを形成することにより、これらの部分を低抵抗
化することが可能である。
Ｉ−ＭＯＳＦＥＴを被覆するように層間絶縁膜１１５が
形成されている。さらに、図示しないが、ソース／ドレ
イン領域１１４やゲート電極１１０の表面に、例えばチ
タンシリサイドやコバルトシリサイド等の高融点金属シ
リサイドを形成することにより、これらの部分を低抵抗
化することが可能である。
【００３６】上記の本実施形態の半導体装置によれば、
第１および第２のサイドウォール１０６、１０８が形成
されていることにより、ＳＯＩ層１０３端部の実効的な
不純物濃度が低下した部分における電界の集中や、寄生
ＭＯＳトランジスタの発生が抑制される。
第１および第２のサイドウォール１０６、１０８が形成
されていることにより、ＳＯＩ層１０３端部の実効的な
不純物濃度が低下した部分における電界の集中や、寄生
ＭＯＳトランジスタの発生が抑制される。
【００３７】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図３（ａ）に示すよう
に、シリコン基板１０１上に埋め込み酸化膜１０２を介
してＳＯＩ層１０３ａを有するＳＯＩ基板１２１の表面
に、熱酸化膜１０７ａを形成する。さらに、熱酸化膜１
０７ａ上にシリコン酸化膜１２２ａを形成する。
造方法について説明する。まず、図３（ａ）に示すよう
に、シリコン基板１０１上に埋め込み酸化膜１０２を介
してＳＯＩ層１０３ａを有するＳＯＩ基板１２１の表面
に、熱酸化膜１０７ａを形成する。さらに、熱酸化膜１
０７ａ上にシリコン酸化膜１２２ａを形成する。
【００３８】シリコン酸化膜１２２ａは素子分離領域１
０４を形成するためのエッチングマスクとして用いられ
る。素子分離領域１０４を形成するためのエッチングマ
スクとしては、シリコン酸化膜以外に、例えばＳｉＯ
Ｎ、ＳｉＯＦ等の絶縁性シリコン化合物や、これらの層
の積層膜等を用いることもできる。
０４を形成するためのエッチングマスクとして用いられ
る。素子分離領域１０４を形成するためのエッチングマ
スクとしては、シリコン酸化膜以外に、例えばＳｉＯ
Ｎ、ＳｉＯＦ等の絶縁性シリコン化合物や、これらの層
の積層膜等を用いることもできる。
【００３９】ＳＯＩ基板１２１のＳＯＩ層１０３ａの膜
厚は例えば２０ｎｍとする。ＳＯＩ層１０３ａの膜厚が
所定の厚さよりも厚い場合には、例えばＳＯＩ層１０３
ａの表面を熱酸化し、酸化された部分を、フッ酸を用い
たウェットエッチングを行って除去する。これにより、
ＳＯＩ層１０３ａを薄膜化することができる。
厚は例えば２０ｎｍとする。ＳＯＩ層１０３ａの膜厚が
所定の厚さよりも厚い場合には、例えばＳＯＩ層１０３
ａの表面を熱酸化し、酸化された部分を、フッ酸を用い
たウェットエッチングを行って除去する。これにより、
ＳＯＩ層１０３ａを薄膜化することができる。
【００４０】ＳＯＩ層１０３ａを所定の厚さ、例えば２
０ｎｍに薄膜化した後、ＳＯＩ基板１２１の表面に熱酸
化膜１０７ａを例えば６ｎｍの膜厚で形成する。その上
層に、低圧化学気相成長法（ＬＰ−ＣＶＤ；low pressu
re chemical vapor deposition）により、シリコン酸化
膜１２２ａを例えば１００ｎｍの膜厚で形成する。シリ
コン酸化膜１２２ａを形成するＬＰ−ＣＶＤの条件は、
例えば、原料ガスＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５
０／１００ｓｃｃｍ、圧力１３．３Ｐａ、基板加熱温度
５２０℃とする。
０ｎｍに薄膜化した後、ＳＯＩ基板１２１の表面に熱酸
化膜１０７ａを例えば６ｎｍの膜厚で形成する。その上
層に、低圧化学気相成長法（ＬＰ−ＣＶＤ；low pressu
re chemical vapor deposition）により、シリコン酸化
膜１２２ａを例えば１００ｎｍの膜厚で形成する。シリ
コン酸化膜１２２ａを形成するＬＰ−ＣＶＤの条件は、
例えば、原料ガスＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５
０／１００ｓｃｃｍ、圧力１３．３Ｐａ、基板加熱温度
５２０℃とする。
【００４１】次に、図３（ｂ）に示すように、ＳＯＩ基
板１２１のＳＯＩ層１０３ａにエッチングを行って、メ
サ型の素子分離領域１０４を形成する。まず、ＳＯＩ活
性層（ＳＯＩ層１０３）を形成する部分に、リソグラフ
ィー工程によりレジスト（不図示）を形成する。続い
て、レジストをマスクとしてドライエッチングを行い、
素子分離領域１０４を形成する部分のシリコン酸化膜１
２２ａと熱酸化膜１０７ａを除去する。シリコン酸化膜
１２２ａのエッチング条件は、例えば、エッチングガス
Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／１００／２００ｓｃｃ
ｍ、圧力６Ｐａ、ＲＦ出力１６００Ｗ、基板温度２０℃
とする。
板１２１のＳＯＩ層１０３ａにエッチングを行って、メ
サ型の素子分離領域１０４を形成する。まず、ＳＯＩ活
性層（ＳＯＩ層１０３）を形成する部分に、リソグラフ
ィー工程によりレジスト（不図示）を形成する。続い
て、レジストをマスクとしてドライエッチングを行い、
素子分離領域１０４を形成する部分のシリコン酸化膜１
２２ａと熱酸化膜１０７ａを除去する。シリコン酸化膜
１２２ａのエッチング条件は、例えば、エッチングガス
Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／１００／２００ｓｃｃ
ｍ、圧力６Ｐａ、ＲＦ出力１６００Ｗ、基板温度２０℃
とする。
【００４２】その後、レジストを除去してから、シリコ
ン酸化膜１２２をマスクとしてＳＯＩ層１０３ａのドラ
イエッチングを行う。これにより、メサ型の素子分離領
域１０４が形成される。ＳＯＩ層１０３ａのエッチング
条件は、例えば、エッチングガスＣ4 Ｆ8 ／Ｏ2 ／Ａｒ
＝５／４／１００ｓｃｃｍ、圧力５．３Ｐａ、ＲＦ出力
４００Ｗ、基板温度１０℃とする。
ン酸化膜１２２をマスクとしてＳＯＩ層１０３ａのドラ
イエッチングを行う。これにより、メサ型の素子分離領
域１０４が形成される。ＳＯＩ層１０３ａのエッチング
条件は、例えば、エッチングガスＣ4 Ｆ8 ／Ｏ2 ／Ａｒ
＝５／４／１００ｓｃｃｍ、圧力５．３Ｐａ、ＲＦ出力
４００Ｗ、基板温度１０℃とする。
【００４３】次に、図３（ｃ）に示すように、バッファ
層１０５としてシリコン酸化膜を、ＬＰ−ＣＶＤにより
全面に例えば５ｎｍの膜厚で形成する。バッファ層１０
５は、シリコンからなるＳＯＩ層１０３の側面と、シリ
コン窒化膜からなる第１のサイドウォール１０６（図１
（ａ）参照）との界面における膜の応力を緩和する目的
で設けられる。
層１０５としてシリコン酸化膜を、ＬＰ−ＣＶＤにより
全面に例えば５ｎｍの膜厚で形成する。バッファ層１０
５は、シリコンからなるＳＯＩ層１０３の側面と、シリ
コン窒化膜からなる第１のサイドウォール１０６（図１
（ａ）参照）との界面における膜の応力を緩和する目的
で設けられる。
【００４４】次に、図４（ｄ）に示すように、第１のサ
イドウォール１０６を形成するためのシリコン窒化膜１
０６ａを、ＬＰ−ＣＶＤにより全面に例えば１００ｎｍ
の膜厚で形成する。シリコン窒化膜１０６ａを形成する
ＬＰ−ＣＶＤの条件は、例えば、原料ガスＳｉＨ2 Ｃｌ
2 ／ＮＨ3 ／Ｎ2 ＝５０／２００／２００ｓｃｃｍ、圧
力７０Ｐａ、基板加熱温度７６０℃とする。
イドウォール１０６を形成するためのシリコン窒化膜１
０６ａを、ＬＰ−ＣＶＤにより全面に例えば１００ｎｍ
の膜厚で形成する。シリコン窒化膜１０６ａを形成する
ＬＰ−ＣＶＤの条件は、例えば、原料ガスＳｉＨ2 Ｃｌ
2 ／ＮＨ3 ／Ｎ2 ＝５０／２００／２００ｓｃｃｍ、圧
力７０Ｐａ、基板加熱温度７６０℃とする。
【００４５】第１のサイドウォール１０６の材料として
は、素子分離領域１０４を形成するためのエッチングマ
スク（シリコン酸化膜１２２）と異なる材料であれば、
窒化シリコン以外を用いることもできる。また、絶縁性
材料の積層膜を用いて第１のサイドウォールを形成する
こともできる。
は、素子分離領域１０４を形成するためのエッチングマ
スク（シリコン酸化膜１２２）と異なる材料であれば、
窒化シリコン以外を用いることもできる。また、絶縁性
材料の積層膜を用いて第１のサイドウォールを形成する
こともできる。
【００４６】次に、図４（ｅ）に示すように、シリコン
窒化膜１０６ａにエッチバック処理を施す。これによ
り、ＳＯＩ層１０３の側面にバッファ層１０５を介し
て、第１のサイドウォール１０６が形成される。シリコ
ン窒化膜１０６ａのエッチバック条件は、例えば、エッ
チングガスＣＦ4 ／Ａｒ＝５０／９５０ｓｃｃｍ、圧力
１０５Ｐａ、ＲＦ出力２００Ｗ、基板温度１０℃とす
る。
窒化膜１０６ａにエッチバック処理を施す。これによ
り、ＳＯＩ層１０３の側面にバッファ層１０５を介し
て、第１のサイドウォール１０６が形成される。シリコ
ン窒化膜１０６ａのエッチバック条件は、例えば、エッ
チングガスＣＦ4 ／Ａｒ＝５０／９５０ｓｃｃｍ、圧力
１０５Ｐａ、ＲＦ出力２００Ｗ、基板温度１０℃とす
る。
【００４７】次に、図５（ｆ）に示すように、素子分離
形成用のマスクであるシリコン酸化膜１２２を、ウェッ
ト処理により除去する。ＬＰ−ＣＶＤにより形成された
シリコン酸化膜１２２は高温アニール処理が施されてい
ないため、下地の熱酸化膜１０７よりも１０倍以上速く
エッチングされる。
形成用のマスクであるシリコン酸化膜１２２を、ウェッ
ト処理により除去する。ＬＰ−ＣＶＤにより形成された
シリコン酸化膜１２２は高温アニール処理が施されてい
ないため、下地の熱酸化膜１０７よりも１０倍以上速く
エッチングされる。
【００４８】その結果、素子分離領域１０４に露出して
いるＳＯＩ基板１２１の埋め込み酸化膜１０２や、ＳＯ
Ｉ層１０３表面の熱酸化膜１０７をほとんどエッチング
せずに、シリコン酸化膜１２２を除去することが可能と
なる。シリコン酸化膜１２２のウェットエッチング条件
は、例えば、薬液組成Ｈ2 Ｏ：ＨＦ＝１００：１、薬液
温度２４℃とする。
いるＳＯＩ基板１２１の埋め込み酸化膜１０２や、ＳＯ
Ｉ層１０３表面の熱酸化膜１０７をほとんどエッチング
せずに、シリコン酸化膜１２２を除去することが可能と
なる。シリコン酸化膜１２２のウェットエッチング条件
は、例えば、薬液組成Ｈ2 Ｏ：ＨＦ＝１００：１、薬液
温度２４℃とする。
【００４９】次に、図５（ｇ）に示すように、第２のサ
イドウォール１０８を形成するためのシリコン窒化膜１
０８ａを、ＬＰ−ＣＶＤにより全面に例えば５０ｎｍの
膜厚で形成する。シリコン窒化膜１０８ａを形成するＬ
Ｐ−ＣＶＤの条件は、図４（ｄ）に示す工程におけるシ
リコン窒化膜１０６ａの成膜条件と同様でよい。また、
第１のサイドウォール１０６を形成するためのシリコン
窒化膜１０６ａと同様に、シリコン窒化膜１０８ａを他
の材料からなる層に変更することもできる。
イドウォール１０８を形成するためのシリコン窒化膜１
０８ａを、ＬＰ−ＣＶＤにより全面に例えば５０ｎｍの
膜厚で形成する。シリコン窒化膜１０８ａを形成するＬ
Ｐ−ＣＶＤの条件は、図４（ｄ）に示す工程におけるシ
リコン窒化膜１０６ａの成膜条件と同様でよい。また、
第１のサイドウォール１０６を形成するためのシリコン
窒化膜１０６ａと同様に、シリコン窒化膜１０８ａを他
の材料からなる層に変更することもできる。
【００５０】次に、図６（ｈ）に示すように、シリコン
窒化膜１０８ａにエッチバック処理を施す。これによ
り、第１のサイドウォール１０６の内側、すなわち、Ｓ
ＯＩ活性層１０３の端部近傍上に第２のサイドウォール
１０８が形成される。シリコン窒化膜１０８ａのエッチ
バック条件は、図４（ｅ）に示す工程におけるシリコン
窒化膜１０６ａのエッチバック条件と同様でよい。
窒化膜１０８ａにエッチバック処理を施す。これによ
り、第１のサイドウォール１０６の内側、すなわち、Ｓ
ＯＩ活性層１０３の端部近傍上に第２のサイドウォール
１０８が形成される。シリコン窒化膜１０８ａのエッチ
バック条件は、図４（ｅ）に示す工程におけるシリコン
窒化膜１０６ａのエッチバック条件と同様でよい。
【００５１】次に、図６（ｉ）に示すように、第２のサ
イドウォール１０８が形成されていない部分の熱酸化膜
１０７を除去してから、熱酸化膜１０７が除去された部
分にゲート酸化膜１０９を形成する。続いて、全面にゲ
ート電極１１０の材料として例えば多結晶シリコン膜を
形成してから、多結晶シリコン膜にエッチングを行い、
ゲート電極１１０を形成する。
イドウォール１０８が形成されていない部分の熱酸化膜
１０７を除去してから、熱酸化膜１０７が除去された部
分にゲート酸化膜１０９を形成する。続いて、全面にゲ
ート電極１１０の材料として例えば多結晶シリコン膜を
形成してから、多結晶シリコン膜にエッチングを行い、
ゲート電極１１０を形成する。
【００５２】次に、リソグラフィー工程により形成され
た所定のパターンのレジストと、ゲート電極１１０をマ
スクとして、ＳＯＩ層１０３に不純物をイオン注入す
る。このイオン注入は、エクステンション１１３（図２
参照）を形成するために行われる。イオン注入後、レジ
ストを除去する。その後、全面に例えばシリコン窒化膜
等の絶縁膜を形成してから、エッチバック処理を施す。
これにより、図１および図２に示すように、ゲート電極
１１０の側面にゲートサイドウォール１１１が形成され
る。また、図２に示すように、ゲート電極１１０に被覆
されていない部分の第１および第２のサイドウォール１
０６、１０８がほとんど除去される。
た所定のパターンのレジストと、ゲート電極１１０をマ
スクとして、ＳＯＩ層１０３に不純物をイオン注入す
る。このイオン注入は、エクステンション１１３（図２
参照）を形成するために行われる。イオン注入後、レジ
ストを除去する。その後、全面に例えばシリコン窒化膜
等の絶縁膜を形成してから、エッチバック処理を施す。
これにより、図１および図２に示すように、ゲート電極
１１０の側面にゲートサイドウォール１１１が形成され
る。また、図２に示すように、ゲート電極１１０に被覆
されていない部分の第１および第２のサイドウォール１
０６、１０８がほとんど除去される。
【００５３】リソグラフィー工程により新たに形成され
た所定のパターンのレジストと、ゲートサイドウォール
１１１をマスクとして、ＳＯＩ層１０３に不純物をイオ
ン注入する。このイオン注入は、ソース／ドレイン領域
１１４（図２参照）を形成するために行われる。イオン
注入後、レジストを除去し、アニール処理を施してエク
ステンション１１３およびソース／ドレイン領域１１４
を形成する。以上の工程により、図１および図２に示す
本実施形態の半導体装置が得られる。
た所定のパターンのレジストと、ゲートサイドウォール
１１１をマスクとして、ＳＯＩ層１０３に不純物をイオ
ン注入する。このイオン注入は、ソース／ドレイン領域
１１４（図２参照）を形成するために行われる。イオン
注入後、レジストを除去し、アニール処理を施してエク
ステンション１１３およびソース／ドレイン領域１１４
を形成する。以上の工程により、図１および図２に示す
本実施形態の半導体装置が得られる。
【００５４】上記の本発明の実施形態の半導体装置の製
造方法によれば、薄いＳＯＩ層１０３にメサ型の素子分
離領域１０４を形成してＭＯＳＦＥＴを形成する場合
に、ＳＯＩ層１０３端部近傍の不純物濃度が低い部分
に、ゲート酸化膜１０９のみを介してゲート電極１１０
が形成されるのを防止できる。第１および第２のサイド
ウォール１０６、１０８を形成することにより、ＳＯＩ
層１０３と素子分離領域１０４との境界における寄生ト
ランジスタの発生が抑制され、サブスレッシュホールド
特性に優れた半導体装置を製造することが可能となる。
造方法によれば、薄いＳＯＩ層１０３にメサ型の素子分
離領域１０４を形成してＭＯＳＦＥＴを形成する場合
に、ＳＯＩ層１０３端部近傍の不純物濃度が低い部分
に、ゲート酸化膜１０９のみを介してゲート電極１１０
が形成されるのを防止できる。第１および第２のサイド
ウォール１０６、１０８を形成することにより、ＳＯＩ
層１０３と素子分離領域１０４との境界における寄生ト
ランジスタの発生が抑制され、サブスレッシュホールド
特性に優れた半導体装置を製造することが可能となる。
【００５５】また、本実施形態の半導体装置の製造方法
によれば、第１および第２のサイドウォール１０６、１
０８がＳＯＩ層１０３端部に自己整合的に形成される。
したがって、半導体装置を微細化した場合にも、第１お
よび第２のサイドウォールの位置精度が維持される。上
記の本実施形態の半導体装置の製造方法は、低コストで
プロセスマージンの大きい素子分離方法を採用している
ため、半導体装置の製造コストの低減やＴＡＴの短縮に
有利である。
によれば、第１および第２のサイドウォール１０６、１
０８がＳＯＩ層１０３端部に自己整合的に形成される。
したがって、半導体装置を微細化した場合にも、第１お
よび第２のサイドウォールの位置精度が維持される。上
記の本実施形態の半導体装置の製造方法は、低コストで
プロセスマージンの大きい素子分離方法を採用している
ため、半導体装置の製造コストの低減やＴＡＴの短縮に
有利である。
【００５６】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態において、ＳＯＩ層１０３と素子分離領域１
０４との境界部分に形成される第１および第２のサイド
ウォール１０６、１０８を、部分空乏型ＳＯＩ−ＭＯＳ
ＦＥＴに形成することも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々の変更が可能である。
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態において、ＳＯＩ層１０３と素子分離領域１
０４との境界部分に形成される第１および第２のサイド
ウォール１０６、１０８を、部分空乏型ＳＯＩ−ＭＯＳ
ＦＥＴに形成することも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々の変更が可能である。
【００５７】
【発明の効果】本発明の半導体装置によれば、ＳＯＩ活
性層とメサ型素子分離領域との境界のゲート電極で覆わ
れた部分における、閾値電圧の低い寄生トランジスタの
発生が防止される。本発明の半導体装置の製造方法によ
れば、サブスレッシュホールド特性に優れた半導体装置
を低コストかつ短いＴＡＴで製造することが可能とな
る。
性層とメサ型素子分離領域との境界のゲート電極で覆わ
れた部分における、閾値電圧の低い寄生トランジスタの
発生が防止される。本発明の半導体装置の製造方法によ
れば、サブスレッシュホールド特性に優れた半導体装置
を低コストかつ短いＴＡＴで製造することが可能とな
る。
【図１】図１は本発明の半導体装置の断面図である。
【図２】図２は図１のＸ−Ｘ’における断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図４】図４（ｄ）および（ｅ）は本発明の半導体装置
の製造方法の製造工程を示す断面図であり、図３（ｃ）
に続く工程を表す。
の製造方法の製造工程を示す断面図であり、図３（ｃ）
に続く工程を表す。
【図５】図５（ｆ）および（ｇ）は本発明の半導体装置
の製造方法の製造工程を示す断面図であり、図４（ｅ）
に続く工程を表す。
の製造方法の製造工程を示す断面図であり、図４（ｅ）
に続く工程を表す。
【図６】図６（ｈ）および（ｉ）は本発明の半導体装置
の製造方法の製造工程を示す断面図であり、図５（ｇ）
に続く工程を表す。
の製造方法の製造工程を示す断面図であり、図５（ｇ）
に続く工程を表す。
【図７】図７はＳＯＩ基板における素子間分離技術を表
す図であり、（ａ）はＬＯＣＯＳ法、（ｂ）はＳＴＩ
法、（ｃ）はメサ型の分離を表す。
す図であり、（ａ）はＬＯＣＯＳ法、（ｂ）はＳＴＩ
法、（ｃ）はメサ型の分離を表す。
【図８】図８はメサ型の素子分離領域を有する従来の半
導体装置の断面図である。
導体装置の断面図である。
【図９】図９は図８の半導体装置のサブスレッシュホー
ルド特性を表す図である。
ルド特性を表す図である。
【図１０】図１０（ａ）および（ｂ）はメサ型の素子分
離領域を有する従来の半導体装置の断面図である。
離領域を有する従来の半導体装置の断面図である。
１０１…シリコン基板、１０２…埋め込み酸化膜、１０
３、１０３ａ…ＳＯＩ層、１０４…素子分離領域、１０
５…バッファ層、１０６…第１のサイドウォール、１０
６ａ…絶縁膜、１０７…熱酸化膜、１０８…第２のサイ
ドウォール、１０８ａ…絶縁膜、１０９…ゲート酸化
膜、１１０…ゲート電極、１１１…ゲートサイドウォー
ル、１１２…ボディ領域、１１３…エクステンション、
１１４…ソース／ドレイン領域、１１５…層間絶縁膜、
１２１…ＳＯＩ基板、１２２、１２２ａ…シリコン酸化
膜、２０１…シリコン基板、２０２…埋め込み酸化膜、
２０３…ＳＯＩ層、２０４…ＬＯＣＯＳ、２０５…酸化
膜、２０６…素子分離領域、２１１…ゲート酸化膜、２
１２…ゲート電極、２１３…サイドウォール。
３、１０３ａ…ＳＯＩ層、１０４…素子分離領域、１０
５…バッファ層、１０６…第１のサイドウォール、１０
６ａ…絶縁膜、１０７…熱酸化膜、１０８…第２のサイ
ドウォール、１０８ａ…絶縁膜、１０９…ゲート酸化
膜、１１０…ゲート電極、１１１…ゲートサイドウォー
ル、１１２…ボディ領域、１１３…エクステンション、
１１４…ソース／ドレイン領域、１１５…層間絶縁膜、
１２１…ＳＯＩ基板、１２２、１２２ａ…シリコン酸化
膜、２０１…シリコン基板、２０２…埋め込み酸化膜、
２０３…ＳＯＩ層、２０４…ＬＯＣＯＳ、２０５…酸化
膜、２０６…素子分離領域、２１１…ゲート酸化膜、２
１２…ゲート電極、２１３…サイドウォール。
Claims (10)
- 【請求項１】基板と、 前記基板上に形成された埋め込み絶縁膜と、 前記埋め込み絶縁膜上の一部に形成された複数の半導体
層と、 前記半導体層を互いに分離する、前記埋め込み絶縁膜の
露出部分である素子分離領域と、 前記半導体層の一部であるチャネル形成領域と、 前記チャネル形成領域を挟んで前記半導体層に形成され
たソース領域およびドレイン領域と、 少なくとも前記チャネル形成領域上に形成されたゲート
絶縁膜と、 前記半導体層の側面を含む、前記半導体層と前記素子分
離領域との境界部分の前記素子分離領域上に形成され
た、絶縁膜からなる第１のサイドウォールと、 前記境界部分の前記半導体層上に形成され、前記境界部
分の上部で前記第１のサイドウォールと接する、絶縁膜
からなる第２のサイドウォールと、 前記ゲート絶縁膜上、および前記境界部分を含む前記素
子分離領域上の一部に、前記第１および第２のサイドウ
ォールを介して形成されたゲート電極とを有する半導体
装置。 - 【請求項２】前記半導体層の側面と前記第１のサイドウ
ォールとの間に、膜応力を緩和するバッファ層を有する
請求項１記載の半導体装置。 - 【請求項３】前記境界部分の前記半導体層上面と前記第
２のサイドウォールとの間に、膜応力を緩和するバッフ
ァ層を有する請求項１記載の半導体装置。 - 【請求項４】前記チャネル形成領域と前記ソース領域と
の間、および前記チャネル形成領域と前記ドレイン領域
との間の前記半導体層に形成された、チャネルと同じ導
電型の不純物を含有するエクステンション領域と、 前記エクステンション領域上であって、前記ゲート電極
の側面に形成された、絶縁膜からなるゲートサイドウォ
ールをさらに有する請求項１記載の半導体装置。 - 【請求項５】基板上に形成された埋め込み絶縁膜上の一
部に複数の半導体層を形成し、前記半導体層以外の部分
に、前記埋め込み絶縁膜が露出した素子分離領域を形成
する工程と、 前記半導体層の側面を含む、前記半導体層と前記素子分
離領域との境界部分の前記素子分離領域上に、絶縁膜か
らなる第１のサイドウォールを形成する工程と、 前記境界部分の前記半導体層上に、前記境界部分の上部
で前記第１のサイドウォールと接する、絶縁膜からなる
第２のサイドウォールを形成する工程と、 前記半導体層の一部であるチャネル形成領域上にゲート
絶縁膜を形成する工程と、 前記ゲート絶縁膜上、および前記境界部分を含む前記素
子分離領域上の一部に、前記第１および第２のサイドウ
ォールを介してゲート電極を形成する工程と、 前記チャネル形成領域を挟んで前記半導体層にソース領
域およびドレイン領域を形成する工程とを有する半導体
装置の製造方法。 - 【請求項６】前記半導体層および前記素子分離領域を形
成する工程は、前記埋め込み絶縁膜上の全面に前記半導
体層の材料層を形成する工程と、 前記材料層上の一部にマスク層を形成する工程と、 前記マスク層を用いて前記材料層にエッチングを行い、
前記素子分離領域の前記埋め込み絶縁膜を露出させる工
程とを有する請求項５記載の半導体装置の製造方法。 - 【請求項７】前記第１のサイドウォールを形成する工程
は、前記材料層にエッチングを行った後、前記マスク
層、前記半導体層の側面および前記素子分離領域を被覆
する第１の絶縁膜を形成する工程と、 前記第１の絶縁膜にエッチバックを行い、前記マスク層
の側面および前記半導体層の側面を含む、前記境界部分
の前記素子分離領域上に、前記第１のサイドウォールを
形成する工程と、 前記マスク層を除去する工程とを有する請求項６記載の
半導体装置の製造方法。 - 【請求項８】前記第２のサイドウォールを形成する工程
は、前記第１のサイドウォールを形成した後、少なくと
も前記第１のサイドウォールおよび前記半導体層を被覆
する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜にエッチバックを行う工程とを有する
請求項５記載の半導体装置の製造方法。 - 【請求項９】前記半導体層の側面と前記第１のサイドウ
ォールとの間、および前記境界部分の前記半導体層上面
と前記第２のサイドウォールとの間に、膜応力を緩和す
るバッファ層を形成する工程をさらに有する請求項５記
載の半導体装置の製造方法。 - 【請求項１０】前記ゲート電極を形成した後、前記ゲー
ト電極をマスクとして、チャネルと同じ導電型の不純物
を前記半導体層にイオン注入し、エクステンション領域
を形成する工程と、 前記ゲート電極の側面に絶縁膜からなるゲートサイドウ
ォールを形成する工程とをさらに有し、 前記ソース領域およびドレイン領域を形成する工程は、
前記ゲートサイドウォールをマスクとして、チャネルと
同じ導電型の不純物をイオン注入する工程を含む請求項
５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032813A JP2002237601A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032813A JP2002237601A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237601A true JP2002237601A (ja) | 2002-08-23 |
Family
ID=18896678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032813A Pending JP2002237601A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002237601A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339758B2 (en) | 2003-12-26 | 2008-03-04 | Seiko Epson Corporation | Etching method, a substrate with a plurality of concave portions, a microlens substrate, a transmission screen and a rear projection |
-
2001
- 2001-02-08 JP JP2001032813A patent/JP2002237601A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339758B2 (en) | 2003-12-26 | 2008-03-04 | Seiko Epson Corporation | Etching method, a substrate with a plurality of concave portions, a microlens substrate, a transmission screen and a rear projection |
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