JP2007150016A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板31および半導体層33、35の熱酸化を行うことにより、半導体基板31と半導体層33との間の空洞部57aに埋め込み絶縁層32を形成するとともに、半導体層33、35間の空洞部57bに埋め込み絶縁層34を形成した後、レジストパターンRおよびゲート電極42を通してAs、P、B、BF2などの不純物のイオン注入IPを半導体層33に行うことにより、ゲート電極42下の半導体層33に自己整合的に配置された不純物導入層50を形成する。
【選択図】図9
Description
また、例えば、特許文献1には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をCMP(化学的機械的研磨)にて平坦化する方法が開示されている。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
更に、SOI−MOSFETのチャネル領域下には、自己整合的にバックゲート電極が配置され、該MOSFETのソース・ドレイン領域下には、絶縁層に囲まれたイントリンジックあるいは低濃度不純物を有する半導体層が配置ている。このため、SOIトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。従って、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、SOIトランジスタの耐圧を向上させることができる。
これにより、高濃度不純物を有するバックゲート電極は、前記ゲート電極と共に、自己整合的にSOI層チャネル領域を挟んで、表裏に形成できる。
また、高濃度不純物を有する、低抵抗バックゲート電極を、自己整合的にSOI層チャネル下に配置できることから、バックゲート電極のSOIトランジスタ制御能力が向上する。バックゲート電極と前記ゲート電極を独立して制御する場合には、低電圧のバックゲート印加で該SOIトランジスタの閾値をダイナミックに制御できる。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させ、サブスレッショルド領域ドレイン電流の立ち上がりを急峻にすることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
また、ゲート電極を通して第2半導体層にイオン注入を行うことにより、ゲート電極下の第2半導体層に自己整合的に配置された不純物導入層を形成することができ、ソース層およびドレイン層下のバックゲート電極の不純物濃度をゲート電極下のバックゲート電極の不純物濃度よりも低くすることができる。この結果、バックゲート電極によるしきい値制御性を向上させることを可能としつつ、ソース層およびドレイン層の寄生容量を減らすことができ、コストアップを抑制しつつ、動作時や待機時の消費電力を低減させることが可能となるとともに、SOIトランジスタの高速化を実現することができる。
これにより、半導体基板、第1から第4半導体層間の格子整合をとることを可能としつつ、半導体基板、第2および第4半導体層よりも第1および第3半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2および第4半導体層を第1および第3半導体層上に形それぞれ形成することが可能となり、第2および第4半導体層の品質を損なうことなく、第2および第4半導体層と半導体基板との間の絶縁を図ることが可能となる。
図1(a)〜図11(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図11(b)は、図1(a)〜図11(a)のA1−A1´〜A11−A11´線でそれぞれ切断した断面図、図1(c)〜図11(c)は、図1(a)〜図11(a)のB1−B1´〜B11−B11´線でそれぞれ切断した断面図である。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜54、下地酸化膜53、半導体層35、52、33、51をパターニングすることにより、半導体基板31の一部を露出させる溝36を所定の方向に沿って形成する。なお、溝36の配置位置は、半導体層33の素子分離領域の一部に対応させることができる。また、半導体基板31の一部を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。
次に、図3に示すように、CVDなどの方法により、溝36、37内に埋め込まれ、半導体層33、35を半導体基板31上で支持する支持体56を半導体基板31上の全面に形成する。なお、支持体56の材質としてはシリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。あるいは、支持体56の材質として、結晶半導体層の他、多結晶半導体層、アモルファス半導体層などを用いるようにしてもよい。ここで、半導体基板31上の全面を覆うように形成された支持体56は、半導体層33、35の撓み等を抑制して、平坦性を保ったまま半導体層33、35を支持する必要がある。そのため、その機械的な強度を確保する意味で、最小素子分離幅より厚い膜厚にすることが好ましい。
ここで、溝36、37内に支持体56を設けることにより、半導体層51、52が除去された場合においても、半導体層33、35を半導体基板31上で支持することが可能となるとともに、溝36、37とは別に溝38を設けることにより、半導体層33、35下にそれぞれ配置された半導体層51、52にエッチングガスまたはエッチング液を接触させることが可能となる。このため、半導体層33、35の結晶品質を損なうことなく、半導体層33、35と半導体基板31との間の絶縁を図ることが可能となる。
次に、図7に示すように、CVDなどの方法により、溝38内が埋め込まれるようにして、支持体56上に埋め込み絶縁体45を堆積する。なお、埋め込み絶縁体45の材質としてはシリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
次に、図10に示すように、フォトリソグラフィー技術およびエッチング技術を用いてゲート電極42をパターニングすることにより、半導体層33の段差にかかっている部分のゲート電極42を除去する。
Claims (5)
- 第1絶縁層上に形成された第1半導体層からなるバックゲート電極と、
前記第1半導体層上に形成された第2絶縁層と、
前記第2絶縁層上に形成された第2半導体層と、
前記第2半導体層上に形成されたゲート電極と、
前記第2半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記第2半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、
前記ソース層および前記ドレイン層下の第1半導体層の不純物濃度が、前記ゲート電極下のバックゲート電極の不純物濃度よりも低いことを特徴とする半導体装置。 - 前記ゲート電極下のバックゲート電極は、前記第1半導体層において、前記ゲート電極に自己整合的に導入された不純物導入層からなることを特徴とする請求項1記載の半導体装置。
- 前記バックゲート電極と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
- 半導体基板上に第1半導体層を成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に成膜する工程と、
前記第1半導体層と同等のエッチングレートを持つ第3半導体層を前記第2半導体層上に成膜する工程と、
前記第2半導体層と同等のエッチングレートを持つ第4半導体層を前記第3半導体層上に成膜する工程と、
前記第1から第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内に形成する工程と、
前記支持体が形成された前記第1および第3半導体層の少なくとも一部を前記第2および第4半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第1および第3半導体層を選択的にエッチングすることにより、前記第1および第3半導体層がそれぞれ除去された第1および第2空洞部を形成する工程と、
前記第1および第2空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、
前記第4半導体層上にゲート電極を形成する工程と、
前記ゲート電極を通して前記第2半導体層にイオン注入を行うことにより、前記ゲート電極下の第2半導体層に自己整合的に配置された不純物導入層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板および前記第2および第4半導体層は単結晶Si、前記第1および第3半導体層は単結晶SiGeであることを特徴とする請求項4記載の半導体装置の製造方法。
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