JP2009252814A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】バックゲート電極を有するＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上に形成されたＳｉ層６８と、Ｓｉ層６８上に絶縁膜２を介して形成されたＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有し、絶縁膜４が絶縁膜２よりも厚く形成されたＳＯＩ基板１０に、ＭＯＳトランジスタ５０を形成する方法であって、Ｓｉ層３上にゲート絶縁膜５を介してゲート電極６を形成する工程と、ゲート電極６の両側にＳ／Ｄ層２０を形成する工程と、を含み、Ｓ／Ｄ層２０を形成する工程は、ゲート電極６が形成される領域の両側に位置する端部領域のＳｉ層３に不純物層７を形成する工程と、不純物層７と接触する導電膜８を、不純物層７上から絶縁膜４上にかけて形成する工程と、を有する。
【選択図】図２

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

近年、半導体装置の微細化及び高集積化はますます進みつつある。微細化及び高集積化の進展に伴い、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板においても、ＳＯＩ層（即ち、Ｓｉ層）及びＢｏｘ層（即ち、絶縁層）のさらなる薄膜化が求められている。例えば、ＩＴＲＳロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によれば、ゲート長９０ｎｍ世代においてさえ、ＳＯＩ層の膜厚については、ＰＤ（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ）−ＳＯＩの場合は８０ｎｍ程度に設定され、ＦＤ−ＳＯＩ（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）の場合は３０ｎｍ程度の薄膜が要求されている。また、９０ｎｍ世代では、Ｂｏｘ層についても単チャネル効果の抑制と発熱回避を目的に、７０〜８０ｎｍの薄膜化が必要とされている。このため、ソース又はドレイン（以下、Ｓ／Ｄ層ともいう。）の拡散層抵抗が低くなり、その寄生容量が増大する、という不具合が生じている。

このような不具合の対策として、従来、ＳＯＩ構造を持つＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）について、Ｓ／Ｄ層を選択的エピタキシャル成長により持ち上げる方法（いわゆる、エレベーテド）が知られている。この方法によれば、Ｓ／Ｄ層が厚膜となるため、Ｓ／Ｄ層の拡散層抵抗をある程度低くすることはできる。但し、ＳＯＩ層ソース・ドレイン領域下のＢＯＸ層は依然として薄いため、寄生容量の増加を解決することはできない。また、この方法は、製造費用が高価になりがちである、という問題もある。

一方、特許文献１には、バルクのＳｉ基板上にＳＯＩ構造を部分的に形成する方法（いわゆる、ＳＢＳＩ法）が開示されている。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ層／ＳｉＧｅ層を順次成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成し、この空洞部内に絶縁層を形成する。これにより、絶縁層と、Ｓｉ層とからなるＳＯＩ構造をＳｉ基板上に形成する。上記のＳＢＳＩ法によれば、ＳＯＩ層（Ｓｉ層）の膜厚を精度良く制御することができ、その膜厚を薄くすることもできる。また、ＳＩＭＯＸ、貼り合わせ等のような特殊な製造方法を必要としないので、ＳＯＩ構造を安価に形成することができる、といった利点もある。さらに、特許文献２、３には、ＳＢＳＩ法を用いて、ＳＯＩ層の膜厚を精度良く制御し薄膜化することを可能としつつ、バックゲート電極やフィールドプレート上に絶縁膜を介して半導体層を安価に形成する方法が開示されている。
特開２００５−３５４０２４号公報 特開２００６−６６５７３号公報 特開２００７−２９９９７７号公報

しかしながら、上記のＳＢＳＩ法を用いて、バックゲート電極を有するＳＯＩ構造を形成した場合でも、Ｓ／Ｄ層の拡散層抵抗及び寄生容量の問題については、これを十分に解決することはできなかった。また、この方法では、Ｓ／Ｄ層がエピタキシャル成長した単結晶のＳＯＩ層にのみ形成されるため、チャネルとなる領域（以下、チャネル領域という。）の平面的大きさに制限があり、例えば、チャネル長Ｌの長いＭＯＳトランジスタを形成することが困難であった。
そこで、本発明はこのような事情に鑑みてなされたものであって、バックゲート電極を有するＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。

〔発明１、２〕 発明１の半導体装置の製造方法は、半導体基板上に基板部を形成する工程と、前記基板部上にＭＯＳ電界効果トランジスタを形成する工程と、を含み、前記基板部は、前記半導体基板上に形成された第１半導体層と、前記第１半導体層上に第１絶縁膜を介して形成された第２半導体層と、前記第２半導体層を平面視で囲むように前記半導体基板上に形成され、且つ前記第１絶縁膜よりも厚く形成された第２絶縁膜とを有し、前記ＭＯＳ電界効果トランジスタを形成する工程は、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にソース又はドレインを形成する工程と、を含み、前記ソース又はドレインを形成する工程は、前記第２半導体層に不純物を導入して不純物層を形成する工程と、前記不純物層と接触する導電膜を、前記不純物層上から前記第２絶縁膜上にかけて形成する工程と、を有することを特徴とするものである。

発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記導電膜を形成する工程では、当該導電膜を前記半導体層よりも厚く形成することを特徴とするものである。
ここで、「半導体基板」は例えばバルクのシリコンＳＯＩ基板である。また、「ゲート電極」は、例えば、不純物を含むことにより導電性を有する半導体膜、又は、金属膜である。上記半導体膜としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜が挙げられる。

発明１、２の半導体装置の製造方法によれば、不純物層と導電膜とにより、ソース又はドレイン（以下、Ｓ／Ｄ層）を構成することができる。導電膜には、不純物を含むことにより導電性を有する半導体膜、金属、或いは、シリサイドを用いることができる。また、導電膜を半導体層よりも厚く形成したり、導電膜の不純物濃度を不純物層よりも高くしたりすることができ、これにより、導電膜の低抵抗化を図ることができる。さらに、第１絶縁膜よりも第２絶縁膜の方が厚いため、導電膜の寄生容量を不純物層よりも小さくすることができる。従って、Ｓ／Ｄ層全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。また、第１半導体層を例えばバックゲート電極として用いることができ、その場合は、バックゲートバイアスによりＭＯＳ電界効果トランジスタの閾値電圧を制御することができる。

〔発明３、４〕 発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記基板部を形成する工程をさらに含み、当該基板を形成する工程は、前記半導体基板上に第１犠牲半導体層と、前記第１半導体層と、第２犠牲半導体層及び前記第２半導体層を順次形成する工程と、前記第２半導体層と、前記第２犠牲半導体層と、前記第１半導体層及び前記第１犠牲半導体層をエッチングして、前記第２半導体層と、前記第２犠牲半導体層と、前記第１半導体層及び前記第１犠牲半導体層を貫く第１溝を形成する工程と、少なくとも前記第１溝内に第１絶縁層を形成して、当該第１絶縁層により前記第２半導体層と前記第１半導体層とを支持する工程と、少なくとも前記第２半導体層と前記第２犠牲半導体層及び前記第１半導体層をエッチングして、前記第２犠牲半導体層と前記第１犠牲半導体層とを露出させる第２溝を形成する工程と、前記第２溝を介して第１犠牲半導体層をエッチングすることにより、前記第１半導体層と前記半導体基板との間に第１空洞部を形成する工程と、前記第２溝を介して前記第２犠牲半導体層をエッチングすることにより、前記第２半導体層と前記第１半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に前記第１絶縁膜を形成して当該第１空洞部を埋め込む工程と、前記第２空洞部内に前記第１絶縁膜を形成して当該第２空洞部を埋め込む工程と、前記第１空洞部を埋め込む工程と前記第１空洞部を埋め込む工程との後で、前記第２溝内に第２絶縁層を形成して当該第２溝を埋め込む工程と、を有し、前記第２絶縁膜には、前記第１絶縁層及び前記第２絶縁層が含まれることを特徴とするものである。

発明４の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記基板を形成する工程をさらに含み、当該基板を形成する工程は、前記半導体基板上に犠牲半導体層と前記第２半導体層とを順次形成する工程と、前記第２半導体層と前記犠牲半導体層とを部分的にエッチングして、前記第２半導体層と前記犠牲半導体層とを貫く第１溝を形成する工程と、少なくとも前記第１溝内に第１絶縁層を形成して、当該第１絶縁層により前記第２半導体層を支持する工程と、少なくとも前記第２半導体層をエッチングして、前記犠牲半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記犠牲半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部を残しつつ、当該空洞部の内部に面する前記第２半導体層の下面及び前記半導体基板の上面にそれぞれ前記第１絶縁膜を形成する工程と、前記第１絶縁膜を形成する工程の後で、前記空洞部内に前記第１半導体層を形成して当該空洞部を埋め込む工程と、前記空洞部を埋め込む工程の後で、前記第２溝内に第２絶縁層を形成して当該第２溝を埋め込む工程と、を有し、 前記第２絶縁膜には、前記第１絶縁層及び前記第２絶縁層が含まれることを特徴とするものである。

発明３、４の半導体装置の製造方法によれば、いわゆるＳＢＳＩ法を利用しており、ＳＯＩ構造を形成する際にＳＩＭＯＸ、貼り合わせ等のような特殊な製造方法を必要としないので、基板の製造コストを抑えることができる。また、ＳＢＳＩ法においては、第１絶縁膜と半導体層とからなるＳＯＩ構造の平面的大きさに制限がある。しかしながら、本発明によれば、Ｓ／Ｄ層に対して信号を授受するための電極を導電膜上に配置することができるので、Ｓ／Ｄ層のうちの半導体層に形成される部分（即ち、不純物層）を小さくすることができる。従って、限られた平面的大きさの中で不純物層を小さくした分だけチャネル領域を大きくすることができ、例えば、長いチャネル長Ｌを有するＭＯＳ電界効果トランジスタを形成することができる。

〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記第１半導体層にコンタクトする電極を、前記ゲート電極と前記第２半導体層の両方から平面視で離れた位置に形成する工程、をさらに含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。このような方法であれば、第１半導体層を例えばバックゲート電極として用いることができ、ゲート電極と同じタイミングで、又は異なるタイミングで第２半導体層にバックゲートバイアスを印加することが可能となる。

〔発明６〕 発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記第１半導体層にコンタクトする電極を形成する工程は、当該電極を前記ゲート電極と前記第２半導体層の両方から平面視で離れた位置であって、前記ゲート電極の長手方向の端部と平面視で向かい合う位置に形成する工程である、ことを特徴とするものである。このような方法であれば、第１半導体層にコンタクトする電極をＳ／Ｄ層として使用可能な領域に形成しないで済む。従って、Ｓ／Ｄ層の面積を十分に確保することができ、Ｓ／Ｄ層の抵抗を低く抑えることができる。

〔発明７〕 発明７の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記第１半導体層にコンタクトする電極を、前記第２半導体層から平面視で離れ、且つ、前記ゲート電極と平面視で重なる位置に形成する工程、をさらに含むことを特徴とするものである。このような方法であれば、第１半導体層とゲート電極とを短絡することができるので、ゲート電極と同じタイミングで同じ極性のバックゲートバイアスを第２半導体層に印加することが可能となる。

〔発明８〕 発明８の半導体装置は、基板部と、前記基板部に形成されたＭＯＳ電界効果トランジスタとを備えた半導体装置であって、前記基板部は、半導体基板と、前記半導体基板上に形成された第１半導体層と、前記第１半導体層上に第１絶縁膜を介して形成された第２半導体層と、前記第１絶縁膜よりも厚く、且つ、少なくとも前記第２半導体層を平面視で囲むように前記半導体基板上に形成された第２絶縁膜と、を有し、前記ＭＯＳ電界効果トランジスタは、前記第２半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたソース又はドレインと、を有し、前記ソース又はドレインは、前記ゲート電極の両側に位置する端部領域の前記半導体層に形成された不純物層と、前記不純物層と接触して、当該不純物層上から前記第２絶縁膜上にかけて形成された導電膜と、を含むことを特徴とするものである。
発明８の半導体装置によれば、Ｓ／Ｄ層全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。また、第１半導体層を例えばバックゲート電極として機能させることができ、その場合は、バックゲートバイアスによりＭＯＳ電界効果トランジスタの閾値電圧を制御することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
（半導体装置の構成について）
図１及び図２は、本発明の第１実施形態に係る半導体装置の構成例を示す図であり、図１は平面図、図２は図１をＡ１−Ａ´１線で切断したときの断面図である。

図１及び図２に示すように、この半導体装置は、ＳＯＩ基板１０と、このＳＯＩ基板１０に形成された複数個のＭＯＳトランジスタ５０とを備えたものである。図２に示すように、ＳＯＩ基板１０は、バルクのシリコン（Ｓｉ）基板１と、Ｓｉ基板１上に絶縁膜６６を介して形成された単結晶のＳｉ層６８と、Ｓｉ層６８上に絶縁膜２を介して形成された単結晶のＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有する。このＳＯＩ基板１０では、絶縁膜２とＳｉ層３とにより、いわゆるＳＯＩ構造を形成している。図２に示すように、絶縁膜４は絶縁膜２よりも厚く形成されている。また、絶縁膜２、４は、例えば、ＳｉＯ₂膜、Ｓｉ₃Ｎ₄膜、又はこれらを積層した膜により構成されている。以下、絶縁膜２をＢＯＸ層とも呼び、Ｓｉ層３をＳＯＩ層とも呼ぶ。なお、Ｓｉ層６８はバックゲート電極として使用される。

一方、ＭＯＳトランジスタ５０は、Ｓｉ層３上にゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側に形成されたＳ／Ｄ層２０とを有する。Ｓ／Ｄ層２０は、ゲート電極６の両側に位置する端部領域のＳｉ層３に形成された不純物層７と、この不純物層７と接触する導電膜８とから構成されている。
図２に示すように、導電膜８は、ゲート電極６と離間して（即ち、間を離して）、不純物層７上から絶縁膜４上にかけて形成されており、そのゲート電極６側の端部は不純物層７と直（じか）に接している。

ここで、導電膜８は、例えば金属膜若しくはシリサイド膜、又は、不純物層７と同一導電型のポリシリコン（Ｐｏｌｙ−Ｓｉ）膜からなる。例えば、不純物層７がｎ型の場合、導電膜８は例えばｎ型のポリシリコン膜からなる。また、不純物層７がｐ型の場合、導電膜８は例えばｐ型のポリシリコン膜からなる。このように、導電膜８を、不純物層７と同一導電型のポリシリコン膜で構成した場合、導電膜８と不純物層７との接触界面における電位障壁は微小となる。このため、上記の接触界面はほとんど抵抗が無いものとして扱うことができる。

上記のＭＯＳトランジスタ５０は、ＦＤ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ：完全空乏型）−ＳＯＩ構造、或いは、微細ＰＤ（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ：部分空乏型）−ＳＯＩ構造をチャネル領域に有する。ＦＤ−ＳＯＩ構造、或いは、微細ＰＤ−ＳＯＩ構造のチャネル領域は、ＳＯＩ層及びＢＯＸ層が共に薄い。例えば、ＳＯＩ層３の厚さは２０〜１００ｎｍであり、ＢＯＸ層２の厚さは１００ｎｍ以下である。このため、短チャネル効果を抑制でき、良好なサブスレッショルド特性を示すことができる。

また、Ｓｉ層（即ち、バックゲート電極）６８とＳｉ基板１との間も薄い絶縁膜６６で分離されているので、チャネル領域の発熱をＳＯＩ層３からバックゲート電極６９、バックゲート電極６９からＳｉ基板１へと、熱解放できる。さらに、Ｓ／Ｄ層２０の一部を成す導電膜８は、厚い絶縁膜４上に形成され、かつ、その厚さは例えば１００〜５００ｎｍである。つまり、導電膜８をＳｉ層（ＳＯＩ層）３よりも厚く設定することができる。従って、Ｓ／Ｄ層２０全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。次に、上記のＭＯＳトランジスタ５０を含む半導体装置の製造方法について具体的に説明する。

（半導体装置の製造方法について）
図３〜図１６は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図３（ａ）〜図１６（ａ）は平面図、図３（ｂ）〜図１６（ｂ）は図３（ａ）〜図１６（ａ）をＡ３−Ａ´３〜Ａ１６−Ａ´１６線でそれぞれ切断したときの断面図、図３（ｃ）〜図１６（ｃ）は図３（ａ）〜図１６（ａ）をＢ３−Ｂ´３〜Ｂ１６−Ｂ´１６線でそれぞれ切断したときの断面図である。

図３（ａ）〜（ｃ）において、まず始めに、バルクのＳｉ基板１上に図示しない単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層７３を形成し、その上に単結晶のシリコン（Ｓｉ）層６８を形成し、その上に単結晶のＳｉＧｅ層１１を形成し、その上に単結晶のＳｉ層３を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層７３、Ｓｉ層６８、ＳｉＧｅ層１１、Ｓｉ層３は、例えばエピタキシャル成長法で連続して形成する。Ｓｉ層３の厚さは例えば２０〜１００ｎｍであり、ＳｉＧｅ層１１の厚さは例えば１００ｎｍ以下である。次に、Ｓｉ基板１の上方全面にＳｉＯ₂膜１３を形成し、その上にシリコン窒化（Ｓｉ₃Ｎ₄）膜１５を形成する。ＳｉＯ₂膜１３及びＳｉ₃Ｎ₄膜１５は、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ＤｅｐｏＳｉｔｉｏｎ）法で形成する。

次に、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ₃Ｎ₄膜１５、ＳｉＯ₂膜１３、Ｓｉ層３、ＳｉＧｅ層１１、Ｓｉ層６８、ＳｉＧｅ層７３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域にＳｉ基板１を底面とする溝ｈ１を形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図５（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ₃Ｎ₄膜１５、ＳｉＯ₂膜１３、Ｓｉ層３、ＳｉＧｅ層１１をそれぞれ部分的にエッチングする。これにより、Ｓｉ層３下からＳｉ層６８の表面が部分的に露出すると共に、Ｓｉ層６８とＳｉ層３の平面視による形状（即ち、平面形状）が設定される。

次に、図６（ａ）〜（ｃ）に示すように、溝ｈ１を埋め込むようにしてＳｉ基板１上の全面に例えばＳｉＯ₂膜１７を形成する。このＳｉＯ₂膜１７は例えばＣＶＤ法で形成する。そして、図７（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＯ₂膜１７、Ｓｉ₃Ｎ₄膜１５、ＳｉＯ₂膜１３、Ｓｉ層３、ＳｉＧｅ層１１、Ｓｉ層６８、ＳｉＧｅ層７３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ順次、部分的にエッチングする。これにより、ＳｉＯ₂膜１７、Ｓｉ₃Ｎ₄膜１５及びＳｉＯ₂膜１３からなる支持体１８を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝ｈ２を形成する。この溝ｈ２を形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。

次に、溝ｈ２を介して例えばフッ硝酸溶液をＳｉ層３、ＳｉＧｅ層１１、Ｓｉ層６８、ＳｉＧｅ層７３のそれぞれの側面に接触させて、ＳｉＧｅ層１１、７３を選択的にエッチングして除去する。これにより、図８（ａ）〜（ｃ）に示すように、Ｓｉ基板１とＳｉ層６８との間に空洞部７５を形成すると共に、Ｓｉ層６８とＳｉ層３との間に空洞部１９を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層３、６８を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部１９、７５の形成後、Ｓｉ層３はその上面と側面とが支持体１８によって支えられることとなる。また、Ｓｉ層６８はその側面が支持体１８によって支えられることとなる。

なお、このＳｉＧｅ層１１をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層を選択的に除去することが可能である。
次に、図９（ａ）〜（ｃ）に示すように、例えばＣＶＤ法により、Ｓｉ基板１の上方全面に例えばＳｉＯ₂膜２５を形成して空洞部や溝を完全に埋め込む。これにより、ＳｉＯ₂膜２５からなる絶縁膜（ＢＯＸ層）２と、同じくＳｉＯ₂膜２５からなる絶縁膜６６とが完成する。ＢＯＸ層の厚さは例えば１００ｎｍ以下である。

そして、Ｓｉ基板１の全面を覆うＳｉＯ₂膜２５と、その下のＳｉＯ₂膜１７を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により平坦化しながら除去して、Ｓｉ₃Ｎ₄膜１５の表面を露出させる。このＣＭＰでは、Ｓｉ₃Ｎ₄膜１５が研磨パッドに対するストッパーとして機能する。続いて、このＳｉ₃Ｎ₄膜１５を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ₂膜１３を例えば希フッ酸溶液を用いたウェットエッチングで除去して、図１０（ａ）〜（ｃ）に示すように、Ｓｉ層３の表面を露出させる。これにより、バックゲート電極６９の上に、ＳｉＯ₂膜２５とＳｉ層３とからなるＳＯＩ構造を有するＳＯＩ基板１０が完成する。上述したように、ＳｉＯ₂膜２５が図２に示した絶縁膜（ＢＯＸ層）２である。また、Ｓｉ層３の周囲に残されたＳｉＯ₂膜１７、２５が図２に示した絶縁膜４である。

次に、上述のＳＯＩ基板１０に、図２に示したＭＯＳトランジスタ５０を形成する。図１１（ａ）〜（ｃ）において、まず始めに、Ｓｉ層３の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ₂）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜５が形成されたＳＯＩ基板１０上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。

具体的には、ＳＯＩ基板１０にｐＭＯＳトランジスタを形成する場合は、ポリシリコン膜に例えばボロン等のｐ型不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ｐ型の導電性を持たせる。また、ＳＯＩ基板１０にｎＭＯＳトランジスタを形成する場合は、ポリシリコン膜に例えばリン、ヒ素等のｎ型不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ｎ型の導電性を持たせる。さらに、ＳＯＩ基板１０にｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの両方を形成する場合は、例えば、ｎＭＯＳトランジスタが形成される領域（以下、ｎＭＯＳ領域という。）全体をフォトレジストで覆った状態で、ｐＭＯＳトランジスタが形成される領域（以下、ｐＭＯＳ領域という。）のポリシリコン膜にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態で、ｎＭＯＳ領域のポリシリコン膜にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐＭＯＳ領域のポリシリコン膜にｐ型の導電性を持たせると共に、ｎＭＯＳ領域のポリシリコン膜にｎ型の導電性を持たせることができる。

次に、ポリシリコン膜上に例えばＳｉＯ₂膜３１を形成する。そして、フォトリソグラフィー技術とエッチング技術を用いて、このＳｉＯ₂膜３１とポリシリコン膜とを順次、部分的にエッチングする。これにより、チャネル領域のゲート絶縁膜５上にゲート電極６を形成する。なお、ゲート電極６は、ポリシリコン膜に限られることはない。例えば、ポリシリコン以外の半導体膜又は、金属膜により、ゲート電極６を構成しても良い。

次に、図１１（ａ）〜（ｃ）に示すように、ＳｉＯ₂膜３１及びゲート電極６下から露出した領域のＳｉ層３に不純物をイオン注入し熱処理を施して、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層３３を形成する。ここで、ｐ型のＬＤＤ層３３を形成する場合は、ＳｉＯ₂膜３１及びゲート電極６をマスクに、ボロン等のｐ型不純物をＳｉ層３にイオン注入する。また、ｎ型のＬＤＤ層３３を形成する場合は、ＳｉＯ₂膜３１及びゲート電極６をマスクに、リン又はヒ素等のｎ型不純物をＳｉ層３にイオン注入する。さらに、ｐＭＯＳ領域のＳｉ層３にｐ型のＬＤＤ層３３を形成すると共に、ｎＭＯＳ領域のＳｉ層３にｎ型のＬＤＤ層３３を形成する場合は、例えば、ｎＭＯＳ領域全体をフォトレジストで覆った状態でｐＭＯＳ領域のＳｉ層３にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態でｎＭＯＳ領域のＳｉ層３にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｎ型のＬＤＤ層３３とｐ型のＬＤＤ層３３とを同時に形成することができる。

次に、ＳＯＩ基板１０の上方全面に例えばＳｉＯ₂膜を形成し、このＳｉＯ₂膜をエッチバックする。ＳｉＯ₂膜の形成は、例えばＣＶＤ法により行う。これにより、図１２（ａ）〜（ｃ）に示すように、ゲート電極６の側面にＳｉＯ₂膜からなるサイドウォール３５を形成する。なお、このサイドウォール３５の形成工程では、ゲート電極６の両側に位置する端部領域３６において、ゲート絶縁膜５がエッチングされてＳｉ層３（即ち、ＬＤＤ層３３）の表面が露出する。
次に、端部領域３６のＳｉ層３（即ち、ＬＤＤ層３３）の表面と直（じか）に接するように、ＳＯＩ基板１０の上方全面にポリシリコン膜を形成する。このポリシリコン膜の厚さは例えば１００〜５００ｎｍであり、その形成は例えばＣＶＤ法により行う。ここでは、ポリシリコン膜をＳｉ層３よりも厚く形成することが好ましい。

次に、このポリシリコン膜３７をレジストパターンをマスクにして部分的にエッチングして、図１３（ａ）〜（ｃ）に示すように、サイドウォール３５両側のＳｉ層３（即ち、ＬＤＤ層３３）上からＳｉＯ₂膜１７上にかけてポリシリコン膜３７を残し、それ以外の部分からポリシリコン膜３７を取り除く。これにより、ポリシリコン膜３７を、ゲート電極６を挟んでソース側とドレイン側とに分離する。
次に、ポリシリコン膜に不純物をイオン注入し熱処理を施して、図１４（ａ）〜（ｃ）に示すように、ポリシリコン膜からなる導電膜８を形成すると共に、不純物層７を形成する。ここでは、ポリシリコン膜だけでなく、ポリシリコン膜と直に接するＳｉ層３（即ち、ＬＤＤ層３３）にも不純物を熱拡散させて、ＬＤＤ層３３よりも不純物濃度が高い不純物層７を形成する。このようにして、不純物層７と導電膜８とからなるＳ／Ｄ層２０を形成する。

図１４（ａ）〜（ｃ）において、ｐ型のＳ／Ｄ層２０を形成する場合は、ボロン等のｐ型不純物をポリシリコン膜にイオン注入する。また、ｎ型のＳ／Ｄ層２０を形成する場合は、リン又はヒ素等のｎ型不純物をポリシリコン膜にイオン注入する。さらに、ｐＭＯＳ領域にｐ型のＳ／Ｄ層２０を形成すると共に、ｎＭＯＳ領域にｎ型のＳ／Ｄ層２０を形成する場合は、例えば、ｎＭＯＳ領域全体をフォトレジストで覆った状態でｐＭＯＳ領域のポリシリコン膜にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態でｎＭＯＳ領域のポリシリコン膜にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐ型のＳ／Ｄ層２０とｎ型のＳ／Ｄ層２０とを同時に形成することができる。

なお、このＳ／Ｄ層２０の形成工程では、断面視で導電膜８の上側から不純物層７の下側にかけて不純物濃度が均一となるように（即ち、導電膜の不純物濃度をＮとし、不純物層７の不純物濃度をＮ´としたとき、Ｎ≒Ｎ´となるように）、イオン注入条件及び熱処理条件等を設定する。又は、導電膜８の不純物濃度が不純物層７よりも高くなるように（即ち、Ｎ＞Ｎ´となるように）、イオン注入条件及び熱処理条件等を設定しても良い。Ｎ＞Ｎ´とする場合は、不純物層７の導電性が十分に確保されることを前提とする。
次に、ＣＶＤ法でＳＯＩ基板１０上の全面に層間絶縁膜７１を形成する。この層間絶縁膜７１は例えばシリコン酸化膜である。そして、この層間絶縁膜７１の表面を例えばＣＭＰで平坦化する。次に、フォトリソグラフィー技術とエッチング技術とを用いて層間絶縁膜７１を部分的にエッチングする。

これにより、図１５（ａ）〜（ｃ）に示すように、ゲート電極６上にコンタクトホールＨ１を形成すると共に、導電膜８上にコンタクトホールＨ２を形成し、さらに、バックゲート電極６９上にコンタクトホールＨ３を形成する。ここでは、コンタクトホールＨ３を、ゲート電極６とＳｉ層３の両方から平面視で離れた位置であって、ゲート電極６の長手方向の端部と平面視で向かい合う位置に形成する。
その後、図１６（ａ）〜（ｃ）に示すように、コンタクトホール内にアルミニウム（Ａｌ）配線、又は、タングステン（Ｗ）等の高融点金属からなるプラグ電極８１、８２、８３を形成する。これにより、ゲート電極６と、Ｓ／Ｄ層２０と、バックゲート電極６９とが層間絶縁膜７１上に引き出され、ＳＯＩ構造のＭＯＳトランジスタ５０が完成する。

このように、本発明の第１実施形態によれば、不純物層７と導電膜８とによりＳ／Ｄ層２０を構成することができる。また、導電膜８をＳｉ層３よりも厚く形成したり、導電膜８の不純物濃度を不純物層７よりも高くしたりすることができ、これにより、導電膜８の低抵抗化を図ることができる。さらに、絶縁膜２（即ち、ＳｉＯ₂膜２５）よりも絶縁膜４（即ち、ＳｉＯ₂膜１７、２５）の方が厚いため、導電膜８の寄生容量を不純物層７の寄生容量よりも小さくすることができる。従って、Ｓ／Ｄ層２０全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。また、Ｓｉ層６８を例えばバックゲート電極として用いることができ、ゲート電極６と同じタイミングで、又は異なるタイミングでＳｉ層３にバックゲートバイアスを印加することができる。それゆえ、バックゲートバイアスによりＭＯＳトランジスタ５０の閾値電圧を制御することができる。

また、本発明の第１実施形態によれば、いわゆるＳＢＳＩ法を利用しており、ＳＯＩ構造を形成する際にＳＩＭＯＸ、貼り合わせ等のような特殊な製造方法を必要としないので、ＳＯＩ基板１０の製造コストを抑えることができる。
さらに、ＳＢＳＩ法においては、絶縁膜２とＳｉ層３からなる、いわゆるＳＯＩ構造の平面的大きさに制限がある。しかしながら、本発明によれば、Ａｌ配線又はプラグ電極を導電膜８上に配置することができるので、Ｓ／Ｄ層２０のうちのＳｉ層３に形成される部分（即ち、不純物層７）を小さくすることができる。従って、不純物層７を小さくした分だけ、チャネル領域を大きくすることができる。これにより、例えば図１に示したように、長いチャネル長Ｌと、長いチャネル幅Ｗを有するＭＯＳトランジスタ５０を、ＳＯＩ基板１０上に形成することができる。

この第１実施形態では、Ｓｉ基板１本発明の「半導体基板」に対応し、ＳＯＩ基板１０が本発明の「基板」に対応している。また、ＳｉＧｅ層７３が本発明の「第１犠牲半導体層」に対応し、Ｓｉ層６８が本発明の「第１半導体層」に対応している。さらに、ＳｉＧｅ層１１が本発明の「第２犠牲半導体層」に対応し、Ｓｉ層３が本発明の「第２半導体層」に対応している。また、絶縁膜２が本発明の「第１絶縁膜」に対応し、絶縁膜４が本発明の「第２絶縁膜」に対応している。さらに、ＳｉＯ₂膜１７が本発明の「第１絶縁層」に対応し、ＳｉＯ₂膜２５が本発明の「第２絶縁層」に対応している。また、溝ｈ１が本発明の「第１溝」に対応し、溝ｈ２が本発明の「第２溝」に対応している。さらに、プラグ電極８３が本発明の「第１半導体層にコンタクトする電極」に対応している。そして、ＭＯＳトランジスタ５０が本発明の「ＭＯＳ電界効果トランジスタ」に対応している。

（２）第２実施形態
上述の第１、第２実施形態では、プラグ電極８３を他のプラグ電極８１、８２と共に一度に形成する場合について説明した。しかしながら、この方法では、コンタクトホールＨ３は他のコンタクトホールＨ１、Ｈ２よりも深さがあるので、例えば、コンタクトホールＨ１の底面となるゲート電極６にエッチングダメージが生じたり、その逆に、コンタクトホールＨ３がアンダーエッチとなったりする可能性がある。また、タングステン等の電極材料がコンタクトホールＨ３の奥深くまで十分に形成されない可能性もある。そこで、本発明では、このような可能性を低減するために、プラグ電極８３を２回に分けて形成しても良い。

図１７は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。この第２実施形態では、図１７（ａ）に示すように、ここでは、ＳｉＯ₂膜１７の平坦化後にＳｉ層３の直下から外れた位置にあるＳｉ層６８上にコンタクトホールを形成し、そこにプラグ電極８３（例えば、図１５参照。）の一部であるプラグ電極８３ａを形成する。次に、図１７（ｂ）に示すように、ゲート絶縁膜５、ゲート電極６、サイドウォール３５等を順次形成する。そして、図１７（ｃ）に示すように、層間絶縁膜７１の形成後、他のコンタクトホールＨ１、Ｈ２（例えば、図１５参照。）と共にプラグ電極８３ａ上にコンタクトホールを形成し、そこにプラグ電極８３の残り部分であるプラグ電極８３ｂを形成する。

このような方法であれば、プラグ電極８３ａ上に形成されるコンタクトホールと、導電膜上に形成されるコンタクトホールＨ２はほぼ同じ深さに形成されるので、ゲート電極６に対するエッチングダメージや、コンタクトホールＨ３におけるアンダーエッチ、又は、コンタクトホールＨ３の奥深くまで電極材料が十分に形成されない、などの可能性を低減することができる。

また、この第２実施形態では、プラグ電極８３ａと平面視で重なるようにプラグ電極８３ｂを形成する。このため、プラグ電極８３ａの径をプラグ電極８３ｂの径よりも大きな値に設定しておくことが好ましい。これにより、プラグ電極８３ａに対するプラグ電極８３ｂの合わせズレのマージンを確保することができる。
この第２実施形態では、プラグ電極８３ａ、８３ｂからなるプラグ電極８３が本発明の「第１半導体層にコンタクトする電極」に対応している。その他の対応関係は第１実施形態と同じである。

（３）第３実施形態
上記の第１、第２実施形態では、バックゲート電極６９にコンタクトするプラグ電極８３をゲート電極６から平面視で離れた位置に形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、プラグ電極８３をゲート電極６と平面視で重なる位置に形成しても良い。

図１８及び図１９は、本発明の第３実施形態に係る半導体装置の構成例を示す平面図と、その製造方法を示す断面図である。図１８に示すように、ここでは、プラグ電極８３をＳｉ層３から平面視で離れ、且つ、ゲート電極６と平面視で重なる位置に形成する。具体的には、図１９（ａ）に示すように、ＳｉＯ₂膜１７の平坦化後に
Ｓｉ層３の直下から外れた位置にあるＳｉ層６８上にコンタクトホールを形成し、そこに例えばタングステン等の高融点金属からなるプラグ電極８３´を形成する。次に、図１９（ｂ）に示すようにゲート絶縁膜５を形成する。そして、プラグ電極８３´を覆うようにゲート電極６を形成し、続いて、サイドウォール３５等を形成する。その後、図１９（ｃ）に示すように、層間絶縁膜７１を形成する。層間絶縁膜７１の形成後、コンタクトホールＨ１、Ｈ２（例えば、図１５参照。）を形成し、そこにプラグ電極８１とプラグ電極８２（例えば、図１６参照。）をそれぞれ形成する。これにより、プラグ電極８３´の真上にゲート電極６を有するＭＯＳトランジスタ５０´が完成する。

このような方法であれば、Ｓｉ層６８とゲート電極６とを短絡することができるので、ゲート電極６と同じタイミングで同じ極性のバックゲートバイアスをＳｉ層３に印加することが可能となる。
この第３実施形態では、プラグ電極８３´が本発明の「第１半導体層にコンタクトする電極」に対応している。その他の対応関係は第１実施形態と同じである。

（４）第４実施形態
上記の第１〜第３実施形態では、ＳＢＳＩ法において、Ｓｉ基板１上にＳｉＧｅ層７３と、Ｓｉ層６８と、ＳｉＧｅ層１１と、Ｓｉ層３とを連続して成膜することによって、バックゲート電極を有するＳＯＩ基板を形成することについて説明した。また、第１、第２実施形態では、上記ＳＯＩ基板において、バックゲート電極とコンタクトするプラグ電極を、ゲート電極とＳＯＩ層の両方から平面視で離れた位置であって、ゲート電極の長手方向の端部と平面視で向かい合う位置に形成する場合について説明した。しかしながら、本発明はこれに限られることはない。上記以外の方法であっても、バックゲート電極を有するＳＯＩ基板を形成することができ、このＳＯＩ基板にＳ／Ｄ層２０を有するＭＯＳトランジスタを形成することができる。

図２０〜図３８は、本発明の第４実施形態に係る半導体装置の製造方法を示す図であり、図２０（ａ）〜図３８（ａ）は平面図、図２０（ｂ）〜図３７（ｂ）は図２０（ａ）〜図３７（ａ）をＡ２０−Ａ´２０〜Ａ３７−Ａ´３７線でそれぞれ切断したときの断面図、図２０（ｃ）〜図３６（ｃ）は図２０（ａ）〜図３６（ａ）をＢ２０−Ｂ´２０〜Ｂ３６−Ｂ´３６線でそれぞれ切断したときの断面図である。また、図３７（ｃ）は図３７（ａ）をＣ３７−Ｃ´３７線で切断したときの断面図、図３８（ｃ）は図３８（ａ）をＣ３８−Ｃ´３８線で切断したときの断面図である。

図２０（ａ）〜（ｃ）において、まず始めに、バルクのＳｉ基板１上に図示しない単結晶のＳｉ−ｂｕｆｆｅｒ層を形成し、その上に単結晶のＳｉＧｅ層１１を形成し、その上に単結晶のＳｉ層３を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層３は、例えばエピタキシャル成長法で連続して形成する。第１実施形態と同様、Ｓｉ層３の厚さは例えば２０〜１００ｎｍであり、ＳｉＧｅ層１１の厚さは例えば１００ｎｍ以下である。次に、Ｓｉ基板１の上方全面にＳｉＯ₂膜１３を形成し、その上にＳｉ₃Ｎ₄膜１５を形成する。

次に、図２１（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ₃Ｎ₄膜１５、ＳｉＯ₂膜１３、Ｓｉ層３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域にＳｉ基板１を底面とする溝ｈ１を形成する。

次に、図２２（ａ）〜（ｃ）に示すように、溝ｈ１を埋め込むようにしてＳｉ基板１上の全面に例えばＳｉＯ₂膜１７を形成する。そして、図２３（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＯ₂膜１７、Ｓｉ₃Ｎ₄膜１５、ＳｉＯ₂膜１３、Ｓｉ層３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ順次、部分的にエッチングする。これにより、ＳｉＯ₂膜１７、Ｓｉ₃Ｎ₄膜１５及びＳｉＯ₂膜１３からなる支持体１８を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝ｈ２を形成する。

次に、溝ｈ２を介して例えばフッ硝酸溶液をＳｉ層３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図２４（ａ）〜（ｃ）に示すように、Ｓｉ層３とＳｉ基板１との間に空洞部１９を形成する。空洞部１９の形成後、Ｓｉ層３はその上面と側面とが支持体１８によって支えられることとなる。

次に、図２５（ａ）〜（ｃ）に示すように、Ｓｉ基板１を熱酸化して、空洞部１９の内部に面するＳｉ層３の下面にＳｉＯ２膜２１ａを形成すると共に、Ｓｉ基板１の上面にＳｉＯ₂膜２１ｂを形成する。続いて、図２６（ａ）〜（ｃ）に示すように、例えばＣＶＤ法により、Ｓｉ基板１の上方全面に例えばポリシリコン膜６９を形成して空洞部を完全に埋め込む。このポリシリコン膜６９へのｐ型不純物又はｎ型不純物の導入は、例えばｉｎ−Ｓｉｔｕで行う。次に、ポリシリコン膜６９に対して例えば等方性エッチングを行う。これにより、図２７（ａ）〜（ｃ）に示すように、空洞部以外のＳｉ基板１上及びＳｉ層３の側面からポリシリコン膜６９を取り除く。この空洞部内に残されたポリシリコン膜６９が、バックゲート電極として使用される。

次に、図２８（ａ）〜（ｃ）に示すように、Ｓｉ基板１上の全面に例えばＳｉＯ₂膜２５を形成して溝ｈ２を埋め込む。そして、Ｓｉ基板１の全面を覆うＳｉＯ₂膜２５、１７を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により平坦化しながら除去して、図２９（ａ）〜（ｃ）に示すように、Ｓｉ₃Ｎ₄膜１５の表面を露出させる。このＣＭＰでは、Ｓｉ₃Ｎ₄膜１５が研磨パッドに対するストッパーとして機能する。続いて、このＳｉ₃Ｎ₄膜１５を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ₂膜１３を例えば希フッ酸溶液を用いたウェットエッチングで除去して、図３０（ａ）〜（ｃ）に示すように、Ｓｉ層３の表面を露出させる。これにより、ポリシリコン膜（即ち、バックゲート電極）６９の上に、ＳｉＯ₂膜２１とＳｉ層３とからなるＳＯＩ構造を有するＳＯＩ基板１０´が完成する。このＳＯＩ基板１０´では、ＳｉＯ₂膜２１ａが図２に示した絶縁膜（ＢＯＸ層）２である。また、Ｓｉ層３の周囲に残されたＳｉＯ₂膜１７、２５が図２に示した絶縁膜４である。

次に、上述のＳＯＩ基板１０´にＭＯＳトランジスタ６０を形成する。即ち、図３１（ａ）〜（ｃ）に示すように、Ｓｉ層３の表面にゲート絶縁膜５を形成する。次に、このゲート絶縁膜５が形成されたＳＯＩ基板１０´上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成方法及び不純物の導入方法は、例えば、第１実施形態と同じである。次に、ポリシリコン膜上に例えばＳｉＯ₂膜を形成する。そして、フォトリソグラフィー技術とエッチング技術を用いて、このＳｉＯ₂膜とポリシリコン膜とを順次、部分的にエッチングする。これにより、図３２（ａ）〜（ｃ）に示すように、チャネル領域のゲート絶縁膜５上にゲート電極６を形成する。

次に、ＳｉＯ₂膜３１及びゲート電極６下から露出した領域のＳｉ層３に不純物をイオン注入し熱処理を施して、ＬＤＤ層３３を形成する。そして、ＳＯＩ基板１０´の上方全面に例えばＳｉＯ₂膜を形成し、このＳｉＯ₂膜をエッチバックする。これにより、図３３（ａ）〜（ｃ）に示すように、ゲート電極６の側面にＳｉＯ₂膜からなるサイドウォール３５を形成する。次に、図３４（ａ）〜（ｃ）に示すように、露出している端部領域３６のＳｉ層３（即ち、ＬＤＤ層３３）表面と直（じか）に接するように、ＳＯＩ基板１０´の上方全面にポリシリコン膜３７を形成する。第１実施形態と同様、このポリシリコン膜３７の厚さは例えば１００〜５００ｎｍであり、その形成は例えばＣＶＤ法により行う。ここでは、ポリシリコン膜３７をＳｉ層３よりも厚く形成することが好ましい。

次に、このポリシリコン膜３７をレジストパターンをマスクにして部分的にエッチングして、図３５（ａ）〜（ｃ）に示すように、サイドウォール３５両側のＳｉ層３（即ち、ＬＤＤ層３３）上からＳｉＯ₂膜１７上にかけてポリシリコン膜３７を残し、それ以外の部分からポリシリコン膜３７を取り除く。これにより、ポリシリコン膜３７を、ゲート電極６を挟んでソース側とドレイン側とに分離する。
次に、図３６（ａ）〜（ｃ）に示すように、ポリシリコン膜に不純物をイオン注入し熱処理を施して、ポリシリコン膜からなる導電膜８を形成すると共に、不純物層７を形成する。これにより、第１実施形態と同様、不純物層７と導電膜８とからなるＳ／Ｄ層２０を形成する。次に、図３７（ａ）〜（ｃ）に示すように、ソース側又はドレイン側の少なくとも一方の導電膜８と不純物層７とを順次、部分的にエッチングして、バックゲート電極６９を底面の一部とする開口部ｈ３を形成する。

次に、この開口部ｈ３を埋め込むようにＳＯＩ基板１０´の上方全面に層間絶縁膜７１を形成する。そして、層間絶縁膜７１の表面を例えばＣＭＰにより平坦化する。次に、図３８（ａ）〜（ｃ）に示すように、層間絶縁膜７１を部分的にエッチングして、ゲート電極６上と、Ｓ／Ｄ層２０上と、バックゲート電極６９上とにそれぞれコンタクトホールＨ１、Ｈ２、Ｈ３´を形成する。その後、第１実施形態と同じように、コンタクトホールＨ１〜Ｈ３´内にＡｌ配線又はプラグ電極等を形成する。これにより、バックゲート電極６９を層間絶縁膜７１上に引き出すことができ、Ａｌ配線又はプラグ電極を介して、バックゲート電極６９の電位を所望の値に設定することができる。

このように、本発明の第４実施形態によれば、第１実施形態と同様の理由から、Ｓ／Ｄ層２０全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。また、ポリシリコン膜６９をバックゲート電極として用いることができ、ゲート電極６と同じタイミングで、又は異なるタイミングでＳｉ層３にバックゲートバイアスを印加することができる。従って、バックゲートバイアスによりＭＯＳトランジスタ６０の閾値電圧を制御することができる。さらに、第１実施形態と同様、不純物層７を小さくすることができ、その分だけチャネル領域を大きくすることができる。これにより、長いチャネル長Ｌと、長いチャネル幅Ｗを有するＭＯＳトランジスタ６０をＳＯＩ基板１０´上に形成することができる。このように、第４実施形態は第１実施形態と同じような効果を奏する。

但し、Ｓ／Ｄ層２０の低抵抗化については、第１実施形態の方が第４実施形態よりも効果が大きい。その理由は、第４実施形態ではＳ／Ｄ層２０の一部を犠牲にしてコンタクトホールＨ３´を形成しているからである。つまり、コンタクトホールＨ３´の形成領域をＳ／Ｄ層２０として使用可能な領域に設定しており、その分だけＳ／Ｄ層２０の面積が小さくなっているからである。これに対して、第１実施形態では、コンタクトホールＨ３の形成領域をＳ／Ｄ層２０の外側に設定しているので、Ｓ／Ｄ層２０の面積を十分に確保することができ、Ｓ／Ｄ層２０の抵抗を低く抑えることができる。
この第４実施形態では、ＳＯＩ基板１０´が本発明の「基板」に対応し、ポリシリコン膜６９が本発明の「第１半導体層」に対応している。また、ＭＯＳトランジスタ６０が本発明の「ＭＯＳ電界効果トランジスタ」に対応している。その他の対応関係は、第１実施形態と同じである。

（５）その他の形態
なお、上述の第１〜第４実施形態では、バックゲート電極の電位を固定する場合について説明した。しかしながら、本発明では、これらのバックゲート電極の電位を浮遊させても良い。バックゲート電極の電位を浮遊させる場合は、バックゲート電極を層間絶縁膜上に引き出す必要はないので、例えば、上記のコンタクトホールＨ３（又は、開口部ｈ３とコンタクトホールＨ３´）を形成しない。その代わりに、バックゲート電極の形成工程で、Ｓｉ層６８（又は、ポリシリコン膜６９）とＳｉ層３とが異なる仕事関数を持つように、Ｓｉ層６８（又は、ポリシリコン膜６９）の導電型とその不純物濃度を例えばｉｎ−Ｓｉｔｕで調整する。これにより、Ｓｉ層６８（又は、ポリシリコン膜６９）とＳｉ層３との間には仕事関数差に依存して微小な電界が生じ、この微小な電界がバックゲートバイアスとして作用する。例えば、Ｓｉ層６８（又は、ポリシリコン膜６９）の導電型がｐ＋の場合は、Ｓｉ層３に正（＋）のバックゲートバイアスを与えることができる。また、Ｓｉ層６８（又は、ポリシリコン膜６９）の導電型がｎ＋の場合は、Ｓｉ層３に負（−）のバックゲートバイアスを与えることができる。よって、ＭＯＳトランジスタ５０（又は、ＭＯＳトランジスタ６０）の閾値調整に寄与することができる。

また、上述の第１〜第４実施形態では、バックゲート電極として、単結晶のＳｉ層６８又はポリシリコン膜６９を用いる場合について説明したが、本発明はこれに限られることはない。例えば、金属膜若しくはシリサイド膜、又は、Ｓｉ以外の半導体膜により、バックゲート電極を構成しても良い。このような構成であっても、Ｓｉ層６８やポリシリコン膜６９を用いた場合と同様の効果を得ることができる。

第１実施形態に係る半導体装置の構成例を示す図（その１）。 第１実施形態に係る半導体装置の構成例を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その１）。 第１実施形態に係る半導体装置の製造方法を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その３）。 第１実施形態に係る半導体装置の製造方法を示す図（その４）。 第１実施形態に係る半導体装置の製造方法を示す図（その５）。 第１実施形態に係る半導体装置の製造方法を示す図（その６）。 第１実施形態に係る半導体装置の製造方法を示す図（その７）。 第１実施形態に係る半導体装置の製造方法を示す図（その８）。 第１実施形態に係る半導体装置の製造方法を示す図（その９）。 第１実施形態に係る半導体装置の製造方法を示す図（その１０）。 第１実施形態に係る半導体装置の製造方法を示す図（その１１）。 第１実施形態に係る半導体装置の製造方法を示す図（その１２）。 第１実施形態に係る半導体装置の製造方法を示す図（その１３）。 第１実施形態に係る半導体装置の製造方法を示す図（その１４）。 第２実施形態に係る半導体装置の製造方法を示す図。 第３実施形態に係る半導体装置の構成例を示す図。 第３実施形態に係る半導体装置の製造方法を示す図。 第４実施形態に係る半導体装置の製造方法を示す図（その１）。 第４実施形態に係る半導体装置の製造方法を示す図（その２）。 第４実施形態に係る半導体装置の製造方法を示す図（その３）。 第４実施形態に係る半導体装置の製造方法を示す図（その４）。 第４実施形態に係る半導体装置の製造方法を示す図（その５）。 第４実施形態に係る半導体装置の製造方法を示す図（その６）。 第４実施形態に係る半導体装置の製造方法を示す図（その７）。 第４実施形態に係る半導体装置の製造方法を示す図（その８）。 第４実施形態に係る半導体装置の製造方法を示す図（その９）。 第４実施形態に係る半導体装置の製造方法を示す図（その１０）。 第４実施形態に係る半導体装置の製造方法を示す図（その１１）。 第４実施形態に係る半導体装置の製造方法を示す図（その１２）。 第４実施形態に係る半導体装置の製造方法を示す図（その１３）。 第４実施形態に係る半導体装置の製造方法を示す図（その１４）。 第４実施形態に係る半導体装置の製造方法を示す図（その１５）。 第４実施形態に係る半導体装置の製造方法を示す図（その１６）。 第４実施形態に係る半導体装置の製造方法を示す図（その１７）。 第４実施形態に係る半導体装置の製造方法を示す図（その１８）。 第４実施形態に係る半導体装置の製造方法を示す図（その１９）。

符号の説明

１ Ｓｉ基板、２、４、６６ 絶縁膜、３，６８ Ｓｉ層、５ ゲート絶縁膜、６ ゲート電極、７ 不純物層、８ 導電膜、１０ １０´ ＳＯＩ基板、１１、７３ ＳｉＧｅ層、１３、１７、２１、２１ａ、２１ｂ、２３、２５、３１、 ＳｉＯ₂膜、１５ Ｓｉ₃Ｎ₄膜、１８ 支持体、１９、７５ 空洞部、２０ Ｓ／Ｄ層、３３ ＬＤＤ層、３５ サイドウォール、３６ 端部領域、３７、５３、６９ ポリシリコン膜、７１ 層間絶縁膜、ｈ１ （支持体の脚部を配置するための）溝、ｈ２ （ＳｉＧｅを除去するための）溝、ｈ３ （コンタクトホールＨ３´を形成するための）開口部、Ｈ１〜Ｈ３、Ｈ３´ コンタクトホール

Claims (8)

1. 半導体基板上に基板部を形成する工程と、
   前記基板部上にＭＯＳ電界効果トランジスタを形成する工程と、を含み、
   前記基板部は、
   前記半導体基板上に形成された第１半導体層と、前記第１半導体層上に第１絶縁膜を介して形成された第２半導体層と、前記第２半導体層を平面視で囲むように前記半導体基板上に形成され、且つ前記第１絶縁膜よりも厚く形成された第２絶縁膜とを有し、
   前記ＭＯＳ電界効果トランジスタを形成する工程は、
   前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の両側にソース又はドレインを形成する工程と、を含み、
   前記ソース又はドレインを形成する工程は、
   前記第２半導体層に不純物を導入して不純物層を形成する工程と、
   前記不純物層と接触する導電膜を、前記不純物層上から前記第２絶縁膜上にかけて形成する工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記導電膜を形成する工程では、当該導電膜を前記半導体層よりも厚く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記基板部を形成する工程は、
   前記半導体基板上に第１犠牲半導体層と、前記第１半導体層と、第２犠牲半導体層及び前記第２半導体層を順次形成する工程と、
   前記第２半導体層と、前記第２犠牲半導体層と、前記第１半導体層及び前記第１犠牲半導体層をエッチングして、前記第２半導体層と、前記第２犠牲半導体層と、前記第１半導体層及び前記第１犠牲半導体層を貫く第１溝を形成する工程と、
   少なくとも前記第１溝内に第１絶縁層を形成して、当該第１絶縁層により前記第２半導体層と前記第１半導体層とを支持する工程と、
   少なくとも前記第２半導体層と前記第２犠牲半導体層及び前記第１半導体層をエッチングして、前記第２犠牲半導体層と前記第１犠牲半導体層とを露出させる第２溝を形成する工程と、
   前記第２溝を介して第１犠牲半導体層をエッチングすることにより、前記第１半導体層と前記半導体基板との間に第１空洞部を形成する工程と、
   前記第２溝を介して前記第２犠牲半導体層をエッチングすることにより、前記第２半導体層と前記第１半導体層との間に第２空洞部を形成する工程と、
   前記第１空洞部内に前記第１絶縁膜を形成して当該第１空洞部を埋め込む工程と、
   前記第２空洞部内に前記第１絶縁膜を形成して当該第２空洞部を埋め込む工程と、
   前記第１空洞部を埋め込む工程と前記第１空洞部を埋め込む工程との後で、前記第２溝内に第２絶縁層を形成して当該第２溝を埋め込む工程と、を有し、
   前記第２絶縁膜には、前記第１絶縁層及び前記第２絶縁層が含まれることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記基板を形成する工程をさらに含み、当該基板を形成する工程は、
   前記半導体基板上に犠牲半導体層と前記第２半導体層とを順次形成する工程と、
   前記第２半導体層と前記犠牲半導体層とを部分的にエッチングして、前記第２半導体層と前記犠牲半導体層とを貫く第１溝を形成する工程と、
   少なくとも前記第１溝内に第１絶縁層を形成して、当該第１絶縁層により前記第２半導体層を支持する工程と、
   少なくとも前記第２半導体層をエッチングして、前記犠牲半導体層を露出させる第２溝を形成する工程と、
   前記第２溝を介して前記犠牲半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
   前記空洞部を残しつつ、当該空洞部の内部に面する前記第２半導体層の下面及び前記半導体基板の上面にそれぞれ前記第１絶縁膜を形成する工程と、
   前記第１絶縁膜を形成する工程の後で、前記空洞部内に前記第１半導体層を形成して当該空洞部を埋め込む工程と、
   前記空洞部を埋め込む工程の後で、前記第２溝内に第２絶縁層を形成して当該第２溝を埋め込む工程と、を有し、
   前記第２絶縁膜には、前記第１絶縁層及び前記第２絶縁層が含まれることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
5. 前記第１半導体層にコンタクトする電極を、前記ゲート電極と前記第２半導体層の両方から平面視で離れた位置に形成する工程、をさらに含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
6. 前記第１半導体層にコンタクトする電極を形成する工程は、当該電極を前記ゲート電極と前記第２半導体層の両方から平面視で離れた位置であって、前記ゲート電極の長手方向の端部と平面視で向かい合う位置に形成する工程である、ことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１半導体層にコンタクトする電極を、前記第２半導体層から平面視で離れ、且つ、前記ゲート電極と平面視で重なる位置に形成する工程、をさらに含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
8. 基板部と、前記基板部に形成されたＭＯＳ電界効果トランジスタとを備えた半導体装置であって、
   前記基板部は、
   半導体基板と、前記半導体基板上に形成された第１半導体層と、
   前記第１半導体層上に第１絶縁膜を介して形成された第２半導体層と、
   前記第１絶縁膜よりも厚く、且つ、少なくとも前記第２半導体層を平面視で囲むように前記半導体基板上に形成された第２絶縁膜と、を有し、
   前記ＭＯＳ電界効果トランジスタは、
   前記第２半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の両側に形成されたソース又はドレインと、を有し、
   前記ソース又はドレインは、
   前記ゲート電極の両側に位置する端部領域の前記半導体層に形成された不純物層と、
   前記不純物層と接触して、当該不純物層上から前記第２絶縁膜上にかけて形成された導電膜と、を含むことを特徴とする半導体装置。

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