JP2007123827A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】チャネル領域のダメージを抑制しつつ、半導体層の側壁にチャネルを持たせるとともに、チャネルが形成される半導体層の膜厚制御を安定して行えるようにする。
【解決手段】選択エピタキシャル成長を用いることにより、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５を成膜し、第１半導体層５２をエッチング除去した後、第２半導体層５５の側壁にサイドウォール６２ａ、６２ｂをそれぞれ形成し、サイドウォール６２ａ、６２ｂをマスクとして半導体基板５１および第２半導体層５５の選択酸化を行うことにより、半導体基板５１と第２半導体層５５との間に埋め込まれた埋め込み酸化膜６３ａを形成する。
【選択図】図７

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、半導体層の側壁にチャネルを持つ電界効果型トランジスタに適用して好適なものである。
従来の半導体装置では、Ｓｉ基板上にＳｉのフィン構造を形成し、フィンの側壁に沿ってゲート電極を配することにより、電流駆動能力を確保しつつ、トランジスタの集積度を向上させる方法が開示されている（非特許文献１）。
Ｅｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２００３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，２００３，ｐｐ．２８０−２８１
しかしながら、従来のフィン型トランジスタでは、レジストパターンをマスクとしたドライエッチングにて、チャネル領域となるフィン構造が形成されていた。このため、ドライエッチング時のダメージによってチャネル領域に欠陥が発生し、界面準位の増加やモビリティーの劣化を招くことから、電界効果型トランジスタの電気的特性が劣化するという問題があった。また、チャネル領域となるフィン構造はフォトエッチングにて形成されるため、フィンの厚さにばらつきが発生し易い上に、チャネル領域となるフィンの厚さがフォトリソグラフィー時の露光波長によって制限されるため、フィンの薄膜化に限界があるという問題があった。
そこで、本発明の目的は、チャネル領域のダメージを抑制しつつ、半導体層の側壁にチャネルを持たせるとともに、チャネルが形成される半導体層の膜厚制御を安定して行うことが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて部分的に成膜された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と、前記半導体層の側壁に配置されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、前記半導体層の前記側壁が前記エピタキシャル成長の成膜面であることを特徴とする。
これにより、エピタキシャル成長にて成膜された半導体層の側壁（即ち、エピタキシャル成長の成膜面）上にチャネルを配置することが可能となる。このため、半導体層の側壁にチャネルを持たせた場合においても、ドライエッチングによるダメージがチャネルに及ばないようにすることができ、チャネル領域に欠陥が発生することを防止することが可能となることから、チャネル領域における界面準位の増加やモビリティーの劣化を抑制することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
また、半導体層の側壁にチャネルを持たせた場合においても、チャネルが形成される半導体層の膜厚をエピタキシャル成長にて制御することができ、半導体層の膜厚を薄膜化することを可能としつつ、半導体層の膜厚制御を安定して行うことができる。さらに、半導体基板と半導体層との間に埋め込み酸化膜を埋め込むことにより、ラッチアップを防止しつつ、ソース／ドレイン接合容量を低減することが可能となり、低消費電力化および高速化を図ることが可能となるとともに、低電圧駆動を容易に実現することができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、前記半導体層上に跨るようにして前記半導体層の両側の側壁に形成されていることを特徴とする。
これにより、半導体層の側壁に設けられた成膜面にチャネルを持たせることを可能としつつ、半導体層の両側からトランジスタを駆動することが可能となり、トランジスタの集積度を向上させることを可能としつつ、電流駆動能力を上昇させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層は凸状、フィン状、枡状または網目状であることを特徴とする。
これにより、半導体層に跨るようにゲート電極を配置することで、半導体層の側壁に設けられた成膜面にチャネルを持たせることを可能としつつ、半導体層の両側からトランジスタを駆動することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電流駆動能力を上昇させることが可能となるとともに、トランジスタの集積度を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、突起状半導体層を半導体基板上に形成する工程と、前記突起状半導体層の側壁に酸化防止用サイドウォールを形成する工程と、前記酸化防止用サイドウォールをマスクとして前記突起状半導体層および前記半導体基板の選択酸化を行うことにより、前記突起状半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、前記酸化防止用サイドウォールを除去した後、前記突起状半導体層の側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする。
これにより、酸化防止用サイドウォールをマスクとして突起状半導体層および半導体基板の選択酸化を行うことにより、ＳＯＩ基板を用いることなく、突起状半導体層を埋め込み酸化膜上に配置することが可能となるとともに、突起状半導体層の側壁にチャネルを持たせることができる。このため、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、ソース／ドレイン接合容量を低減することを可能として、電界効果型トランジスタの低消費電力化および高速化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と、前記半導体基板上に成膜された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、前記第２半導体層を前記半導体基板上に残したまま、前記第１半導体層を前記半導体基板から除去する工程と、前記第２半導体層の側壁に酸化防止用サイドウォールを形成する工程と、前記酸化防止用サイドウォールをマスクとして前記第２半導体層および前記半導体基板の選択酸化を行うことにより、前記第２半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、前記酸化防止用サイドウォールを除去した後、前記第２半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、第１半導体層の側壁に第２半導体層をエピタキシャル成長させることが可能となるとともに、第１半導体層の側壁に成膜された第２半導体層の成膜面上にチャネルを持たせることが可能となる。また、酸化防止用サイドウォールをマスクとして第２半導体層および半導体基板の選択酸化を行うことにより、ＳＯＩ基板を用いることなく、第２半導体層を埋め込み酸化膜上に配置することができる。このため、第２半導体層の側壁にチャネルを持たせた場合においても、ドライエッチングによるダメージがチャネルに及ばないようにしつつ、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、チャネルが形成される第２半導体層の膜厚をエピタキシャル成長にて制御することができる。この結果、チャネル領域に欠陥が発生することを防止することが可能となるとともに、第２半導体層の側壁にチャネルを持たせた場合においても、第２半導体層の膜厚を薄膜化することを可能としつつ、第２半導体層の膜厚制御を安定して行うことができ、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
また、本発明の一態様に係る半導体装置によれば、側壁面にチャネルを有する半導体層と、前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、前記半導体層の両側の側壁上に形成された前記ゲート電極のうち一方の側壁上に形成されたゲート電極と他方の側壁上に形成されたゲート電極とは、極性が異なることを特徴とする。
本発明では、フィン型ＭＯＳＦＥＴの片方（Ａ面）の側面のゲート電極と、前記ＭＯＳＦＥＴ裏側（Ｂ面）の側面のゲート電極とは、独立して、Ｐ，Ｎの極性や不純物濃度を設定している。また、チャネルとなる半導体層は、イントリンジックあるいは低濃度の不純物で構成される。さらに、チャネル領域となるフィン型半導体層のポテンシャルは、Ａ，Ｂ両側面のゲート電極の仕事関数で決定される。このため、Ａ側面とＢ側面のゲート電極が接続されていれば、フィン型半導体層がイントリンジックまたは低濃度不純物であっても、Ａ，Ｂ両側面のゲート電極極性（Ｐ、Ｎ）の選択により、閾値を１Ｖ程度変化、制御することができる。従って、フィン型ＣＭＯＳ−ＬＳＩを構成する、高・低閾値を持つ、Ｐｃｈ，ＮｃｈのＭＯＳＦＥＴを全て、極低濃度のフィン型半導体層で実現できる。低濃度の半導体層からなるチャネル領域は、高いモビリティーを確保し、かつ、より厚いフィン型半導体層を用いても急峻なサブスレショルド特性を可能にする。従って、本発明は、オン電流の劣化が無い半導体装置を提供する。
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて成膜された側壁に成膜面を有する半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と、前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、前記半導体層の両側の側壁上に形成された前記ゲート電極のうち一方の側壁上に形成されたゲート電極と他方の側壁上に形成されたゲート電極とは、極性が異なることを特徴とする。
これにより、半導体層の側壁にチャネルを持たせた上で、エピタキシャル成長にて成膜された成膜面上にチャネルを配置することが可能となる。このため、半導体層の側壁にチャネルを持たせた場合においても、ドライエッチングによるダメージがチャネルに及ばないようにすることができ、チャネル領域に欠陥が発生することを防止することが可能となることから、チャネル領域における界面準位の増加やモビリティーの劣化を抑制することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
また、半導体層の側壁にチャネルを持たせた場合においても、チャネルが形成される半導体層の膜厚をエピタキシャル成長にて制御することができ、半導体層の膜厚を薄膜化することを可能としつつ、半導体層の膜厚制御を安定して行うことができる。さらに、半導体基板と半導体層との間に埋め込み酸化膜を埋め込むことにより、ラッチアップを防止しつつ、ソース／ドレイン接合容量を低減することが可能となり、低消費電力化および高速化を図ることが可能となるとともに、低電圧駆動を容易に実現することができる。
また、半導体層の側壁面ごとに濃度または極性が異なるように設定された不純物導入層をゲート電極に形成することにより、半導体層の両側面に配置されたゲート電極によって半導体層の両側面のポテンシャルおよびボディ領域のポテンシャルを決定することができる。このため、半導体層の側壁に配置されたトランジスタのしきい値制御を安定して行うことを可能としつつ、半導体層の不純物濃度を低くすることが可能となり、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、半導体層の不純物濃度を低くすることが可能となることから、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層は凸状、フィン状、枡状または網目状であることを特徴とする。
これにより、半導体層に跨るようにゲート電極を配置することで、半導体層の側壁に設けられた成膜面にチャネルを持たせることを可能としつつ、半導体層の両側からトランジスタを駆動することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電流駆動能力を上昇させることが可能となるとともに、トランジスタの集積度を向上させることができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は多結晶シリコン層またはシリサイド層を持ち、前記半導体層の両側の側壁のゲート電極はシリサイド層にて接続されていることを特徴とする。
これにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、半導体層の両側の側壁のゲート電極の極性を適宜選択することによってしきい値を１Ｖ程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、突起状半導体層を半導体基板上に形成する工程と、前記突起状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と、前記ゲート電極用材料に斜めイオン注入を行うことにより、前記突起状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、前記ゲート電極用材料をパターニングすることにより、前記突起状半導体層上に跨るようにして前記突起状半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、突起状半導体層を半導体基板上に形成する工程と、前記突起状半導体層の側壁に酸化防止用サイドウォールを形成する工程と、前記酸化防止用サイドウォールをマスクとして前記突起状半導体層および前記半導体基板の選択酸化を行うことにより、前記突起状半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、前記酸化防止用サイドウォールを除去した後、前記突起状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と、前記ゲート電極用材料に斜めイオン注入を行うことにより、前記突起状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、前記ゲート電極用材料をパターニングすることにより、前記突起状半導体層上に跨るようにして前記突起状半導体層の両側の側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする。
これにより、酸化防止用サイドウォールをマスクとして突起状半導体層および半導体基板の選択酸化を行うことにより、ＳＯＩ基板を用いることなく、突起状半導体層を埋め込み酸化膜上に配置することが可能となるとともに、突起状半導体層の側壁にチャネルを持たせることができる。このため、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、ソース／ドレイン接合容量を低減することを可能として、電界効果型トランジスタの低消費電力化および高速化を図ることが可能となる。
また、斜めイオン注入にてゲート電極用材料に不純物を注入することにより、不純物導入層の濃度または極性が突起状半導体層の側壁面ごとに異なるように自己整合的に設定することができる。このため、半導体層の不純物濃度を低く設定した場合においても、製造工程の煩雑化を抑制しつつ、半導体層の側壁に配置されたトランジスタのしきい値制御を安定して行うことを可能となることから、コストアップを抑制しつつ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と、前記半導体基板上に成膜された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、前記第２半導体層を前記半導体基板上に残したまま、前記第１半導体層を前記半導体基板から除去する工程と、前記第２半導体層の側壁に酸化防止用サイドウォールを形成する工程と、前記酸化防止用サイドウォールをマスクとして前記第２半導体層および前記半導体基板の選択酸化を行うことにより、前記第２半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、前記酸化防止用サイドウォールを除去した後、前記第２半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と、前記ゲート電極用材料に斜めイオン注入を行うことにより、前記第２半導体層の側壁のうち少なくとも１つの側壁において、前記少なくとも１つの側壁の外側の側壁面と内側の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、前記ゲート電極用材料をパターニングすることにより、前記第２半導体層上に跨るようにして前記少なくとも１つの側壁を含む前記第２半導体層の両側の側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、第１半導体層の側壁に第２半導体層をエピタキシャル成長させることが可能となるとともに、第１半導体層の側壁に成膜された第２半導体層の成膜面上にチャネルを持たせることが可能となる。また、酸化防止用サイドウォールをマスクとして第２半導体層および半導体基板の選択酸化を行うことにより、ＳＯＩ基板を用いることなく、第２半導体層を埋め込み酸化膜上に配置することができる。このため、第２半導体層の側壁にチャネルを持たせた場合においても、ドライエッチングによるダメージがチャネルに及ばないようにしつつ、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、チャネルが形成される第２半導体層の膜厚をエピタキシャル成長にて制御することができる。この結果、チャネル領域に欠陥が発生することを防止することが可能となるとともに、第２半導体層の側壁にチャネルを持たせた場合においても、第２半導体層の膜厚を薄膜化することを可能としつつ、第２半導体層の膜厚制御を安定して行うことができ、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
さらに、不純物導入層の濃度または極性が突起状半導体層の側壁面ごとに異なるように設定することで、半導体層の不純物濃度を低く設定した場合においても、製造工程の煩雑化を抑制しつつ、半導体層の側壁に配置されたトランジスタのしきい値制御を安定して行うことを可能となり、コストアップを抑制しつつ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層をパターニングすることにより、前記半導体層の側壁を露出させる工程と、前記半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と、前記ゲート電極用材料に斜めイオン注入を行うことにより、前記半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、前記ゲート電極用材料をパターニングすることにより、前記第２半導体層上に跨るようにして前記半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、不純物導入層の濃度または極性が突起状半導体層の側壁面ごとに異なるように設定することで、半導体層の不純物濃度を低く設定した場合においても、製造工程の煩雑化を抑制しつつ、半導体層の側壁に配置されたトランジスタのしきい値制御を安定して行うことを可能となり、コストアップを抑制しつつ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜図１１（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図１において、エピタキシャル成長にて第１半導体層５２を半導体基板５１上に成膜する。そして、ＣＶＤなどの方法により、第１半導体層５２上に絶縁膜５３を形成する。なお、絶縁層５３の材質としては、例えば、シリコン酸化膜などを用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜５３および第１半導体層５２をパターニングすることにより、第１半導体層５２の側壁を露出させる凸部を半導体基板５１上に形成する。ここで、第１半導体層５２の側壁を露出させる凸部を半導体基板５１上に形成する場合、第１半導体層５２の凸部の周囲の半導体基板５１が露出するようにする。なお、第１半導体層５２をパターニングする形状としては凸状の他、例えば、フィン状、枡状または網目状とすることができる。
次に、図３に示すように、選択エピタキシャル成長を用いることにより、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５を成膜する。ここで、第１半導体層５２の凸部の周囲の半導体基板５１は露出されているので、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５が成膜される時に、半導体基板５１の表面にも第２半導体層５４が成膜される。また、第２半導体層５４、５５の選択エピタキシャル成長では、絶縁膜５３上には第２半導体層５４、５５は成膜されないので、第１半導体層５２に設けられた凸部の側壁および半導体基板５１の表面にのみ第２半導体層５４、５５を形成することができる。
なお、第１半導体層５２は、半導体基板５１および第２半導体層５４、５５よりもエッチングレートが大きな材質を用いることができ、半導体基板５１、第１半導体層５２および第２半導体層５４、５５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板５１がＳｉの場合、第１半導体層５２としてＳｉＧｅ、第２半導体層５４、５５としてＳｉを用いることが好ましい。これにより、第１半導体層５２と第２半導体層５４、５５との間の格子整合をとることを可能としつつ、第１半導体層５２と第２半導体層５４、５５との間のエッチングレートを確保することができ、結晶品質の良い第２半導体層５４、５５を第１半導体層５２の側壁に形成することができる。
次に、図４に示すように、第１半導体層５２上の絶縁膜５３を除去した後、エッチングガスまたはエッチング液を第１半導体層５２に接触させることにより、第１半導体層５２をエッチング除去する。なお、第２半導体層５４、５５がＳｉ、第１半導体層５２がＳｉＧｅの場合、第１半導体層５２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、第２半導体層５４、５５のオーバーエッチングを抑制しつつ、第１半導体層５２を除去することが可能となる。また、第１半導体層５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
次に、図５に示すように、第２半導体層５４、５５の熱酸化により第２半導体層５４、５５の表面に下地酸化膜６１を形成する。そして、ＣＶＤなどの方法により、下地酸化膜６１上の全面に酸化防止膜６２を形成する。なお、酸化防止膜６２としては、例えば、シリコン窒化膜を用いることができる。
次に、図６に示すように、ＲＩＥなどの異方性エッチングを用いて酸化防止膜６２をエッチバックすることにより、第２半導体層５５の側壁にサイドウォール６２ａ、６２ｂをそれぞれ形成する。なお、酸化防止膜６２としては、例えば、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜の積層を用いることができる。
次に、図７に示すように、サイドウォール６２ａ、６２ｂをマスクとして半導体基板５１および第２半導体層５５の選択酸化を行うことにより、半導体基板５１の表面を覆うとともに、半導体基板５１と第２半導体層５５との間に埋め込まれた埋め込み酸化膜６３ａを形成する。ここで、第２半導体層５５の側壁にサイドウォール６２ａ、６２ｂをそれぞれ形成する時に、第２半導体層５５の上端が酸化防止膜６２から露出されるので、第２半導体層５５の上部には上部酸化膜６３ｂが形成される。
次に、図８に示すように、第２半導体層５５の側壁からサイドウォール６２ａ、６２ｂを除去することにより、第２半導体層５５の側壁を露出させる。
次に、図９に示すように、第２半導体層５５の側壁面の熱酸化処理、あるいはＡＬＤ、ＣＶＤ処理を行うことにより、第２半導体層５５の側壁面にゲート絶縁膜６４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６４が形成された第２半導体層５５全体が覆われるように埋め込み酸化膜６３ａ上に多結晶シリコン層６５を形成する。
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層６５をパターニングすることにより、第２半導体層５５の側壁を介して第２半導体層５５上に跨るように配置されたゲート電極６５ａを埋め込み酸化膜６３ａ上に形成する。
次に、図１１に示すように、ゲート電極６５ａをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層５５内にイオン注入することにより、ゲート電極６５ａの側方にそれぞれ配置されたソース／ドレイン層６６ａ、６６ｂを第２半導体層５５に形成する。
これにより、第１半導体層５２の側壁に第２半導体層５５をエピタキシャル成長させることが可能となるとともに、第１半導体層５２の側壁に成膜された第２半導体層５５の成膜面上にチャネルを持たせることが可能となる。また、サイドウォール６２ａ、６２ｂをマスクとして第２半導体層５５および半導体基板５１の選択酸化を行うことにより、ＳＯＩ基板を用いることなく、第２半導体層５５を埋め込み酸化膜６３ａ上に配置することができる。このため、第２半導体層５５の側壁にチャネルを持たせた場合においても、ドライエッチングによるダメージがチャネルに及ばないようにしつつ、第２半導体層５５と半導体基板５１との間の絶縁を図ることが可能となるとともに、チャネルが形成される第２半導体層５５の膜厚をエピタキシャル成長にて制御することができる。この結果、チャネル領域に欠陥が発生することを防止することが可能となるとともに、第２半導体層５５の側壁にチャネルを持たせた場合においても、第２半導体層５５の膜厚を薄膜化することを可能としつつ、第２半導体層５５の膜厚制御を安定して行うことができ、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。また、半導体基板５１と第２半導体層５５との間に埋め込み酸化膜６３ａを埋め込むことにより、ラッチアップを防止しつつ、ソース／ドレイン接合容量を低減することが可能となり、低消費電力化および高速化を図ることが可能となるとともに、低電圧駆動を容易に実現することができる。
なお、上述した実施形態では、フィン状の第２半導体層５５を半導体基板５１上に形成するために、半導体基板５１上に形成された第１半導体層５２の側壁に第２半導体層５５をエピタキシャル成長させる方法について説明したが、フォトエッチングなどの方法にて半導体基板５１の表面をフィン状に加工するようにしてもよい。
（２）第２実施形態
図１２（ａ）〜図１４（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図１２（ｂ）〜図１４（ｂ）は、図１２（ａ）〜図１４（ａ）のＡ１２−Ａ１２´〜Ａ１４−Ａ１４´線でそれぞれ切断した断面図、図１２（ｃ）〜図１４（ｃ）は、図１２（ａ）〜図１４（ａ）のＢ１２−Ｂ１２´〜Ｂ１４−Ｂ１４´線でそれぞれ切断した断面図である。
この第２実施形態において、図９（ａ）〜（ｃ）に示した多結晶シリコン層６５を形成する工程までは、例えば第１実施形態と同じである。即ち、図１において、エピタキシャル成長にて第１半導体層５２を半導体基板５１上に成膜する。そして、ＣＶＤなどの方法により、第１半導体層５２上に絶縁膜５３を形成する。なお、絶縁層５３の材質としては、例えば、シリコン酸化膜などを用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜５３および第１半導体層５２をパターニングすることにより、第１半導体層５２の側壁を露出させる凸部を半導体基板５１上に形成する。ここで、第１半導体層５２の側壁を露出させる凸部を半導体基板５１上に形成する場合、第１半導体層５２の凸部の周囲の半導体基板５１が露出するようにする。なお、第１半導体層５２をパターニングする形状としては凸状の他、例えば、フィン状、枡状または網目状とすることができる。
次に、図３に示すように、選択エピタキシャル成長を用いることにより、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５を成膜する。ここで、第１半導体層５２の凸部の周囲の半導体基板５１は露出されているので、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５が成膜される時に、半導体基板５１の表面にも第２半導体層５４が成膜される。また、第２半導体層５４、５５の選択エピタキシャル成長では、絶縁膜５３上には第２半導体層５４、５５は成膜されないので、第１半導体層５２に設けられた凸部の側壁および半導体基板５１の表面にのみ第２半導体層５４、５５を形成することができる。
なお、第１半導体層５２は、半導体基板５１および第２半導体層５４、５５よりもエッチングレートが大きな材質を用いることができ、半導体基板５１、第１半導体層５２および第２半導体層５４、５５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板５１がＳｉの場合、第１半導体層５２としてＳｉＧｅ、第２半導体層５４、５５としてＳｉを用いることが好ましい。これにより、第１半導体層５２と第２半導体層５４、５５との間の格子整合をとることを可能としつつ、第１半導体層５２と第２半導体層５４、５５との間のエッチングレートを確保することができ、結晶品質の良い第２半導体層５４、５５を第１半導体層５２の側壁に形成することができる。
次に、図４に示すように、第１半導体層５２上の絶縁膜５３を除去した後、エッチングガスまたはエッチング液を第１半導体層５２に接触させることにより、第１半導体層５２をエッチング除去する。なお、第２半導体層５４、５５がＳｉ、第１半導体層５２がＳｉＧｅの場合、第１半導体層５２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、第２半導体層５４、５５のオーバーエッチングを抑制しつつ、第１半導体層５２を除去することが可能となる。また、第１半導体層５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
次に、図５に示すように、第２半導体層５４、５５の熱酸化により第２半導体層５４、５５の表面に下地酸化膜６１を形成する。そして、ＣＶＤなどの方法により、下地酸化膜６１上の全面に酸化防止膜６２を形成する。なお、酸化防止膜６２としては、例えば、シリコン窒化膜を用いることができる。
次に、図６に示すように、ＲＩＥなどの異方性エッチングを用いて酸化防止膜６２をエッチバックすることにより、第２半導体層５５の側壁にサイドウォール６２ａ、６２ｂをそれぞれ形成する。なお、酸化防止膜６２としては、例えば、シリコン窒化膜を用いることができる。
次に、図７に示すように、サイドウォール６２ａ、６２ｂをマスクとして半導体基板５１および第２半導体層５５の選択酸化を行うことにより、半導体基板５１の表面を覆うとともに、半導体基板５１と第２半導体層５５との間に埋め込まれた埋め込み酸化膜６３ａを形成する。ここで、第２半導体層５５の側壁にサイドウォール６２ａ、６２ｂをそれぞれ形成する時に、第２半導体層５５の上端が酸化防止膜６２から露出されるので、第２半導体層５５の上部には上部酸化膜６３ｂが形成される。
次に、図８に示すように、第２半導体層５５の側壁からサイドウォール６２ａ、６２ｂを除去することにより、第２半導体層５５の側壁を露出させる。
次に、図９に示すように、第２半導体層５５の側壁面の熱酸化を行うことにより、第２半導体層５５の側壁面にゲート絶縁膜６４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６４が形成された第２半導体層５５全体が覆われるように埋め込み酸化膜６３ａ上に多結晶シリコン層６５を形成する。なお、多結晶シリコン層６５の代わりに、ＭｏＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2などのシリサイド層を用いるようにしてもよい。また、シリサイド層と多結晶シリコン層の積層でもよい。
このように多結晶シリコン層６５を形成した後は、図１２に示すように、多結晶シリコン層６５に回転斜めイオン注入を行うことにより、第２半導体層５５の側壁面ごとに濃度または極性が異なるように設定された不純物導入層７０、７１を多結晶シリコン層６５にそれぞれ形成する。例えば、不純物導入層７０にはＢ、ＢＦ2などのＩＩＩ族元素のイオンを注入することにより極性をＰ型に設定するとともに、不純物導入層７１にはＡｓ、ＰなどのＶ族元素のイオンを注入することにより極性をＮ型に設定することができる。また、本発明に係るトランジスタを複数有する半導体装置の製造方法において、フォトリソグラフィー（レジストマスクによる選択的イオン注入）技術を併用することにより、不純物導入層７０、７１の濃度または極性を各トランジスタごとにそれぞれ異ならせることができる。ここで、一部のトランジスタにおいては、半導体５５の側壁形成される多結晶シリコン層６５の両側面領域７０，７１に同じ極性・同じ不純物濃度が導入される組み合わせも、もちろん、可能である。なお、斜めイオン注入時の角度は、第２半導体層５５の側壁面に形成された多結晶シリコン層６５の底の近傍まで不純物を注入できるように設定することが好ましい。なお、不純物導入層７０、７１が形成された多結晶シリコン層６５上にシリサイド層を成膜することにより、不純物導入層７０、７１が互いに電気的に接続されるようにしてもよい。
次に、図１３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層６５をパターニングすることにより、第２半導体層５５の側壁を介して第２半導体層５５上に跨るように配置されたゲート電極６５ａを埋め込み酸化膜６３ａ上に形成する。
次に、図１４に示すように、ゲート電極６５ａをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層５５内にイオン注入することにより、ゲート電極６５ａの側方にそれぞれ配置されたソース／ドレイン層６６ａ、６６ｂを第２半導体層５５に形成する。
これにより、第１半導体層５２の側壁に第２半導体層５５をエピタキシャル成長させることが可能となるとともに、第１半導体層５２の側壁に成膜された第２半導体層５５の成膜面上にチャネルを持たせることが可能となる。また、サイドウォール６２ａ、６２ｂをマスクとして第２半導体層５５および半導体基板５１の選択酸化を行うことにより、ＳＯＩ基板を用いることなく、第２半導体層５５を埋め込み酸化膜６３ａ上に配置することができる。このため、第２半導体層５５の側壁にチャネルを持たせた場合においても、ドライエッチングによるダメージがチャネルに及ばないようにしつつ、第２半導体層５５と半導体基板５１との間の絶縁を図ることが可能となるとともに、チャネルが形成される第２半導体層５５の膜厚をエピタキシャル成長にて制御することができる。
この結果、チャネル領域に欠陥が発生することを防止することが可能となるとともに、第２半導体層５５の側壁にチャネルを持たせた場合においても、第２半導体層５５の膜厚を薄膜化することを可能としつつ、第２半導体層５５の膜厚制御を安定して行うことができ、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。また、半導体基板５１と第２半導体層５５との間に埋め込み酸化膜６３ａを埋め込むことにより、ラッチアップを防止しつつ、ソース／ドレイン接合容量を低減することが可能となり、低消費電力化および高速化を図ることが可能となるとともに、低電圧駆動を容易に実現することができる。
また、第２半導体層５５の側壁面ごとに濃度または極性が異なるように設定された不純物導入層７０、７１をゲート電極６５ａに形成することにより、第２半導体層５５の両側面に配置されたゲート電極６５ａによって第２半導体層５５の両側面のポテンシャルおよびボディ領域のポテンシャルを決定することができる。このため、第２半導体層５５の側壁に配置されたトランジスタのしきい値制御を安定して行うことを可能としつつ、第２半導体層５５の不純物濃度を低くすることが可能となり、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、第２半導体層５５の不純物濃度を低くすることが可能となることから、第２半導体層５５を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
また、第２半導体層５５の両側の側壁のゲート電極６５ａをシリサイド層にて接続することにより、第２半導体層５５のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、第２半導体層５５の両側の側壁のゲート電極６５ａの極性を適宜選択することによってしきい値を１Ｖ程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
なお、上述した実施形態では、フィン状の第２半導体層５５を半導体基板５１上に形成するために、半導体基板５１上に形成された第１半導体層５２の側壁に第２半導体層５５をエピタキシャル成長させる方法について説明したが、フォトエッチングなどの方法にて半導体基板５１の表面をフィン状に加工するようにしてもよい。
また、上述した実施形態では、フィン状の第２半導体層５５を半導体基板５１から絶縁するために、第２半導体層５５と半導体基板５１との間に埋め込み酸化膜６３ａを形成する方法について説明したが、ＳＯＩ基板のＳＯＩ層をフィン状に加工するようにしてもよい。
本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。
符号の説明
５１ 半導体基板、５２ 第１半導体層、５３ 絶縁膜、５４、５５ 第２半導体層、６１ 下地酸化膜、６２ 酸化防止膜、６２ａ、６２ｂ サイドウォールスペーサ、６３ａ 埋め込み酸化膜、６３ｂ 上部酸化膜、６４ ゲート絶縁膜、６５ 多結晶シリコン層、６５ａ ゲート電極、６６ａ、６６ｂ ソース／ドレイン層、７０、７１ 不純物導入層

Claims (13)

  1. 半導体基板上にエピタキシャル成長にて部分的に成膜された半導体層と、
    前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と、
    前記半導体層の側壁に配置されたゲート電極と、
    前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
    前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、
    前記半導体層の前記側壁が前記エピタキシャル成長の成膜面であることを特徴とする半導体装置。
  2. 前記ゲート電極は、前記半導体層上に跨るようにして前記半導体層の両側の側壁に形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体層は凸状、フィン状、枡状または網目状であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 突起状半導体層を半導体基板上に形成する工程と、
    前記突起状半導体層の側壁に酸化防止用サイドウォールを形成する工程と、
    前記酸化防止用サイドウォールをマスクとして前記突起状半導体層および前記半導体基板の選択酸化を行うことにより、前記突起状半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、
    前記酸化防止用サイドウォールを除去した後、前記突起状半導体層の側壁にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  5. 半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と、
    前記半導体基板上に成膜された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、
    前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、
    前記第２半導体層を前記半導体基板上に残したまま、前記第１半導体層を前記半導体基板から除去する工程と、
    前記第２半導体層の側壁に酸化防止用サイドウォールを形成する工程と、
    前記酸化防止用サイドウォールをマスクとして前記第２半導体層および前記半導体基板の選択酸化を行うことにより、前記第２半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、
    前記酸化防止用サイドウォールを除去した後、前記第２半導体層の成膜面上にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  6. 側壁面にチャネルを有する半導体層と、
    前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と、
    前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
    前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、
    前記半導体層の両側の側壁上に形成された前記ゲート電極のうち一方の側壁上に形成されたゲート電極と他方の側壁上に形成されたゲート電極とは、極性が異なることを特徴とする半導体装置。
  7. 半導体基板上にエピタキシャル成長にて成膜された側壁に成膜面を有する半導体層と、
    前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と、
    前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と、
    前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
    前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、
    前記半導体層の両側の側壁上に形成された前記ゲート電極のうち一方の側壁上に形成されたゲート電極と他方の側壁上に形成されたゲート電極とは、極性が異なることを特徴とする半導体装置。
  8. 前記半導体層は凸状、フィン状、枡状または網目状であることを特徴とする請求項６または請求項７記載の半導体装置。
  9. 前記ゲート電極は多結晶シリコン層またはシリサイド層を持ち、前記半導体層の両側の側壁のゲート電極はシリサイド層にて接続されていることを特徴とする請求項６から請求項８のいずれか一項に記載の半導体装置。
  10. 突起状半導体層を半導体基板上に形成する工程と、
    前記突起状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と、
    前記ゲート電極用材料に斜めイオン注入を行うことにより、前記突起状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、 前記ゲート電極用材料をパターニングすることにより、前記突起状半導体層上に跨るようにして前記突起状半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  11. 突起状半導体層を半導体基板上に形成する工程と、
    前記突起状半導体層の側壁に酸化防止用サイドウォールを形成する工程と、
    前記酸化防止用サイドウォールをマスクとして前記突起状半導体層および前記半導体基板の選択酸化を行うことにより、前記突起状半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、
    前記酸化防止用サイドウォールを除去した後、前記突起状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と、
    前記ゲート電極用材料に斜めイオン注入を行うことにより、前記突起状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、
    前記ゲート電極用材料をパターニングすることにより、前記突起状半導体層上に跨るようにして前記突起状半導体層の両側の側壁にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  12. 半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と、
    前記半導体基板上に成膜された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、
    前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、
    前記第２半導体層を前記半導体基板上に残したまま、前記第１半導体層を前記半導体基板から除去する工程と、
    前記第２半導体層の側壁に酸化防止用サイドウォールを形成する工程と、
    前記酸化防止用サイドウォールをマスクとして前記第２半導体層および前記半導体基板の選択酸化を行うことにより、前記第２半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と、
    前記酸化防止用サイドウォールを除去した後、前記第２半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と、
    前記ゲート電極用材料に斜めイオン注入を行うことにより、前記第２半導体層の側壁のうち少なくとも１つの側壁において、前記少なくとも１つの側壁の外側の側壁面と内側の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、
    前記ゲート電極用材料をパターニングすることにより、前記第２半導体層上に跨るようにして前記少なくとも１つの側壁を含む前記第２半導体層の両側の側壁にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  13. 絶縁体上に形成された半導体層をパターニングすることにより、前記半導体層の側壁を露出させる工程と、
    前記半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と、
    前記ゲート電極用材料に斜めイオン注入を行うことにより、前記半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで濃度または極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と、
    前記ゲート電極用材料をパターニングすることにより、前記第２半導体層上に跨るようにして前記半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017532779A (ja) * 2014-09-12 2017-11-02 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合代替フィン形成

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009110048A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI825991B (zh) 2015-05-11 2023-12-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144876A (ja) 1984-12-19 1986-07-02 Seiko Epson Corp 半導体装置
JPH05198817A (ja) 1991-08-28 1993-08-06 Sharp Corp 半導体装置の構造および製造方法
JP2004128320A (ja) * 2002-10-04 2004-04-22 Sony Corp 絶縁ゲート電界効果トランジスタ、および、その製造方法
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法
JP2004266274A (ja) * 2003-02-28 2004-09-24 Internatl Business Mach Corp <Ibm> 歪シリコン・フィン型ボディを有するマルチ・ゲートｍｏｓｆｅｔ構造

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087506B2 (en) 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US6888181B1 (en) * 2004-03-18 2005-05-03 United Microelectronics Corp. Triple gate device having strained-silicon channel

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144876A (ja) 1984-12-19 1986-07-02 Seiko Epson Corp 半導体装置
JPH05198817A (ja) 1991-08-28 1993-08-06 Sharp Corp 半導体装置の構造および製造方法
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法
JP2004128320A (ja) * 2002-10-04 2004-04-22 Sony Corp 絶縁ゲート電界効果トランジスタ、および、その製造方法
JP2004266274A (ja) * 2003-02-28 2004-09-24 Internatl Business Mach Corp <Ibm> 歪シリコン・フィン型ボディを有するマルチ・ゲートｍｏｓｆｅｔ構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017532779A (ja) * 2014-09-12 2017-11-02 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合代替フィン形成

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