JP2004128320A - 絶縁ゲート電界効果トランジスタ、および、その製造方法 - Google Patents
絶縁ゲート電界効果トランジスタ、および、その製造方法 Download PDFInfo
- Publication number
- JP2004128320A JP2004128320A JP2002292383A JP2002292383A JP2004128320A JP 2004128320 A JP2004128320 A JP 2004128320A JP 2002292383 A JP2002292383 A JP 2002292383A JP 2002292383 A JP2002292383 A JP 2002292383A JP 2004128320 A JP2004128320 A JP 2004128320A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- layer
- semiconductor layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 title description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 230000008859 change Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 97
- 210000000746 body region Anatomy 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052698 phosphorus Inorganic materials 0.000 description 15
- 239000011574 phosphorus Substances 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 229910015900 BF3 Inorganic materials 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- -1 Phosphorus ions Chemical class 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010306 acid treatment Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000006260 foam Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
Abstract
【課題】ダブルゲート構造の２種類のゲート電極部間のＰＮ接合によって電圧変化の遅延が生じ、高速動作を阻害する。
【解決手段】半導体層４と、半導体層の幅方向の２つの側面にそれぞれ形成されているゲート絶縁膜６と、絶縁膜５を間に挟んで半導体層と交差するゲート電極７とを有する。ゲート電極７が、半導体層４の一方の側面にゲート絶縁膜６を挟んで近接する第１導電型半導体からなる第１のゲート電極部８ｐと、他方の側面にゲート絶縁膜６を挟んで近接する第２導電型半導体からなる第２のゲート電極部８ｎと、第１のゲート電極部８ｐと第２のゲート電極部８ｎのそれぞれに対しオーミック接続しているオーミック接続層９と、を具備する。
【選択図】 図１
【解決手段】半導体層４と、半導体層の幅方向の２つの側面にそれぞれ形成されているゲート絶縁膜６と、絶縁膜５を間に挟んで半導体層と交差するゲート電極７とを有する。ゲート電極７が、半導体層４の一方の側面にゲート絶縁膜６を挟んで近接する第１導電型半導体からなる第１のゲート電極部８ｐと、他方の側面にゲート絶縁膜６を挟んで近接する第２導電型半導体からなる第２のゲート電極部８ｎと、第１のゲート電極部８ｐと第２のゲート電極部８ｎのそれぞれに対しオーミック接続しているオーミック接続層９と、を具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体層の２つの側面にゲート絶縁膜を介して形成された異なる導電型の半導体からなる２種類のゲート電極部を有する、いわゆるダブルゲート構造の絶縁ゲート電解効果トランジスタと、その製造方法とに関する。
【０００２】
【従来の技術】
いわゆるダブルゲート構造を有するＭＯＳトランジスタが知られている（例えば、非特許文献１の図１（ａ）、非特許文献２の図１（ａ）、（ｂ）を参照）。
ダブルゲート構造というのは、チャネルが形成される半導体層の厚さ方向の一方と他方に、それぞれ薄い絶縁膜を形成し、当該半導体層の一方側の絶縁膜に接して第１のゲート電極部を形成し、他方側の絶縁膜に接して第２のゲート電極部を形成したものである。非特許文献１に記載されているように、グランドプレーン形が片方のゲート電極部を一定電圧で電気的に固定するのに対し、ダブルゲート形では２つのゲート電極部を同電位Ｖｇでダイナミックに制御する。
【０００３】
ダブルゲート形ＭＯＳＦＥＴが意図するのは、バイアス印加により高電界が印加されて拡がるドレイン側の空乏層の拡大の抑制にある。このため、ダブルゲート形ＭＯＳＦＥＴにおいてはドレイン空乏層のチャネル中央側への進入を出来るだけ抑えることができる。ドレイン空乏層の進入が抑制されると閾値電圧の低下が抑制され、超微細ゲートＭＯＳＦＥＴで問題となるロールオフ現象を回避または低減できる。
この意図を達成するために、ドレイン領域と半導体層とのＰＮ接合付近に、ゲート絶縁膜と同等の薄い絶縁膜を介してゲート電極部を近接させ、Ｎ型ドレイン領域から発生する電気力線の一部を、この接合付近のゲート電極部で終端させることが有効である。
前記した非特許文献１および非特許文献２に図解されたダブルゲート形ＭＯＳＦＥＴにおいては、半導体層の厚さ方向の２つの面のうち、ソース領域およびドレイン領域が形成された側と反対の側に、薄い絶縁膜と電極の積層体を付加し、その電極でドレイン領域からの電気力線を終端させ、これにより、ドレイン空乏層のチャネル中央側への進入を有効に抑制している。
【０００４】
２つのゲート電極部がドープド多結晶シリコンからなり、その不純物の導電型が同じＮ型の場合、閾値電圧が負のノーマリーオンのデバイスとなってしまい、実用的でないという問題がある。例えば前記した非特許文献２の図２に示されているように、「ｎ＋−ｎ＋ｇａｔｅ」では閾値電圧Ｖｔｈが−０．１Ｖとなり、スタンドバイ電流が増加してしまうという不利益がある。
逆に、２つのゲート電極部の不純物導電型をともにＰ型とすると（例えば、非特許文献２の図２の「ｐ＋−ｐ＋ｇａｔｅ」）、閾値電圧Ｖｔｈが１．０Ｖと高くなりすぎて、低電圧で所望の駆動電流（ドレイン電流）が得られないという不利益がある。
【０００５】
そこで、非特許文献２では、一方の電極をＮ型とし他方の電極をＰ型とする「ｎ＋−ｐ＋ｇａｔｅ」を提案している。この異なる導電型のゲート電極構造では、図５に示されているように、例えば３０ｎｍ程度のＳＯＩ半導体層の厚さで０．２Ｖ程度と、低電圧で高速のトランジスタに適した値の閾値電圧Ｖｔｈが得られている。
ただし、非特許文献２には具体的なデバイス構造、形成方法が示されていない。
【０００６】
ダブルゲート形の具体的構造例として、ＳＯＩ分離構造の半導体層（以下、ＳＯＩ層という）を突条（細長い突部）の形に形成し、その表面に絶縁膜を形成した状態で、ゲート電極を交差させているＦｉｎＦＥＴデバイスが知られている（例えば、非特許文献３の図１〜図５）。
非特許文献３においては、非対称ゲート構造が記述されている。“Ｆｉｎ”と称されている単結晶シリコンの突条部の２つの側面に絶縁膜を形成し、その上からゲート電極層が交差するように形成されている。非対称ゲート構造においては、Ｆｉｎの一方の側面側のゲート電極部分をＰ型、他の側面側のゲート電極部分をＮ型と不純物の導電型を変化させている。
【０００７】
このような不純物導電型の変化は、異なる導電型の不純物を異なる角度から注入することによって達成できる。非特許文献３の表２において、イオン注入の方向と条件が記載されている。この記載よれば、ゲートのエッチング前にゲートフィンガーの長手方向の一方の方向（方向３と表記）からリン（Ｐ）をイオン注入し、他方の方向（方向４と記載）からフッ化ホウ素（ＢＦ２）をイオン注入している。
【０００８】
図７（Ｂ）に、ゲート電極へのイオン注入時の断面図を模式的に示す。図７（Ａ）は、完成後のデバイスの平面図である。
図７（Ｂ）に示すように、非対称ゲート構造のＦｉｎＦＥＴ１００において、シリコン基板１０１の上に埋め込み酸化膜１０２が形成され、その上に、単結晶シリコンからなるＰ型のＳＯＩ層１０３が形成されている。Ｐ型のＳＯＩ層１０３は、図７（Ａ）の平面図に示すように、細長いフィン部１０３ａと、フィン部１０３ａの両端の幅広部（ランディングパッド部）１０３ｂとからなる。
ＳＯＩ層１０３の上面は比較的に厚い絶縁膜１０４、ＳＯＩ層１０３の側面は比較的に薄いゲート酸化膜１０５で被覆されている。
【０００９】
このようなＳＯＩ層１０３に対しゲート電極１０６が交差している。ゲート電極１０６は、デバイスのゲート長を規定する幅のゲートフィンガー部と、ゲートフィンガー部の一方端の幅広部（ランディングパッド部）とからなる。ゲートフィンガー部が、ＳＯＩ層１０３のフィン部１０３ａに交差している。ゲートフィンガー部が重なっていないＳＯＩ層部分に、Ｎ型不純物が高濃度に注入され、ソース領域およびドレイン領域が形成されている。
【００１０】
図７（Ａ）に示すように、ゲート電極１０６のランディングパッド部の上に、ゲートコンタクト１０７ｇを介してゲート電極１０８ｇが接続されている。同様に、ソース領域が形成されたＳＯＩ層のランディングパッド部１０３ｂの上にソースコンタクト１０７ｓを介してソース電極１０８ｓが接続され、ドレイン領域が形成されたＳＯＩ層のランディングパッド部１０３ｂの上にドレインコンタクト１０７ｄを介してドレイン電極１０８ｄが接続されている。
【００１１】
図７（Ｂ）に示すイオン注入工程は、フィン部を有するＳＯＩ層１０３を形成し、ゲート酸化膜１０５の形成を行った後、全面に、多結晶シリコンの膜を堆積した状態で行う。
レジストのマスク無しの状態で、ゲートフィンガー部の先端となる側から所定の入射角度、例えば３０度の斜めイオン注入によりリンイオン（Ｐ＋）を注入する。また、ゲートのランディングパッド部が形成される側から所定の入射角度、例えば３０度の斜めイオン注入によりフッ化ボロンイオン（ＢＦ２ ＋）を注入する。この２度の斜めイオン注入によって、フィン部の高さに応じて、その幅方向両側に片方の不純物が注入されない領域ができる。このため、フィン部の幅方向の一方にＰ＋ゲート電極部１０６ｐが形成され、他方にＮ＋ゲート電極部１０６ｎが形成される。
【００１２】
ただし、フィン部から離れた多結晶シリコン膜部分では、リンとボロンがともにイオン注入されたリン・ボロン添加領域１０６ｐｎが形成される。レジストマスク無しの状態でイオン注入を行うため、リン・ボロン添加領域１０６ｐｎの形成は避けられない。もしリンのドーズとボロンのドーズが同じとすると、リン・ボロン添加領域１０６ｐｎは無添加状態と同等の高抵抗となり、ゲートとして使用できなくなる。そこで非特許文献３では、リンのドーズに対してボロンのドーズを６割程度に低下させ、実効的に約４割のリンがリン・ボロン添加領域１０６ｐｎに添加される工夫を凝らしている。これによって、リン・ボロン添加領域１０６ｐｎはＮ型の多結晶シリコンゲートとして作用する。
【００１３】
【非特許文献１】
ホン−サム・フィリップ・ウォング（Ｈｏｎ−Ｓｕｍ Ｐｈｉｌｉｐ Ｗｏｎｇ）等、「ダブルゲート、グランドプレーン、シングルゲートのゲート長２５ｎｍ世代の超薄膜ＳＯＩ ＭＯＳＦＥＴの素子設計考察（Ｄｅｖｉｃｅ Ｄｅｓｉｇｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｆｏｒ Ｄｏｕｂｌｅ−Ｇａｔｅ， Ｇｒｏｕｎｄ−Ｐｌａｎｅ， ａｎｄ Ｓｉｎｇｌｅ−Ｇａｔｅｄ Ｕｌｔｒａ−Ｔｈｉｎ ＳＯＩ ＭＯＳＦＥＴ’ｓ ａｔ ｔｈｅ２５ ｎｍ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ Ｇｅｎｅｒａｔｉｏｎ）」、アイ・イー・ディ・エム テクニカルダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、（米国）、電気電子技術者協会（ＩＥＥＥ）、１９９８年、ｐ．４０７−４１０
【非特許文献２】
鈴木（Ｋｕｎｉｈｉｒｏ Ｓｕｚｕｋｉ）等、「ｎ＋−ｐ＋ダブルゲートＳＯＩＭＯＳＦＥＴの解析モデル（Ａｎａｌｙｔｉｃａｌ Ｍｏｄｅｌｓ ｆｏｒ ｎ＋−ｐ＋ Ｄｏｕｂｌｅ−Ｇａｔｅ ＳＯＩ ＭＯＳＦＥＴ’ｓ）」、アイ・トリプル・イー・トランザクション・オン、エレクトロン・デバイス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、（米国）、電気電子技術者協会（ＩＥＥＥ）、１９９５年、Ｖｏｌ．４２、ｐ．１９４０−１９４８
【非特許文献３】
ヤコブ・ケドジエルスキー（Ｊａｋｕｂ Ｋｅｄｚｉｅｒｓｋｉ）等、「高性能な対称ゲート、ＣＭＯＳコンパチブルＶｔ非対称ゲートＦｉｎＦＥＴデバイス （Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｓｙｍｍｅｔｒｉｃ−Ｇａｔｅ ａｎｄ ＣＭＯＳ−Ｃｏｍｐａｔｉｂｌｅ Ｖｔ Ａｓｙｍｍｅｔｒｉｃ−Ｇａｔｅ ＦｉｎＦＥＴ Ｄｅｖｉｃｅｓ）」、アイ・イー・ディ・エム テクニカルダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、（米国）、電気電子技術者協会（ＩＥＥＥ）、２００１年、ｐ．４３７−４４０
【００１４】
【発明が解決しようとする課題】
前記非特許文献３に記載された絶縁ゲート電界効果トランジスタ（非対称ゲートＦｉｎＦＥＴ）は、図７（Ｂ）に示すように、Ｎ＋型多結晶シリコンゲート１０６ｎとＰ＋型多結晶シリコンゲート１０６ｐとの間、更にはＮ＋型多結晶シリコンゲート１０６ｐｎとＰ＋型多結晶シリコンゲート１０６ｐとの間がＰＮ接合で接続された構造となっている。ＮチャネルＭＯＳトランジスタをオフ状態からオン状態へ駆動する場合、Ｐ型ボディ領域１０３ａに対して正のバイアスをゲート電極１０８ｇに印加する。これはＮ＋型多結晶シリコンゲート１０６ｐｎに正のバイアスを印加することを意味する。このため、Ｎ＋型多結晶シリコンゲート１０６ｐｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は逆方向にバイアスが印加された状態となる。この逆方向にバイアスされたＰＮ接合が間に介在するため、Ｐ＋型多結晶シリコンゲート１０６ｐは時間的な遅れをもってＮ＋型多結晶シリコンゲート１０６ｐｎと同電位となる。この時間的な遅れはＰＮ接合を介して流れるリーク電流の大きさに依存する。
一方、Ｎ＋型多結晶シリコンゲート１０６ｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は順方向のバイアスが印加された状態となるため、Ｐ＋型多結晶シリコンゲート１０６ｐに対するＮ＋型多結晶シリコンゲート１０６ｎの時間遅れは無視できる。
以上はＮチャネルＭＯＳトランジスタをオフ状態からオン状態へ駆動する場合であるが、逆にオン状態からオフ状態に移る場合には、Ｎ＋型多結晶シリコンゲート１０６ｐｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は順方向のバイアスが、また、Ｎ＋型多結晶シリコンゲート１０６ｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は逆方向のバイアスが印加された状態となる。このため、Ｐ＋型多結晶シリコンゲート１０６ｐはＮ＋型多結晶シリコンゲート１０６ｐｎの電圧変化にほぼ時間的に遅れなく追随するが、Ｎ＋型多結晶シリコンゲート１０６ｎは時間的に遅れをもつことになる。
【００１５】
このようにＰＮ接合に起因した電圧変化の時間的遅れがあると、ゲート電極１０８ｇに印加した電気信号が時間的遅れをもってＰ＋型多結晶シリコンゲート１０６ｐやＮ＋型多結晶シリコンゲート１０６ｎに伝わることになる。トランジスタを高速で動作させた場合、Ｐ＋型多結晶シリコンゲート１０６ｐやＮ＋型多結晶シリコンゲート１０６ｎの応答が鈍い、あるいは全く応答しなくなる。このことは、トランジスタの電流駆動力が低下して回路動作の高速性が確保できないという不利益をもたらす。
【００１６】
本発明の第１の目的は、短チャネル効果の抑制と閾値電圧の適性化が可能なダブルゲート構造の絶縁ゲート電界効果トランジスタにおいて、ゲート電極に印加した電圧を、不純物導電型が異なる２種類のゲート電極部に遅延なく伝えることにより、高速動作性能を向上させることにある。
本発明の第２の目的は、上記利点があるダブルゲート構造の絶縁ゲート電界効果トランジスタを簡単に、かつ精巧に作ることができる製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係る絶縁ゲート電界効果トランジスタは、前記第１の目的を達成するためのものであり、半導体層と、前記半導体層の幅方向の２つの側面にそれぞれ形成されているゲート絶縁膜と、絶縁膜を間に挟んで前記半導体層と交差するゲート電極と、ゲート電極層に覆われていない前記半導体層の部分に形成されているソース領域およびドレイン領域と、を有し、前記ゲート電極が、前記半導体層の一方の側面に前記ゲート絶縁膜を挟んで近接する第１導電型半導体からなる第１のゲート電極部と、前記半導体層の他方の側面に前記ゲート絶縁膜を挟んで近接する第２導電型半導体からなる第２のゲート電極部と、前記第１のゲート電極部と前記第２のゲート電極部のそれぞれに対しオーミック接続しているオーミック接続層と、を具備する。
【００１８】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、前記第２の目的を達成するためのものであり、基板に支持された埋め込み絶縁膜の上に単結晶シリコンからなる半導体層を形成する工程と、半導体層の側面にゲート絶縁膜を形成する工程と、多結晶シリコンからなるゲート電極膜を、前記半導体層を覆って堆積する工程と、異なる方向からの２回の斜めイオン注入を行い、前記半導体層の両側の前記ゲート電極膜の部分に、第１導電型不純物領域からなる第１のゲート電極部および第２導電型不純物領域からなる第２のゲート電極部を形成する工程と、前記ゲート電極膜の上面を平坦化する工程と、前記第１のゲート電極部および前記第２のゲート電極部のそれぞれとオーミック接続するオーミック接続層を、前記ゲート電極膜の平坦化した前記上面の上に形成する工程と、を含む。
【００１９】
本発明に係る絶縁ゲート電界効果トランジスタのゲート電極が、いわゆるダブルゲートを構成する第１のゲート電極部と第２のゲート電極部を有している。これら２つのゲート電極部は互いに異なる不純物導電型を有し、それぞれが半導体層の側面にゲート絶縁膜を挟んで近接している。さらに、このトランジスタのゲート電極は、第１のゲート電極部と第２のゲート電極部それぞれとオーミック接続するオーミック接続層を有している。このため、オーミック接続層に印加された電圧は、第１のゲート電極部と第２のゲート電極部とにほぼ同時に伝達される。この電圧の変化が速い（あるいは信号の周波数が高い）場合でも、２つのゲート電極部の電位はともに当該電圧変化に良く追従する。
【００２０】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法において、ゲート電極膜を堆積したときに、下地の半導体層の高さに応じた大きさの凸部がゲート電極膜の表面に形成される。この凸部のシャドウ効果を利用して、２回のイオン注入時の片方のイオンの到達を相互に阻止し、これにより凸部の両側のゲート電極膜の部分に、互いに不純物導電型が異なる前記第１のゲート電極部と前記第２のゲート電極部が形成される。本発明の製造方法では、その後、平坦化工程があることから、ゲート電極膜の凸部が除去される。以後、オーミック接続層が、この平坦面の上に形成される。
【００２１】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタとその製造方法の実施の形態を、ダブルゲート形ＳＯＩ ＭＯＳトランジスタを例として図面を参照しながら説明する。ここでは、Ｎ型チャネルのＭＯＳトランジスタについて説明する。なお、Ｐ型チャネルのＭＯＳトランジスタの構造はソース領域、ボディ領域、ドレイン領域をそれぞれＮ型からＰ型に、あるいはＰ型からＮ型に入れ替えるだけで済む。以下の説明は、導電型（Ｎ型かＰ型か）を読み替え、且つ、印加するバイアス電圧の極性を変更するだけでＰ型チャネルＭＯＳトランジスタに適用できる。
【００２２】
図１（Ａ）に本実施の形態におけるトランジスタの平面図を、図１（Ｂ）に図１（Ａ）においてＡ−Ａ線によって指定した箇所の断面図を示す。これらの図では、ＭＯＳトランジタの構造を見やすくするため、ＭＯＳトランジスタの表面を保護する層間絶縁膜を省略してある。
【００２３】
図１（Ｂ）に示すように、ダブルゲート形ＳＯＩ ＭＯＳトランジスタ１において、シリコン基板２の上に、酸化シリコン膜からなる埋め込み酸化膜３が形成され、その上に、単結晶シリコンからなるＰ型の半導体層（以下、ＳＯＩ層という）４が形成されている。Ｐ型のＳＯＩ層４は、図１（Ａ）の平面図に示すように、細長いフィン部４ａと、フィン部４ａの両端の幅広部（ランディングパッド部）４ｂとからなる。
ＳＯＩ層４の上面に比較的に厚い上部絶縁層５が形成されている。また、ＳＯＩ層４の側面は比較的に薄いゲート酸化膜６で被覆されている。
【００２４】
ＳＯＩ層４に対しゲート電極７が交差している。ゲート電極７は、デバイスのゲート長を規定する幅のゲートフィンガー部７ａと、ゲートフィンガー部７ａの一方端の幅広部（ランディングパッド部）７ｂとからなる。ゲートフィンガー部７ａが、ＳＯＩ層のフィン部４ａに交差している。ゲートフィンガー部７ａが重なっていないＳＯＩ層部分に、Ｎ型不純物が高濃度に注入され、ソース領域およびドレイン領域が形成されている。ゲートフィンガー部７ａの下方に位置することからＮ型不純物が導入されていないＰ型フィン部の一部４ｃを、以後、ボディ領域と称する。ボディ領域４ｃに、動作時にトランジスタのチャネルが形成される。
【００２５】
ゲート電極７は、図１（Ｂ）の断面で見ると、例えば多結晶シリコンからなるゲート電極膜８と、その上に形成されているオーミック接続層９とからなる。
ゲート電極膜８の上面が平坦化されている。ゲート電極膜８は、大まかには、高濃度Ｐ型（以下、Ｐ＋型という）の第１のゲート電極部８ｐ、高濃度Ｎ型（以下、Ｎ＋型という）の第２のゲート電極部８ｎ、および、Ｐ型とＮ型の不純物が例えば同程度に添加されている周辺部８ｐｎから構成される。第１のゲート電極部８ｐは、ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接している。同様に、第２のゲート電極部８ｎは、ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している。
オーミック接続層９は、Ｐ型とＮ型の不純物が高濃度に添加された半導体とオーミック接続する導電層であれば材料に制限はない。ただし、抵抗率が低いことと自己整合的な形成が可能な点で、より望ましくは、オーミック接続層９がＣｏ、Ｔｉ、Ｗ等の高融点金属とシリコンとの合金（高融点金属シリサイド）からなる。
【００２６】
ゲート電極のランディングパッド部７ｂに位置するオーミック接続層９の上にゲートコンタクト１０ｇが形成され、ゲートコンタクト１０ｇの上にゲート配線層１１ｇが形成されている。
ＳＯＩ層のランディングパッド部４ｂに位置するソース領域の上にソースコンタクト１０ｓが形成され、ソースコンタクト１０ｓの上にソース電極１１ｓが形成されている。同様に、ＳＯＩ層の他のランディングパッド部４ｂに位置するドレイン領域の上にドレインコンタクト１０ｄが形成され、ドレインコンタクト１０ｄの上にドレイン電極１１ｄが形成されている。
【００２７】
このような構造のトランジスタは、第１のゲート電極部８ｐと第２のゲート電極部８ｎといった不純物導電型が異なる部分をゲート電極７に有している。これは、次の２つの要請を満たすためである。
第１に、いわゆるダブルゲート構造を簡単な構造、製造方法で実現する。つまり、チャネルが形成される半導体層（本例では、ボディ領域４ｃ）を幅方向の両側に絶縁膜を挟んでゲート電極を近接させ、これによって、特にドレイン側でドレイン領域から発せられる電気力線を有効に終端させる。その結果、短チャネル効果の一種として微細化を阻害している閾値電圧の低下現象（ロールオフ現象）を抑制し、微細化を促進する。
第２に、ダブルゲート構造を採用しても閾値電圧を通常のＣＭＯＳとランジスタと互換性があるレベル、例えば＋０．数Ｖにするために、ダブルゲートを異なる不純物導電型とする。
【００２８】
以下、これらの点を少し詳しく説明した上で、本実施形態におけるトランジスタ構造の利点を述べる。
周知の通り、ＭＯＳトランジスタでは、その構造に関係なく、ゲート長を短くして行くと、閾値電圧が次第に低下するようになる。低下の割合はゲート長が短いほど大きくなる。これはゲート長の仕上がり寸法の“バラツキ”によって閾値電圧もばらつくことを意味しており、この閾値電圧の低下をいかに抑制するかがＭＯＳトランジスタの微細化を達成する上で極めて重要な課題となっている。ゲートの微細化に伴う閾値電圧低下の原因はドレイン空乏層（Ｎ型ドレイン領域からＰ型ボディ領域へと侵入する空乏層）にあり、Ｐ型ボディ領域に対するドレイン空乏層の体積比率が無視できなくなると閾値電圧の低下が見られるようになる。この閾値電圧の低下分（ΔＶｔｈ）は公知文献（Ｔ． Ａ． Ｆｊｅｌｄｌｙ ｅｔ ａｌ．， “Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｍｏｄｅｌｉｎｇ ａｎｄ ｔｈｅ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｒｅｇｉｍｅ ｏｆ Ｏｐｅｒａｔｉｏｎ ｏｆ Ｓｈｏｒｔ Ｃｈａｎｎｅｌ ＭＯＳＦＥＴ’ｓ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４０， ｐｐ．１３７−１４５， １９９３）において理論的に導出されており、簡略化した数式で表すと次式のようになる。
【数１】
ΔＶｔｈ∝（Ｘｓ＋Ｘｄ）／（Ｌ−ｌｓ−ｌｄ）…（１）
【００２９】
ここでＸｓとＸｄはそれぞれＮ型ソース領域とＮ型ドレイン領域からＰ型ボディ領域内へ延びる空乏層の侵入距離、Ｌはゲート長、ｌｓとｌｄはそれぞれＮ型ソース領域とＮ型ドレイン領域の先端がＰ型ボディ領域内へ侵入する距離、換言すれば、ゲートとＮ型ソース領域、ゲートとＮ型ドレイン領域がオーバーラップする長さである。Ｎ型ソース領域とＰ型ボディ領域から成るＰＮ接合（ソース接合）には順方向のバイアスが、Ｎ型ドレイン領域とＰ型ボディ領域からなるＰＮ接合（ドレイン接合）に逆方向のバイアスが印加されることを考慮するとＸｓ＜＜Ｘｄであり、またオーバーラップ長ｌｓ、ｌｄを極力小さく抑えるようＭＯＳトランジスタを製造することからｌｓ＜＜Ｌ、ｌｄ＜＜Ｌであることを考慮すると（１）式はさらに簡略化されて（２）式となる。
【数２】
ΔＶｔｈ∝Ｘｄ／Ｌ …（２）
【００３０】
この式よりドレイン空乏層の侵入距離Ｘｄよりゲート長Ｌが相当に大きい場合には閾値電圧の低下ΔＶｔｈは無視でき、ゲート長Ｌが小さくなると急激に閾値電圧の低下ΔＶｔｈが増大することが分かる。
（２）式より、与えられた微細ゲートに対して閾値電圧の低下を極力抑えるにはドレイン空乏層の侵入距離を可能な限り短く抑える必要がある。
この方法として、第１に、Ｐ型ボディ領域のボロン濃度を高め、Ｎ型ドレイン領域からＰ型ボディ領域に向けて発する電気力線をドレイン接合近傍のボロンだけで終端させる方法がある。
第２に、ドレイン接合近傍にゲート絶縁膜と同等の薄い絶縁膜を介して電極を設け、Ｎ型ドレインから発する電気力線の一部をこの電極で終端させ、Ｐ型ボディ領域内へ侵入する電気力線の数を減らし、その結果、空乏層の侵入距離を縮める方法がある。
【００３１】
本実施形態のダブルゲート構造は、後者の方法を採用して閾値電圧の低下ΔＶｔｈを極力小さくしている。これにより、デバイスの構造パラメータがばらついても閾値変動が小さく、安定な回路動作が実現できる利点がある。
また、本実施形態のダブルゲート構造では、第１のゲート電極部８ｐと第２のゲート電極部８ｎを逆導電型として、閾値電圧が正となることを確保し、ノーマリーオフのデバイスを実現している。しかも閾値電圧の絶対値が小さいので、低電圧動作したときに十分なドレイン電流を確保できる利点を有する。
【００３２】
さらに、本実施形態のトランジスタは、第１のゲート電極部８ｐと第２のゲート電極部８ｎにそれぞれオーミック接続するオーミック接続層９を有している。このため、オーミック接続層９に印加された電圧は、第１のゲート電極部８ｐと第２のゲート電極部８ｎとにほぼ同時に伝達される。電圧の変化が速い（あるいは信号の周波数が高い）場合でも、２つのゲート電極部８ｐ，８ｎの電位はともに当該電圧変化に良く追従する。したがって、ＰＮ接合を介して電圧（または信号）が伝達される場合に問題となる、トランジスタの電流駆動力が低下して回路動作の高速性が確保できないといったことが有効に防止されている。
【００３３】
つぎに、ダブルゲート形ＳＯＩ ＭＯＳトランジスタの製造方法を、図面を参照しながら説明する。
図２（Ａ）〜図６（Ｂ）は、このＭＯＳトランジスタの製造途中の断面図、平面図、あるいは斜視図である。
【００３４】
最初に、ＳＯＩ基板を用意する。ＳＯＩ基板は、シリコン基板２、埋め込み酸化膜３およびＳＯＩ層４の積層基板である。シリコン基板２としては、比抵抗２０〜３０Ωｃｍ、面方位（１００）のＰ型のシリコン基板を用いる。ＳＯＩ層４は、同じく比抵抗２０〜３０Ωｃｍ、面方位（１００）のＰ型単結晶シリコンからなり、その厚さは、例えば５０ｎｍ前後とする。埋め込み酸化膜３は、厚さ１００ｎｍ前後の酸化シリコンからなる。このようなＳＯＩ基板の形成方法としては、いわゆる基板貼り合わせ法、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法等の既知の方法を用いる。
【００３５】
図２（Ａ）において、ＳＯＩ層４の表面に保護膜２０を形成する。保護膜２０を酸化シリコンから形成する場合、ＳＯＩ層４の表面を酸化性雰囲気の電気炉を用いて熱酸化する。これにより５ｎｍ前後の薄い酸化シリコン膜を形成する。その後、Ｎ型チャネルＭＯＳトランジスタを形成する領域で開口しているレジスト２１を保護膜２０の上に形成する。レジスト２１の開口部で規定されるＳＯＩ層４の領域に、保護膜２０をスルー膜としレジスト２１をマスクとする、フッ化ボロンイオン（ＢＦ２ ＋）のイオン注入により、ＳＯＩ層４の一部（領域４ｄ）にボロンを１×１０１６／ｃｍ３の濃度まで添加する。
【００３６】
レジスト２１を硫酸と過酸化水素水からなる混合液で除去した後、電気炉による８５０℃、１０分程度のアニール処理でボロンの活性化と深さ方向への均一拡散を行う。その後、保護膜（酸化シリコン膜）２０を希フッ酸処理で除去する。化学的気相堆積法を用いて厚さ５０ｎｍ程度の上部電極層５となる絶縁膜、例えば窒化シリコン膜を堆積する。次に、ＳＯＩ層４の最終的な形状を規定するパターンのレジスト２２を上部絶縁層５となる絶縁膜の上に形成する。このレジスト２２をマスクとしたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行う。これにより、レジスト２２周囲の上部絶縁層５となる絶縁膜部分と、その下の単結晶シリコン層の部分が順次除去され、図２（Ｂ）に示す島状のＳＯＩ層４が形成される。ＳＯＩ層４は、平面図において、細長いフィン部４ａと、その両端のランディングパッド部４ｂとからなるパターンとなる。
【００３７】
レジスト２２を硫酸と過酸化水素水からなる混合液で除去した後、ＳＯＩ層４の両側面を酸化性雰囲気の電気炉で熱酸化し、図２（Ｃ）に示すように、例えば厚さ５ｎｍ程度の酸化シリコン膜６を形成する。この酸化シリコン膜６がゲート絶縁膜となる。その後、化学的気相堆積法で１５０ｎｍ前後の厚さを有し不純物が無添加の多結晶シリコン膜８Ａを堆積する。
【００３８】
図３（Ａ）に示すように、レジストのマスク無しの状態で、ＳＯＩ層のフィン部の幅方向の一方の側から所定の入射角度、例えば３０度の斜めイオン注入によりフッ化ボロンイオン（ＢＦ２ ＋）を注入する。また、図３（Ｂ）に示すように、ＳＯＩ層のフィン部の幅方向の他方の側から所定の入射角度、例えば３０度の斜めイオン注入によりリンイオン（Ｐ＋）を注入する。この２度の斜めイオン注入の順番は任意である。
フィン部の高さに応じて、その幅方向両側に片方の不純物が注入されない領域ができる。このため、図３（Ｂ）に示すように、フィン部の幅方向の一方に、ボロン濃度が例えば１×１０２０ｃｍ−３のＰ型多結晶シリコン領域８Ａｐが形成され、他方に、リン濃度が例えば１×１０２０ｃｍ−３のＮ型多結晶シリコン領域８Ａｎが形成される。また、フィン部から離れた位置に、リンおよびボロンがともに１×１０２０ｃｍ−３添加されたリン・ボロン添加多結晶シリコン領域８Ａｐｎが形成される。
【００３９】
不純物がドープされた多結晶シリコン膜８Ａの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。研磨剤として、例えば、過酸化水素Ｈ２Ｏ２にアモルファス状態のアルミナ（α−Ａｌ２Ｏ３）を混合した液を用いる。また、研磨パッドとして湿式発泡系織布タイプクロス（品番：Ｓｕｂａ４００）を用いる。研磨条件として、研磨剤流量が５０ｃｃ／ｍｉｎ、圧力が４００ｇ／ｃｍ２、回転数が４０ｒｐｍとする。ＣＭＰは、ＳＯＩ層４の直上に堆積して盛り上がった多結晶シリコン膜８Ａの部分が選択的に除去された時点で停止させる。
【００４０】
その後、不純物の活性化および拡散のためのアニールを施すと、図３（Ｄ）に示すように、第１のゲート電極部８ｐ、第２のゲート電極部８ｎおよび周辺部８ｐｎを含むゲート電極膜８が形成される。
【００４１】
化学的気相堆積法を用いて厚さ５０ｎｍ前後の酸化シリコン膜２３を堆積し、レジストをマスクとしてこれを所望のゲートパターンに加工する。レジストを除去後、酸化シリコン膜２３をマスクとして周囲の多結晶シリコン膜をＲＩＥにより除去する。これにより、ゲートフィンガー部と、ランディングパッド部とからなるパターンのゲート電極膜８が形成される。図４（Ａ）は、このときの斜視図である。
ゲート電極膜８内で、第１のゲート電極部８ｐと第２のゲート電極部８ｎに挟まれたＰ型単結晶シリコンのフィン部の一部分がＰ型のボディ領域４ｃとなる。なお、ゲート絶縁膜が交差した部分より外側のフィン部は上面が上部絶縁層５により保護されているため、多結晶シリコン膜の除去に際して形状が崩れることはない。
【００４２】
図４（Ｂ）に示すように、酸化性雰囲気の電気炉を用いてゲート電極膜８の側面を熱酸化し、厚さ５ｎｍ前後の酸化シリコン膜２４を形成する。その後、１６０℃前後の熱リン酸処理により、ゲート電極膜の交差部分より外側のＳＯＩ層のフィン部の上面に形成されている窒化シリコン膜（上部絶縁層）５を除去し、フィン部を構成するＰ型単結晶シリコンの上面を露出させる。続いて、例えば、入射角が４５度、加速エネルギーが１．５ｋｅＶ、ドーズが２×１０１５ｃｍ−２の条件を用いたイオン注入により、フィン部の露出上面、薄い酸化膜に覆われた側面に砒素を注入する。その後、例えば、９５０℃、１０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理で砒素を拡散し、また活性化する。これによって、Ｎ型のソース領域２５（およびＮ型のドレイン領域２６）が形成される。
【００４３】
化学的気相堆積法を用いて厚さ５０ｎｍ前後の窒化シリコン膜２７を堆積し、これをＲＩＥにより全面エッチング（エッチバック）する。これにより、平坦部の窒化シリコン膜２７が除去され、ゲート電極膜８およびＳＯＩ層４の側面に窒化シリコン膜２７が残る。
その後、ゲート電極膜８の上面に形成されていた酸化シリコン膜２３を、フッ酸処理により除去する。
【００４４】
図５（Ａ）は、このときの斜視図、図５（Ｂ）は、このときの平面図である。窒化シリコン膜２７のエッチバックによって、ソース領域２５およびドレイン領域２６の上面が露出し、酸化シリコン膜２３の除去によって、ゲート電極膜８を構成する第１のゲート電極部８ｐ、第２のゲート電極部８ｎおよび周辺部８ｐｎの上面が露出する。これら露出部分は、いずれも単結晶あるいは多結晶のシリコンの層である。
【００４５】
公知のコバルトサリサイド工程を用いて、例えば厚さ３５ｎｍ、シート抵抗１０Ω／□のコバルトシリサイド層（オーミック接続層）９を、図６（Ａ）に示すように、露出していたゲート電極膜８の上面、ソース領域２５およびドレイン領域２６の露出された表面に自己整合的に形成する。
その結果、ソース抵抗およびドレイン抵抗が低下し、また、第１のゲート電極部８ｐと第２のゲート電極部８ｎがオーミック接続となる。
【００４６】
図６（Ｂ）の工程では、層間絶縁膜として、あるいは、ＭＯＳトランジスタの表面を保護するため、厚さ３００ｎｍ前後の酸化シリコン膜２８を常圧の化学的気相堆積法を用いて堆積する。続いて、酸化シリコン膜２８に、ソースコンタクト１０ｓ、ドレインコンタクト１０ｄおよびゲートコンタクト１０ｇを形成する。
金属スパッタ膜の堆積とレジストをマスクとした該金属のＲＩＥ加工により、ソース電極１１ｓ、ドレイン電極１１ｄ、ゲート配線層１１ｇを形成する。最後に、４００℃前後の水素と窒素の混合ガス中でアニールを行い、全製造工程が終了する。
【００４７】
この製造方法では、特別の処理を用いることなく簡単に、しかも自己整合的にオーミック接続層の形成が可能である。
また、ソース領域２５とドレイン領域２６の上面にも金属シリサイド層を形成できる。このため、これらの領域の寄生抵抗も大幅に減少し、飽和ドレイン電流が増大する。この点からもダブルゲート形ＳＯＩ ＭＯＳトランジスタの高速化が図れる。
【００４８】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタによれば、短チャネル効果の抑制と閾値電圧の適性化が可能なダブルゲート構造の絶縁ゲート電界効果トランジスタにおいて、ゲート電極に印加した電圧を、不純物導電型が異なる２種類のゲート電極部に遅延なく伝えることにより、高速動作性能を向上させることができる。
本発明に係る絶縁ゲート電界効果トランジスタの製造方法によれば、上記利点があるダブルゲート構造の絶縁ゲート電界効果トランジスタを簡単に、かつ精巧に作ることができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の実施の形態におけるトランジスタの平面図である。（Ｂ）は（Ａ）においてＡ−Ａ線によって指定した箇所の構造を示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施の形態に係るＭＯＳトランジスタの製造途中の断面図であり、多結晶シリコン膜の堆積までを示す。
【図３】（Ａ）〜（Ｄ）は、図２（Ｃ）に続く工程の断面図であり、ゲート電極膜の不純物活性化および拡散のためのアニールまでを示す。
【図４】（Ａ）と（Ｂ）は、図３（Ｄ）に続く工程の斜視図であり、窒化シリコン膜の除去までを示す。
【図５】（Ａ）と（Ｂ）は、図４（Ｂ）に続く工程の斜視図と平面図であり、ゲート電極膜の上の酸化シリコン膜の除去までを示す。
【図６】（Ａ）と（Ｂ）は、図５（Ｂ）に続く工程の斜視図と断面図であり、ゲート配線層の形成までを示す。
【図７】（Ｂ）は、先行技術の文献から予想される不純物打ち分け時の素子断面図である。（Ａ）は、素子完成後の平面図の例である。
【符号の説明】
１…絶縁ゲート電界効果トランジスタ、２…基板、３…埋め込み酸化膜、４…半導体層、４ａ…フィン部、４ｂ…ランディングパッド部、４ｃ…ボディ領域、６…ゲート絶縁膜、７…ゲート電極、８…ゲート電極膜、８ｐ…第１のゲート電極部、８ｎ…第２のゲート電極部、８ｐｎ…周辺部、９…オーミック接続層
【発明の属する技術分野】
本発明は、半導体層の２つの側面にゲート絶縁膜を介して形成された異なる導電型の半導体からなる２種類のゲート電極部を有する、いわゆるダブルゲート構造の絶縁ゲート電解効果トランジスタと、その製造方法とに関する。
【０００２】
【従来の技術】
いわゆるダブルゲート構造を有するＭＯＳトランジスタが知られている（例えば、非特許文献１の図１（ａ）、非特許文献２の図１（ａ）、（ｂ）を参照）。
ダブルゲート構造というのは、チャネルが形成される半導体層の厚さ方向の一方と他方に、それぞれ薄い絶縁膜を形成し、当該半導体層の一方側の絶縁膜に接して第１のゲート電極部を形成し、他方側の絶縁膜に接して第２のゲート電極部を形成したものである。非特許文献１に記載されているように、グランドプレーン形が片方のゲート電極部を一定電圧で電気的に固定するのに対し、ダブルゲート形では２つのゲート電極部を同電位Ｖｇでダイナミックに制御する。
【０００３】
ダブルゲート形ＭＯＳＦＥＴが意図するのは、バイアス印加により高電界が印加されて拡がるドレイン側の空乏層の拡大の抑制にある。このため、ダブルゲート形ＭＯＳＦＥＴにおいてはドレイン空乏層のチャネル中央側への進入を出来るだけ抑えることができる。ドレイン空乏層の進入が抑制されると閾値電圧の低下が抑制され、超微細ゲートＭＯＳＦＥＴで問題となるロールオフ現象を回避または低減できる。
この意図を達成するために、ドレイン領域と半導体層とのＰＮ接合付近に、ゲート絶縁膜と同等の薄い絶縁膜を介してゲート電極部を近接させ、Ｎ型ドレイン領域から発生する電気力線の一部を、この接合付近のゲート電極部で終端させることが有効である。
前記した非特許文献１および非特許文献２に図解されたダブルゲート形ＭＯＳＦＥＴにおいては、半導体層の厚さ方向の２つの面のうち、ソース領域およびドレイン領域が形成された側と反対の側に、薄い絶縁膜と電極の積層体を付加し、その電極でドレイン領域からの電気力線を終端させ、これにより、ドレイン空乏層のチャネル中央側への進入を有効に抑制している。
【０００４】
２つのゲート電極部がドープド多結晶シリコンからなり、その不純物の導電型が同じＮ型の場合、閾値電圧が負のノーマリーオンのデバイスとなってしまい、実用的でないという問題がある。例えば前記した非特許文献２の図２に示されているように、「ｎ＋−ｎ＋ｇａｔｅ」では閾値電圧Ｖｔｈが−０．１Ｖとなり、スタンドバイ電流が増加してしまうという不利益がある。
逆に、２つのゲート電極部の不純物導電型をともにＰ型とすると（例えば、非特許文献２の図２の「ｐ＋−ｐ＋ｇａｔｅ」）、閾値電圧Ｖｔｈが１．０Ｖと高くなりすぎて、低電圧で所望の駆動電流（ドレイン電流）が得られないという不利益がある。
【０００５】
そこで、非特許文献２では、一方の電極をＮ型とし他方の電極をＰ型とする「ｎ＋−ｐ＋ｇａｔｅ」を提案している。この異なる導電型のゲート電極構造では、図５に示されているように、例えば３０ｎｍ程度のＳＯＩ半導体層の厚さで０．２Ｖ程度と、低電圧で高速のトランジスタに適した値の閾値電圧Ｖｔｈが得られている。
ただし、非特許文献２には具体的なデバイス構造、形成方法が示されていない。
【０００６】
ダブルゲート形の具体的構造例として、ＳＯＩ分離構造の半導体層（以下、ＳＯＩ層という）を突条（細長い突部）の形に形成し、その表面に絶縁膜を形成した状態で、ゲート電極を交差させているＦｉｎＦＥＴデバイスが知られている（例えば、非特許文献３の図１〜図５）。
非特許文献３においては、非対称ゲート構造が記述されている。“Ｆｉｎ”と称されている単結晶シリコンの突条部の２つの側面に絶縁膜を形成し、その上からゲート電極層が交差するように形成されている。非対称ゲート構造においては、Ｆｉｎの一方の側面側のゲート電極部分をＰ型、他の側面側のゲート電極部分をＮ型と不純物の導電型を変化させている。
【０００７】
このような不純物導電型の変化は、異なる導電型の不純物を異なる角度から注入することによって達成できる。非特許文献３の表２において、イオン注入の方向と条件が記載されている。この記載よれば、ゲートのエッチング前にゲートフィンガーの長手方向の一方の方向（方向３と表記）からリン（Ｐ）をイオン注入し、他方の方向（方向４と記載）からフッ化ホウ素（ＢＦ２）をイオン注入している。
【０００８】
図７（Ｂ）に、ゲート電極へのイオン注入時の断面図を模式的に示す。図７（Ａ）は、完成後のデバイスの平面図である。
図７（Ｂ）に示すように、非対称ゲート構造のＦｉｎＦＥＴ１００において、シリコン基板１０１の上に埋め込み酸化膜１０２が形成され、その上に、単結晶シリコンからなるＰ型のＳＯＩ層１０３が形成されている。Ｐ型のＳＯＩ層１０３は、図７（Ａ）の平面図に示すように、細長いフィン部１０３ａと、フィン部１０３ａの両端の幅広部（ランディングパッド部）１０３ｂとからなる。
ＳＯＩ層１０３の上面は比較的に厚い絶縁膜１０４、ＳＯＩ層１０３の側面は比較的に薄いゲート酸化膜１０５で被覆されている。
【０００９】
このようなＳＯＩ層１０３に対しゲート電極１０６が交差している。ゲート電極１０６は、デバイスのゲート長を規定する幅のゲートフィンガー部と、ゲートフィンガー部の一方端の幅広部（ランディングパッド部）とからなる。ゲートフィンガー部が、ＳＯＩ層１０３のフィン部１０３ａに交差している。ゲートフィンガー部が重なっていないＳＯＩ層部分に、Ｎ型不純物が高濃度に注入され、ソース領域およびドレイン領域が形成されている。
【００１０】
図７（Ａ）に示すように、ゲート電極１０６のランディングパッド部の上に、ゲートコンタクト１０７ｇを介してゲート電極１０８ｇが接続されている。同様に、ソース領域が形成されたＳＯＩ層のランディングパッド部１０３ｂの上にソースコンタクト１０７ｓを介してソース電極１０８ｓが接続され、ドレイン領域が形成されたＳＯＩ層のランディングパッド部１０３ｂの上にドレインコンタクト１０７ｄを介してドレイン電極１０８ｄが接続されている。
【００１１】
図７（Ｂ）に示すイオン注入工程は、フィン部を有するＳＯＩ層１０３を形成し、ゲート酸化膜１０５の形成を行った後、全面に、多結晶シリコンの膜を堆積した状態で行う。
レジストのマスク無しの状態で、ゲートフィンガー部の先端となる側から所定の入射角度、例えば３０度の斜めイオン注入によりリンイオン（Ｐ＋）を注入する。また、ゲートのランディングパッド部が形成される側から所定の入射角度、例えば３０度の斜めイオン注入によりフッ化ボロンイオン（ＢＦ２ ＋）を注入する。この２度の斜めイオン注入によって、フィン部の高さに応じて、その幅方向両側に片方の不純物が注入されない領域ができる。このため、フィン部の幅方向の一方にＰ＋ゲート電極部１０６ｐが形成され、他方にＮ＋ゲート電極部１０６ｎが形成される。
【００１２】
ただし、フィン部から離れた多結晶シリコン膜部分では、リンとボロンがともにイオン注入されたリン・ボロン添加領域１０６ｐｎが形成される。レジストマスク無しの状態でイオン注入を行うため、リン・ボロン添加領域１０６ｐｎの形成は避けられない。もしリンのドーズとボロンのドーズが同じとすると、リン・ボロン添加領域１０６ｐｎは無添加状態と同等の高抵抗となり、ゲートとして使用できなくなる。そこで非特許文献３では、リンのドーズに対してボロンのドーズを６割程度に低下させ、実効的に約４割のリンがリン・ボロン添加領域１０６ｐｎに添加される工夫を凝らしている。これによって、リン・ボロン添加領域１０６ｐｎはＮ型の多結晶シリコンゲートとして作用する。
【００１３】
【非特許文献１】
ホン−サム・フィリップ・ウォング（Ｈｏｎ−Ｓｕｍ Ｐｈｉｌｉｐ Ｗｏｎｇ）等、「ダブルゲート、グランドプレーン、シングルゲートのゲート長２５ｎｍ世代の超薄膜ＳＯＩ ＭＯＳＦＥＴの素子設計考察（Ｄｅｖｉｃｅ Ｄｅｓｉｇｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｆｏｒ Ｄｏｕｂｌｅ−Ｇａｔｅ， Ｇｒｏｕｎｄ−Ｐｌａｎｅ， ａｎｄ Ｓｉｎｇｌｅ−Ｇａｔｅｄ Ｕｌｔｒａ−Ｔｈｉｎ ＳＯＩ ＭＯＳＦＥＴ’ｓ ａｔ ｔｈｅ２５ ｎｍ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ Ｇｅｎｅｒａｔｉｏｎ）」、アイ・イー・ディ・エム テクニカルダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、（米国）、電気電子技術者協会（ＩＥＥＥ）、１９９８年、ｐ．４０７−４１０
【非特許文献２】
鈴木（Ｋｕｎｉｈｉｒｏ Ｓｕｚｕｋｉ）等、「ｎ＋−ｐ＋ダブルゲートＳＯＩＭＯＳＦＥＴの解析モデル（Ａｎａｌｙｔｉｃａｌ Ｍｏｄｅｌｓ ｆｏｒ ｎ＋−ｐ＋ Ｄｏｕｂｌｅ−Ｇａｔｅ ＳＯＩ ＭＯＳＦＥＴ’ｓ）」、アイ・トリプル・イー・トランザクション・オン、エレクトロン・デバイス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、（米国）、電気電子技術者協会（ＩＥＥＥ）、１９９５年、Ｖｏｌ．４２、ｐ．１９４０−１９４８
【非特許文献３】
ヤコブ・ケドジエルスキー（Ｊａｋｕｂ Ｋｅｄｚｉｅｒｓｋｉ）等、「高性能な対称ゲート、ＣＭＯＳコンパチブルＶｔ非対称ゲートＦｉｎＦＥＴデバイス （Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｓｙｍｍｅｔｒｉｃ−Ｇａｔｅ ａｎｄ ＣＭＯＳ−Ｃｏｍｐａｔｉｂｌｅ Ｖｔ Ａｓｙｍｍｅｔｒｉｃ−Ｇａｔｅ ＦｉｎＦＥＴ Ｄｅｖｉｃｅｓ）」、アイ・イー・ディ・エム テクニカルダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、（米国）、電気電子技術者協会（ＩＥＥＥ）、２００１年、ｐ．４３７−４４０
【００１４】
【発明が解決しようとする課題】
前記非特許文献３に記載された絶縁ゲート電界効果トランジスタ（非対称ゲートＦｉｎＦＥＴ）は、図７（Ｂ）に示すように、Ｎ＋型多結晶シリコンゲート１０６ｎとＰ＋型多結晶シリコンゲート１０６ｐとの間、更にはＮ＋型多結晶シリコンゲート１０６ｐｎとＰ＋型多結晶シリコンゲート１０６ｐとの間がＰＮ接合で接続された構造となっている。ＮチャネルＭＯＳトランジスタをオフ状態からオン状態へ駆動する場合、Ｐ型ボディ領域１０３ａに対して正のバイアスをゲート電極１０８ｇに印加する。これはＮ＋型多結晶シリコンゲート１０６ｐｎに正のバイアスを印加することを意味する。このため、Ｎ＋型多結晶シリコンゲート１０６ｐｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は逆方向にバイアスが印加された状態となる。この逆方向にバイアスされたＰＮ接合が間に介在するため、Ｐ＋型多結晶シリコンゲート１０６ｐは時間的な遅れをもってＮ＋型多結晶シリコンゲート１０６ｐｎと同電位となる。この時間的な遅れはＰＮ接合を介して流れるリーク電流の大きさに依存する。
一方、Ｎ＋型多結晶シリコンゲート１０６ｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は順方向のバイアスが印加された状態となるため、Ｐ＋型多結晶シリコンゲート１０６ｐに対するＮ＋型多結晶シリコンゲート１０６ｎの時間遅れは無視できる。
以上はＮチャネルＭＯＳトランジスタをオフ状態からオン状態へ駆動する場合であるが、逆にオン状態からオフ状態に移る場合には、Ｎ＋型多結晶シリコンゲート１０６ｐｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は順方向のバイアスが、また、Ｎ＋型多結晶シリコンゲート１０６ｎとＰ＋型多結晶シリコンゲート１０６ｐで構成されたＰＮ接合は逆方向のバイアスが印加された状態となる。このため、Ｐ＋型多結晶シリコンゲート１０６ｐはＮ＋型多結晶シリコンゲート１０６ｐｎの電圧変化にほぼ時間的に遅れなく追随するが、Ｎ＋型多結晶シリコンゲート１０６ｎは時間的に遅れをもつことになる。
【００１５】
このようにＰＮ接合に起因した電圧変化の時間的遅れがあると、ゲート電極１０８ｇに印加した電気信号が時間的遅れをもってＰ＋型多結晶シリコンゲート１０６ｐやＮ＋型多結晶シリコンゲート１０６ｎに伝わることになる。トランジスタを高速で動作させた場合、Ｐ＋型多結晶シリコンゲート１０６ｐやＮ＋型多結晶シリコンゲート１０６ｎの応答が鈍い、あるいは全く応答しなくなる。このことは、トランジスタの電流駆動力が低下して回路動作の高速性が確保できないという不利益をもたらす。
【００１６】
本発明の第１の目的は、短チャネル効果の抑制と閾値電圧の適性化が可能なダブルゲート構造の絶縁ゲート電界効果トランジスタにおいて、ゲート電極に印加した電圧を、不純物導電型が異なる２種類のゲート電極部に遅延なく伝えることにより、高速動作性能を向上させることにある。
本発明の第２の目的は、上記利点があるダブルゲート構造の絶縁ゲート電界効果トランジスタを簡単に、かつ精巧に作ることができる製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係る絶縁ゲート電界効果トランジスタは、前記第１の目的を達成するためのものであり、半導体層と、前記半導体層の幅方向の２つの側面にそれぞれ形成されているゲート絶縁膜と、絶縁膜を間に挟んで前記半導体層と交差するゲート電極と、ゲート電極層に覆われていない前記半導体層の部分に形成されているソース領域およびドレイン領域と、を有し、前記ゲート電極が、前記半導体層の一方の側面に前記ゲート絶縁膜を挟んで近接する第１導電型半導体からなる第１のゲート電極部と、前記半導体層の他方の側面に前記ゲート絶縁膜を挟んで近接する第２導電型半導体からなる第２のゲート電極部と、前記第１のゲート電極部と前記第２のゲート電極部のそれぞれに対しオーミック接続しているオーミック接続層と、を具備する。
【００１８】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、前記第２の目的を達成するためのものであり、基板に支持された埋め込み絶縁膜の上に単結晶シリコンからなる半導体層を形成する工程と、半導体層の側面にゲート絶縁膜を形成する工程と、多結晶シリコンからなるゲート電極膜を、前記半導体層を覆って堆積する工程と、異なる方向からの２回の斜めイオン注入を行い、前記半導体層の両側の前記ゲート電極膜の部分に、第１導電型不純物領域からなる第１のゲート電極部および第２導電型不純物領域からなる第２のゲート電極部を形成する工程と、前記ゲート電極膜の上面を平坦化する工程と、前記第１のゲート電極部および前記第２のゲート電極部のそれぞれとオーミック接続するオーミック接続層を、前記ゲート電極膜の平坦化した前記上面の上に形成する工程と、を含む。
【００１９】
本発明に係る絶縁ゲート電界効果トランジスタのゲート電極が、いわゆるダブルゲートを構成する第１のゲート電極部と第２のゲート電極部を有している。これら２つのゲート電極部は互いに異なる不純物導電型を有し、それぞれが半導体層の側面にゲート絶縁膜を挟んで近接している。さらに、このトランジスタのゲート電極は、第１のゲート電極部と第２のゲート電極部それぞれとオーミック接続するオーミック接続層を有している。このため、オーミック接続層に印加された電圧は、第１のゲート電極部と第２のゲート電極部とにほぼ同時に伝達される。この電圧の変化が速い（あるいは信号の周波数が高い）場合でも、２つのゲート電極部の電位はともに当該電圧変化に良く追従する。
【００２０】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法において、ゲート電極膜を堆積したときに、下地の半導体層の高さに応じた大きさの凸部がゲート電極膜の表面に形成される。この凸部のシャドウ効果を利用して、２回のイオン注入時の片方のイオンの到達を相互に阻止し、これにより凸部の両側のゲート電極膜の部分に、互いに不純物導電型が異なる前記第１のゲート電極部と前記第２のゲート電極部が形成される。本発明の製造方法では、その後、平坦化工程があることから、ゲート電極膜の凸部が除去される。以後、オーミック接続層が、この平坦面の上に形成される。
【００２１】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタとその製造方法の実施の形態を、ダブルゲート形ＳＯＩ ＭＯＳトランジスタを例として図面を参照しながら説明する。ここでは、Ｎ型チャネルのＭＯＳトランジスタについて説明する。なお、Ｐ型チャネルのＭＯＳトランジスタの構造はソース領域、ボディ領域、ドレイン領域をそれぞれＮ型からＰ型に、あるいはＰ型からＮ型に入れ替えるだけで済む。以下の説明は、導電型（Ｎ型かＰ型か）を読み替え、且つ、印加するバイアス電圧の極性を変更するだけでＰ型チャネルＭＯＳトランジスタに適用できる。
【００２２】
図１（Ａ）に本実施の形態におけるトランジスタの平面図を、図１（Ｂ）に図１（Ａ）においてＡ−Ａ線によって指定した箇所の断面図を示す。これらの図では、ＭＯＳトランジタの構造を見やすくするため、ＭＯＳトランジスタの表面を保護する層間絶縁膜を省略してある。
【００２３】
図１（Ｂ）に示すように、ダブルゲート形ＳＯＩ ＭＯＳトランジスタ１において、シリコン基板２の上に、酸化シリコン膜からなる埋め込み酸化膜３が形成され、その上に、単結晶シリコンからなるＰ型の半導体層（以下、ＳＯＩ層という）４が形成されている。Ｐ型のＳＯＩ層４は、図１（Ａ）の平面図に示すように、細長いフィン部４ａと、フィン部４ａの両端の幅広部（ランディングパッド部）４ｂとからなる。
ＳＯＩ層４の上面に比較的に厚い上部絶縁層５が形成されている。また、ＳＯＩ層４の側面は比較的に薄いゲート酸化膜６で被覆されている。
【００２４】
ＳＯＩ層４に対しゲート電極７が交差している。ゲート電極７は、デバイスのゲート長を規定する幅のゲートフィンガー部７ａと、ゲートフィンガー部７ａの一方端の幅広部（ランディングパッド部）７ｂとからなる。ゲートフィンガー部７ａが、ＳＯＩ層のフィン部４ａに交差している。ゲートフィンガー部７ａが重なっていないＳＯＩ層部分に、Ｎ型不純物が高濃度に注入され、ソース領域およびドレイン領域が形成されている。ゲートフィンガー部７ａの下方に位置することからＮ型不純物が導入されていないＰ型フィン部の一部４ｃを、以後、ボディ領域と称する。ボディ領域４ｃに、動作時にトランジスタのチャネルが形成される。
【００２５】
ゲート電極７は、図１（Ｂ）の断面で見ると、例えば多結晶シリコンからなるゲート電極膜８と、その上に形成されているオーミック接続層９とからなる。
ゲート電極膜８の上面が平坦化されている。ゲート電極膜８は、大まかには、高濃度Ｐ型（以下、Ｐ＋型という）の第１のゲート電極部８ｐ、高濃度Ｎ型（以下、Ｎ＋型という）の第２のゲート電極部８ｎ、および、Ｐ型とＮ型の不純物が例えば同程度に添加されている周辺部８ｐｎから構成される。第１のゲート電極部８ｐは、ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接している。同様に、第２のゲート電極部８ｎは、ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している。
オーミック接続層９は、Ｐ型とＮ型の不純物が高濃度に添加された半導体とオーミック接続する導電層であれば材料に制限はない。ただし、抵抗率が低いことと自己整合的な形成が可能な点で、より望ましくは、オーミック接続層９がＣｏ、Ｔｉ、Ｗ等の高融点金属とシリコンとの合金（高融点金属シリサイド）からなる。
【００２６】
ゲート電極のランディングパッド部７ｂに位置するオーミック接続層９の上にゲートコンタクト１０ｇが形成され、ゲートコンタクト１０ｇの上にゲート配線層１１ｇが形成されている。
ＳＯＩ層のランディングパッド部４ｂに位置するソース領域の上にソースコンタクト１０ｓが形成され、ソースコンタクト１０ｓの上にソース電極１１ｓが形成されている。同様に、ＳＯＩ層の他のランディングパッド部４ｂに位置するドレイン領域の上にドレインコンタクト１０ｄが形成され、ドレインコンタクト１０ｄの上にドレイン電極１１ｄが形成されている。
【００２７】
このような構造のトランジスタは、第１のゲート電極部８ｐと第２のゲート電極部８ｎといった不純物導電型が異なる部分をゲート電極７に有している。これは、次の２つの要請を満たすためである。
第１に、いわゆるダブルゲート構造を簡単な構造、製造方法で実現する。つまり、チャネルが形成される半導体層（本例では、ボディ領域４ｃ）を幅方向の両側に絶縁膜を挟んでゲート電極を近接させ、これによって、特にドレイン側でドレイン領域から発せられる電気力線を有効に終端させる。その結果、短チャネル効果の一種として微細化を阻害している閾値電圧の低下現象（ロールオフ現象）を抑制し、微細化を促進する。
第２に、ダブルゲート構造を採用しても閾値電圧を通常のＣＭＯＳとランジスタと互換性があるレベル、例えば＋０．数Ｖにするために、ダブルゲートを異なる不純物導電型とする。
【００２８】
以下、これらの点を少し詳しく説明した上で、本実施形態におけるトランジスタ構造の利点を述べる。
周知の通り、ＭＯＳトランジスタでは、その構造に関係なく、ゲート長を短くして行くと、閾値電圧が次第に低下するようになる。低下の割合はゲート長が短いほど大きくなる。これはゲート長の仕上がり寸法の“バラツキ”によって閾値電圧もばらつくことを意味しており、この閾値電圧の低下をいかに抑制するかがＭＯＳトランジスタの微細化を達成する上で極めて重要な課題となっている。ゲートの微細化に伴う閾値電圧低下の原因はドレイン空乏層（Ｎ型ドレイン領域からＰ型ボディ領域へと侵入する空乏層）にあり、Ｐ型ボディ領域に対するドレイン空乏層の体積比率が無視できなくなると閾値電圧の低下が見られるようになる。この閾値電圧の低下分（ΔＶｔｈ）は公知文献（Ｔ． Ａ． Ｆｊｅｌｄｌｙ ｅｔ ａｌ．， “Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｍｏｄｅｌｉｎｇ ａｎｄ ｔｈｅ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｒｅｇｉｍｅ ｏｆ Ｏｐｅｒａｔｉｏｎ ｏｆ Ｓｈｏｒｔ Ｃｈａｎｎｅｌ ＭＯＳＦＥＴ’ｓ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４０， ｐｐ．１３７−１４５， １９９３）において理論的に導出されており、簡略化した数式で表すと次式のようになる。
【数１】
ΔＶｔｈ∝（Ｘｓ＋Ｘｄ）／（Ｌ−ｌｓ−ｌｄ）…（１）
【００２９】
ここでＸｓとＸｄはそれぞれＮ型ソース領域とＮ型ドレイン領域からＰ型ボディ領域内へ延びる空乏層の侵入距離、Ｌはゲート長、ｌｓとｌｄはそれぞれＮ型ソース領域とＮ型ドレイン領域の先端がＰ型ボディ領域内へ侵入する距離、換言すれば、ゲートとＮ型ソース領域、ゲートとＮ型ドレイン領域がオーバーラップする長さである。Ｎ型ソース領域とＰ型ボディ領域から成るＰＮ接合（ソース接合）には順方向のバイアスが、Ｎ型ドレイン領域とＰ型ボディ領域からなるＰＮ接合（ドレイン接合）に逆方向のバイアスが印加されることを考慮するとＸｓ＜＜Ｘｄであり、またオーバーラップ長ｌｓ、ｌｄを極力小さく抑えるようＭＯＳトランジスタを製造することからｌｓ＜＜Ｌ、ｌｄ＜＜Ｌであることを考慮すると（１）式はさらに簡略化されて（２）式となる。
【数２】
ΔＶｔｈ∝Ｘｄ／Ｌ …（２）
【００３０】
この式よりドレイン空乏層の侵入距離Ｘｄよりゲート長Ｌが相当に大きい場合には閾値電圧の低下ΔＶｔｈは無視でき、ゲート長Ｌが小さくなると急激に閾値電圧の低下ΔＶｔｈが増大することが分かる。
（２）式より、与えられた微細ゲートに対して閾値電圧の低下を極力抑えるにはドレイン空乏層の侵入距離を可能な限り短く抑える必要がある。
この方法として、第１に、Ｐ型ボディ領域のボロン濃度を高め、Ｎ型ドレイン領域からＰ型ボディ領域に向けて発する電気力線をドレイン接合近傍のボロンだけで終端させる方法がある。
第２に、ドレイン接合近傍にゲート絶縁膜と同等の薄い絶縁膜を介して電極を設け、Ｎ型ドレインから発する電気力線の一部をこの電極で終端させ、Ｐ型ボディ領域内へ侵入する電気力線の数を減らし、その結果、空乏層の侵入距離を縮める方法がある。
【００３１】
本実施形態のダブルゲート構造は、後者の方法を採用して閾値電圧の低下ΔＶｔｈを極力小さくしている。これにより、デバイスの構造パラメータがばらついても閾値変動が小さく、安定な回路動作が実現できる利点がある。
また、本実施形態のダブルゲート構造では、第１のゲート電極部８ｐと第２のゲート電極部８ｎを逆導電型として、閾値電圧が正となることを確保し、ノーマリーオフのデバイスを実現している。しかも閾値電圧の絶対値が小さいので、低電圧動作したときに十分なドレイン電流を確保できる利点を有する。
【００３２】
さらに、本実施形態のトランジスタは、第１のゲート電極部８ｐと第２のゲート電極部８ｎにそれぞれオーミック接続するオーミック接続層９を有している。このため、オーミック接続層９に印加された電圧は、第１のゲート電極部８ｐと第２のゲート電極部８ｎとにほぼ同時に伝達される。電圧の変化が速い（あるいは信号の周波数が高い）場合でも、２つのゲート電極部８ｐ，８ｎの電位はともに当該電圧変化に良く追従する。したがって、ＰＮ接合を介して電圧（または信号）が伝達される場合に問題となる、トランジスタの電流駆動力が低下して回路動作の高速性が確保できないといったことが有効に防止されている。
【００３３】
つぎに、ダブルゲート形ＳＯＩ ＭＯＳトランジスタの製造方法を、図面を参照しながら説明する。
図２（Ａ）〜図６（Ｂ）は、このＭＯＳトランジスタの製造途中の断面図、平面図、あるいは斜視図である。
【００３４】
最初に、ＳＯＩ基板を用意する。ＳＯＩ基板は、シリコン基板２、埋め込み酸化膜３およびＳＯＩ層４の積層基板である。シリコン基板２としては、比抵抗２０〜３０Ωｃｍ、面方位（１００）のＰ型のシリコン基板を用いる。ＳＯＩ層４は、同じく比抵抗２０〜３０Ωｃｍ、面方位（１００）のＰ型単結晶シリコンからなり、その厚さは、例えば５０ｎｍ前後とする。埋め込み酸化膜３は、厚さ１００ｎｍ前後の酸化シリコンからなる。このようなＳＯＩ基板の形成方法としては、いわゆる基板貼り合わせ法、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法等の既知の方法を用いる。
【００３５】
図２（Ａ）において、ＳＯＩ層４の表面に保護膜２０を形成する。保護膜２０を酸化シリコンから形成する場合、ＳＯＩ層４の表面を酸化性雰囲気の電気炉を用いて熱酸化する。これにより５ｎｍ前後の薄い酸化シリコン膜を形成する。その後、Ｎ型チャネルＭＯＳトランジスタを形成する領域で開口しているレジスト２１を保護膜２０の上に形成する。レジスト２１の開口部で規定されるＳＯＩ層４の領域に、保護膜２０をスルー膜としレジスト２１をマスクとする、フッ化ボロンイオン（ＢＦ２ ＋）のイオン注入により、ＳＯＩ層４の一部（領域４ｄ）にボロンを１×１０１６／ｃｍ３の濃度まで添加する。
【００３６】
レジスト２１を硫酸と過酸化水素水からなる混合液で除去した後、電気炉による８５０℃、１０分程度のアニール処理でボロンの活性化と深さ方向への均一拡散を行う。その後、保護膜（酸化シリコン膜）２０を希フッ酸処理で除去する。化学的気相堆積法を用いて厚さ５０ｎｍ程度の上部電極層５となる絶縁膜、例えば窒化シリコン膜を堆積する。次に、ＳＯＩ層４の最終的な形状を規定するパターンのレジスト２２を上部絶縁層５となる絶縁膜の上に形成する。このレジスト２２をマスクとしたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行う。これにより、レジスト２２周囲の上部絶縁層５となる絶縁膜部分と、その下の単結晶シリコン層の部分が順次除去され、図２（Ｂ）に示す島状のＳＯＩ層４が形成される。ＳＯＩ層４は、平面図において、細長いフィン部４ａと、その両端のランディングパッド部４ｂとからなるパターンとなる。
【００３７】
レジスト２２を硫酸と過酸化水素水からなる混合液で除去した後、ＳＯＩ層４の両側面を酸化性雰囲気の電気炉で熱酸化し、図２（Ｃ）に示すように、例えば厚さ５ｎｍ程度の酸化シリコン膜６を形成する。この酸化シリコン膜６がゲート絶縁膜となる。その後、化学的気相堆積法で１５０ｎｍ前後の厚さを有し不純物が無添加の多結晶シリコン膜８Ａを堆積する。
【００３８】
図３（Ａ）に示すように、レジストのマスク無しの状態で、ＳＯＩ層のフィン部の幅方向の一方の側から所定の入射角度、例えば３０度の斜めイオン注入によりフッ化ボロンイオン（ＢＦ２ ＋）を注入する。また、図３（Ｂ）に示すように、ＳＯＩ層のフィン部の幅方向の他方の側から所定の入射角度、例えば３０度の斜めイオン注入によりリンイオン（Ｐ＋）を注入する。この２度の斜めイオン注入の順番は任意である。
フィン部の高さに応じて、その幅方向両側に片方の不純物が注入されない領域ができる。このため、図３（Ｂ）に示すように、フィン部の幅方向の一方に、ボロン濃度が例えば１×１０２０ｃｍ−３のＰ型多結晶シリコン領域８Ａｐが形成され、他方に、リン濃度が例えば１×１０２０ｃｍ−３のＮ型多結晶シリコン領域８Ａｎが形成される。また、フィン部から離れた位置に、リンおよびボロンがともに１×１０２０ｃｍ−３添加されたリン・ボロン添加多結晶シリコン領域８Ａｐｎが形成される。
【００３９】
不純物がドープされた多結晶シリコン膜８Ａの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。研磨剤として、例えば、過酸化水素Ｈ２Ｏ２にアモルファス状態のアルミナ（α−Ａｌ２Ｏ３）を混合した液を用いる。また、研磨パッドとして湿式発泡系織布タイプクロス（品番：Ｓｕｂａ４００）を用いる。研磨条件として、研磨剤流量が５０ｃｃ／ｍｉｎ、圧力が４００ｇ／ｃｍ２、回転数が４０ｒｐｍとする。ＣＭＰは、ＳＯＩ層４の直上に堆積して盛り上がった多結晶シリコン膜８Ａの部分が選択的に除去された時点で停止させる。
【００４０】
その後、不純物の活性化および拡散のためのアニールを施すと、図３（Ｄ）に示すように、第１のゲート電極部８ｐ、第２のゲート電極部８ｎおよび周辺部８ｐｎを含むゲート電極膜８が形成される。
【００４１】
化学的気相堆積法を用いて厚さ５０ｎｍ前後の酸化シリコン膜２３を堆積し、レジストをマスクとしてこれを所望のゲートパターンに加工する。レジストを除去後、酸化シリコン膜２３をマスクとして周囲の多結晶シリコン膜をＲＩＥにより除去する。これにより、ゲートフィンガー部と、ランディングパッド部とからなるパターンのゲート電極膜８が形成される。図４（Ａ）は、このときの斜視図である。
ゲート電極膜８内で、第１のゲート電極部８ｐと第２のゲート電極部８ｎに挟まれたＰ型単結晶シリコンのフィン部の一部分がＰ型のボディ領域４ｃとなる。なお、ゲート絶縁膜が交差した部分より外側のフィン部は上面が上部絶縁層５により保護されているため、多結晶シリコン膜の除去に際して形状が崩れることはない。
【００４２】
図４（Ｂ）に示すように、酸化性雰囲気の電気炉を用いてゲート電極膜８の側面を熱酸化し、厚さ５ｎｍ前後の酸化シリコン膜２４を形成する。その後、１６０℃前後の熱リン酸処理により、ゲート電極膜の交差部分より外側のＳＯＩ層のフィン部の上面に形成されている窒化シリコン膜（上部絶縁層）５を除去し、フィン部を構成するＰ型単結晶シリコンの上面を露出させる。続いて、例えば、入射角が４５度、加速エネルギーが１．５ｋｅＶ、ドーズが２×１０１５ｃｍ−２の条件を用いたイオン注入により、フィン部の露出上面、薄い酸化膜に覆われた側面に砒素を注入する。その後、例えば、９５０℃、１０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理で砒素を拡散し、また活性化する。これによって、Ｎ型のソース領域２５（およびＮ型のドレイン領域２６）が形成される。
【００４３】
化学的気相堆積法を用いて厚さ５０ｎｍ前後の窒化シリコン膜２７を堆積し、これをＲＩＥにより全面エッチング（エッチバック）する。これにより、平坦部の窒化シリコン膜２７が除去され、ゲート電極膜８およびＳＯＩ層４の側面に窒化シリコン膜２７が残る。
その後、ゲート電極膜８の上面に形成されていた酸化シリコン膜２３を、フッ酸処理により除去する。
【００４４】
図５（Ａ）は、このときの斜視図、図５（Ｂ）は、このときの平面図である。窒化シリコン膜２７のエッチバックによって、ソース領域２５およびドレイン領域２６の上面が露出し、酸化シリコン膜２３の除去によって、ゲート電極膜８を構成する第１のゲート電極部８ｐ、第２のゲート電極部８ｎおよび周辺部８ｐｎの上面が露出する。これら露出部分は、いずれも単結晶あるいは多結晶のシリコンの層である。
【００４５】
公知のコバルトサリサイド工程を用いて、例えば厚さ３５ｎｍ、シート抵抗１０Ω／□のコバルトシリサイド層（オーミック接続層）９を、図６（Ａ）に示すように、露出していたゲート電極膜８の上面、ソース領域２５およびドレイン領域２６の露出された表面に自己整合的に形成する。
その結果、ソース抵抗およびドレイン抵抗が低下し、また、第１のゲート電極部８ｐと第２のゲート電極部８ｎがオーミック接続となる。
【００４６】
図６（Ｂ）の工程では、層間絶縁膜として、あるいは、ＭＯＳトランジスタの表面を保護するため、厚さ３００ｎｍ前後の酸化シリコン膜２８を常圧の化学的気相堆積法を用いて堆積する。続いて、酸化シリコン膜２８に、ソースコンタクト１０ｓ、ドレインコンタクト１０ｄおよびゲートコンタクト１０ｇを形成する。
金属スパッタ膜の堆積とレジストをマスクとした該金属のＲＩＥ加工により、ソース電極１１ｓ、ドレイン電極１１ｄ、ゲート配線層１１ｇを形成する。最後に、４００℃前後の水素と窒素の混合ガス中でアニールを行い、全製造工程が終了する。
【００４７】
この製造方法では、特別の処理を用いることなく簡単に、しかも自己整合的にオーミック接続層の形成が可能である。
また、ソース領域２５とドレイン領域２６の上面にも金属シリサイド層を形成できる。このため、これらの領域の寄生抵抗も大幅に減少し、飽和ドレイン電流が増大する。この点からもダブルゲート形ＳＯＩ ＭＯＳトランジスタの高速化が図れる。
【００４８】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタによれば、短チャネル効果の抑制と閾値電圧の適性化が可能なダブルゲート構造の絶縁ゲート電界効果トランジスタにおいて、ゲート電極に印加した電圧を、不純物導電型が異なる２種類のゲート電極部に遅延なく伝えることにより、高速動作性能を向上させることができる。
本発明に係る絶縁ゲート電界効果トランジスタの製造方法によれば、上記利点があるダブルゲート構造の絶縁ゲート電界効果トランジスタを簡単に、かつ精巧に作ることができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の実施の形態におけるトランジスタの平面図である。（Ｂ）は（Ａ）においてＡ−Ａ線によって指定した箇所の構造を示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施の形態に係るＭＯＳトランジスタの製造途中の断面図であり、多結晶シリコン膜の堆積までを示す。
【図３】（Ａ）〜（Ｄ）は、図２（Ｃ）に続く工程の断面図であり、ゲート電極膜の不純物活性化および拡散のためのアニールまでを示す。
【図４】（Ａ）と（Ｂ）は、図３（Ｄ）に続く工程の斜視図であり、窒化シリコン膜の除去までを示す。
【図５】（Ａ）と（Ｂ）は、図４（Ｂ）に続く工程の斜視図と平面図であり、ゲート電極膜の上の酸化シリコン膜の除去までを示す。
【図６】（Ａ）と（Ｂ）は、図５（Ｂ）に続く工程の斜視図と断面図であり、ゲート配線層の形成までを示す。
【図７】（Ｂ）は、先行技術の文献から予想される不純物打ち分け時の素子断面図である。（Ａ）は、素子完成後の平面図の例である。
【符号の説明】
１…絶縁ゲート電界効果トランジスタ、２…基板、３…埋め込み酸化膜、４…半導体層、４ａ…フィン部、４ｂ…ランディングパッド部、４ｃ…ボディ領域、６…ゲート絶縁膜、７…ゲート電極、８…ゲート電極膜、８ｐ…第１のゲート電極部、８ｎ…第２のゲート電極部、８ｐｎ…周辺部、９…オーミック接続層
Claims (5)
- 半導体層と、
前記半導体層の幅方向の２つの側面にそれぞれ形成されているゲート絶縁膜と、
絶縁膜を間に挟んで前記半導体層と交差するゲート電極と、
ゲート電極層に覆われていない前記半導体層の部分に形成されているソース領域およびドレイン領域と、
を有し、
前記ゲート電極が、
前記半導体層の一方の側面に前記ゲート絶縁膜を挟んで近接する第１導電型半導体からなる第１のゲート電極部と、
前記半導体層の他方の側面に前記ゲート絶縁膜を挟んで近接する第２導電型半導体からなる第２のゲート電極部と、
前記第１のゲート電極部と前記第２のゲート電極部のそれぞれに対しオーミック接続しているオーミック接続層と、
を具備する
絶縁ゲート電界効果トランジスタ。 - 前記オーミック接続層は半導体と金属との合金からなる
請求項１に記載の絶縁ゲート電界効果トランジスタ。 - 前記第１のゲート電極部と前記第２のゲート電極部を含む多結晶シリコンからなる層を有し、当該層の上面が平坦化され、平坦化された当該上面の上に前記オーミック接続層が形成されている
請求項２に記載の絶縁ゲート電界効果トランジスタ。 - 基板に支持された埋め込み絶縁膜の上に単結晶シリコンからなる半導体層を形成する工程と、
半導体層の側面にゲート絶縁膜を形成する工程と、
多結晶シリコンからなるゲート電極膜を、前記半導体層を覆って堆積する工程と、
異なる方向からの２回の斜めイオン注入を行い、前記半導体層の両側の前記ゲート電極膜の部分に、第１導電型不純物領域からなる第１のゲート電極部、および、第２導電型不純物領域からなる第２のゲート電極部を形成する工程と、
前記ゲート電極膜の上面を平坦化する工程と、
前記第１のゲート電極部および前記第２のゲート電極部のそれぞれとオーミック接続するオーミック接続層を、前記ゲート電極膜の平坦化した前記上面の上に形成する工程と、
を含む
絶縁ゲート電界効果トランジスタの製造方法。 - 前記平坦化の後に前記ゲート電極膜をパターニングし、半導体層と交差するゲート電極層を形成する工程と、
前記ゲート電極層に覆われていない前記半導体層の部分にソース領域およびドレイン領域を形成する工程と、
前記ゲート電極層の側面および前記半導体層の側面を絶縁膜で覆う工程と、
露出している前記ゲート電極層の上面、ならびに、前記ソース領域および前記ドレイン領域の表面に、前記オーミック接続層として機能する金属シリサイド層を一括して形成する工程と、
をさらに含む
請求項４に記載の絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002292383A JP2004128320A (ja) | 2002-10-04 | 2002-10-04 | 絶縁ゲート電界効果トランジスタ、および、その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002292383A JP2004128320A (ja) | 2002-10-04 | 2002-10-04 | 絶縁ゲート電界効果トランジスタ、および、その製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004128320A true JP2004128320A (ja) | 2004-04-22 |
Family
ID=32283650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002292383A Pending JP2004128320A (ja) | 2002-10-04 | 2002-10-04 | 絶縁ゲート電界効果トランジスタ、および、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004128320A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123827A (ja) * | 2005-09-30 | 2007-05-17 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| WO2009150557A1 (en) * | 2008-06-11 | 2009-12-17 | Nxp B.V. | Semiconductor device manufacturing method an integrated circuit comprising such a device |
| US7955922B2 (en) | 2007-01-17 | 2011-06-07 | Tokyo Electron Limited | Manufacturing method of fin-type field effect transistor |
-
2002
- 2002-10-04 JP JP2002292383A patent/JP2004128320A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123827A (ja) * | 2005-09-30 | 2007-05-17 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US7955922B2 (en) | 2007-01-17 | 2011-06-07 | Tokyo Electron Limited | Manufacturing method of fin-type field effect transistor |
| WO2009150557A1 (en) * | 2008-06-11 | 2009-12-17 | Nxp B.V. | Semiconductor device manufacturing method an integrated circuit comprising such a device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5017795B2 (ja) | 電界効果トランジスタの製造方法 | |
| US8507989B2 (en) | Extremely thin semiconductor-on-insulator (ETSOI) FET with a back gate and reduced parasitic capacitance | |
| JP4551811B2 (ja) | 半導体装置の製造方法 | |
| KR100781580B1 (ko) | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 | |
| JP5579797B2 (ja) | 仮想ボディ・コンタクト型トライゲート | |
| US8685847B2 (en) | Semiconductor device having localized extremely thin silicon on insulator channel region | |
| US20070102761A1 (en) | Semiconductor device and method of fabricating the same | |
| CN103050525B (zh) | Mosfet及其制造方法 | |
| JP2008227026A (ja) | 半導体装置の製造方法 | |
| JP5567247B2 (ja) | 半導体装置およびその製造方法 | |
| JP2012169640A (ja) | 半導体装置 | |
| JP2009302317A (ja) | 半導体装置およびその製造方法 | |
| CN102272926A (zh) | 双层box背栅极绝缘体上硅晶片的低成本制造 | |
| JP2006054423A (ja) | 半導体装置及びその製造方法 | |
| WO2011066728A1 (zh) | 混合材料积累型全包围栅cmos场效应晶体管 | |
| US20130001690A1 (en) | Mosfet and method for manufacturing the same | |
| US6229179B1 (en) | Intelligent power integrated circuit | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| JP2004128320A (ja) | 絶縁ゲート電界効果トランジスタ、および、その製造方法 | |
| JP2005116592A (ja) | 電界効果トランジスタ | |
| JP3312691B2 (ja) | 半導体装置 | |
| JP2001267562A (ja) | 半導体装置及びその製造方法 | |
| JP4178296B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09135029A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JP5172893B2 (ja) | トランジスタの製造方法 |