JP2001267562A

JP2001267562A - 半導体装置及びその製造方法

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Publication number: JP2001267562A
Application number: JP2000077803A
Authority: JP
Inventors: Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-03-15
Filing date: 2000-03-15
Publication date: 2001-09-28

Abstract

(57)【要約】（修正有）【課題】微細ＭＯＳトランジスタにおける、大電流化、
消費電力の低減、及び、ゲート電極の細線効果によるゲ
ート抵抗増加を抑制。【解決手段】実効チャネル長を規定する第一のゲート電
極３の側面に、ひさし構造を有する第二のゲート電極７
を設けて、この第二のゲート電極７をイオン注入阻止マ
スクとしての傾角イオン注入によって、半導体基板１表
面のチャネル領域では低濃度、基板内部では高濃度とな
る不純物分布を有するポケット構造不純物領域を形成す
る。ゲート電極上部では第一及び第二のゲート電極３，
７を金属珪化膜で接続する。【効果】パンチスルー現象を抑制しながらの大電流化
と、ドレイン接合端におけるトンネル漏洩電流の抑制す
なわち待機時の消費電力の抑制とを実現でき、さらに
は、ゲート電極の細線効果に基づくゲート電極抵抗の増
加を抑制して、高速動作化を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、超微細ＭＯＳ型電界効果ト
ランジスタの大電流化，超高速動作化に関するものであ
る。

【０００２】

【従来の技術】超高密度集積回路装置を構成するＭＯＳ
型電界効果トランジスタ（以下、単にＭＯＳと略記す
る）は、スケーリング則に基づき微細化が進み、２００
ｎｍ以下のゲート長を有する超微細ＭＯＳも実用化され
てきている。これら超微細ＭＯＳにおいては、使用する
電源電圧において信頼性を含め十分に動作可能とするた
めに、チャネル領域を含めた半導体表面部分の基板不純
物濃度をスケーリング則に基づき高濃度に設計して、ソ
ース・ドレイン間のパンチスルーを防止している。

【０００３】上記超微細ＭＯＳにおいては、基板不純物
の最大濃度が１０¹⁸／ｃｍ³ 以上にも達する。チャネル
領域における基板不純物濃度の高濃度化は易動度の劣化
を、また、ソース・ドレイン領域においては接合容量の
増加を招き、超微細ＭＯＳの大電流化，高速動作化を阻
害する作用をする。従来の基板不純物濃度の高濃度化の
手法としては、ゲート電極形成前にｎ型ＭＯＳ構成領域
の半導体基板全面にｐ型不純物（ｐ型ＭＯＳに対しては
ｎ型不純物）のイオン注入を施す手法や、図２に示す如
く上記のイオン注入をゲート電極形成後に半導体基板主
表面に対し傾角の方向から施してｎ型ソース・ドレイン
拡散層を包み込む如くｐ型不純物拡散層領域を構成する
手法が知られている。前者の半導体基板全面に不純物を
導入する手法においては、その後の製造工程における熱
処理履歴が避けられず、また半導体基板内部へのイオン
注入においても半導体表面チャネル領域の高濃度化は必
然であった。後者の手法によるｐ型不純物（ｐ型ＭＯＳ
に対してはｎ型不純物）の拡散層はポケット又はハロー
構造と称されるが、図２に示すような傾角Θ，飛程Ｘjp
なるイオン注入条件において、ゲート電極１の影響がな
い領域でのＳｉ基板深さ方向の飛程はＸjp・ｃｏｓΘ、
ゲート電極側面からＸjp・ｓｉｎΘなる位置に飛程が定
められる。従って、ＭＯＳの電流経路である半導体基板
表面１０ｎｍ以下のチャネル領域においてもｐ型高濃度
領域の形成が避けられない。傾角Θが４５度以下であれ
ば、深さ方向濃度勾配に比べて横方向濃度勾配は急峻と
なる。

【０００４】ソース・ドレイン近傍におけるチャネル領
域内での急峻な高濃度不純物分布の存在は、閾電圧値の
ゲート長依存性においてゲート長が短くなるに従い閾電
圧値が一旦上昇してから急激に減少するいわゆる逆短チ
ャネル特性を生じさせ、かつ易動度の劣化を生じさせ
る。これは、ゲート端から導入される高濃度不純物ポケ
ット領域がソース・ドレイン接合近傍に局在されるた
め、ゲート長が一定値より短くなれば、同一ポケット形
成イオン注入条件下では長チャネル素子に比べてチャネ
ル不純物濃度が高くなってしまうためである。ゲート長
が更に短くなれば、ソース・ドレイン間のパンチスルー
現象により閾電圧値は急激に低下する。この易動度の劣
化もチャネル不純物濃度の上昇に基づく現象である。

【０００５】スケーリング則に基づく従来構造ＭＯＳの
微細化においては、微細化に伴ってドレイン接合近傍で
の基板不純物濃度がより高濃度に設定されるため、ｎＭ
ＯＳにおいてはドレイン端子に高電圧が印加され、か
つ、ゲート端子に閾電圧以下の零(ゼロ)又は負電圧が印
加される条件下でドレイン電流が負のゲート電圧と共に
増加するいわゆるゲート誘因ドレイン漏洩電流（gate i
nduced drain leakage/ゲート・インジュースド・ドレ
イン・リーケージ: ＧＩＤＬと称される）が無視できな
いほど大きくなることが知られている。このＧＩＤＬ現
象は、ドレイン接合部分におけるドレイン高濃度領域と
基板高濃度領域間とのバンド間トンネル電流に基づく現
象であり、微細ＭＯＳの遮断状態、すなわちゲート電圧
が零電圧における漏洩電流が大きくなることであり、保
持状態における消費電力の増大をもたらす。

【０００６】

【発明が解決しようとする課題】本発明の課題は、ソー
ス・ドレイン間におけるパンチスルー電流経路を完全に
遮断すべく、半導体基板表面チャネル部の深さ１０ｎｍ
以下の部分を除く半導体基板内部の不純物濃度を高濃度
に設定し、かつ、半導体基板表面チャネル領域における
不純物濃度を低く制御した構造を実現し、易動度の劣化
の無い、従って大電流化，高速動作化の可能な超微細Ｍ
ＯＳを今後の更なる微細化の進展に際しても実現できる
技術を提供することにある。

【０００７】本発明の他の課題は、ｐ型基板領域内に構
成されるｎチャネルＭＯＳばかりでなく、同一半導体基
板内にｐ型領域とｎ型領域を有し、各々の領域にｎチャ
ネルＭＯＳとｐチャネルＭＯＳが構成された相補型ＭＯ
Ｓ（以下、ＣＭＯＳと記す）に関しても上記の不純物分
布構造を実現し、もって超微細ＣＭＯＳの大電流化，高
速動作化の可能な超微細ＭＯＳを提供することにある。

【０００８】本発明のさらに他の課題は、微細ＭＯＳに
おける逆短チャネル特性が軽減されて、閾電圧値がゲー
ト長の変化に対して変動幅の小さいＭＯＳを提供するこ
とにある。

【０００９】本発明のさらに他の課題は、ＧＩＤＬ効果
による漏洩電流が小さく、保持状態における消費電力を
低減できる超微細ＭＯＳを提供することにある。

【００１０】本発明のさらに他の課題は、ＭＯＳにおけ
るゲート電極長が微細化されるのに伴い、多結晶シリコ
ンゲート膜と積層でゲート電極を構成する高融点金属珪
化膜の抵抗値がゲート電極の細線化に伴い急激に上昇す
る現象に対して対策を講ずることである。細線化に伴う
抵抗上昇は高融点金属珪化膜の結晶粒の大きさと相関が
あり、該結晶粒径よりもゲート電極が細線化されると抵
抗値は急激に上昇する傾向を示す。本発明では、大電流
化のために必須な実効ゲート長の細線化を実施しつつ、
ゲート抵抗値の上昇を抑える手法を提供することにあ
る。

【００１１】

【課題を解決するための手段】ＭＯＳ特性の大電流化を
追求する観点から、本発明によるＭＯＳ構造において
は、ゲート絶縁膜の薄膜化及びゲート長の微細化は使用
電源電圧によってスケーリング則に基づいて実施する。
従って、電流−電圧特性を基本的に決定する実効チャネ
ル長が微細化の限界技術が適用されるゲート電極加工技
術とゲート電極をマスクとしてのイオン注入によるソー
ス・ドレイン拡散層とで決定される構造を採用する。上
記拡散層がソース・ドレイン間のパンチスルー現象を十
分に抑制しかつソース抵抗を可能な限り低減するように
するために、浅接合高濃度の条件を満たすようなイオン
注入条件とその後の熱処理負担の軽減策とを採用する。
すなわち、ゲート絶縁膜厚及びゲート電極をマスクとし
てのソース・ドレイン拡散層形成条件等に関しては、従
来技術と何ら変わらない。

【００１２】本発明の基本概念は、実効チャネル長の設
計は最適な従来技術に基づき、チャネル領域における不
純物濃度を、基板表面部分では低濃度に保ちつつ、基板
内部ではパンチスルー経路を遮断できるような高濃度と
することにある。このような不純物濃度分布を実現し得
る概念を図３を用いて説明する。図３は、ｎチャネルト
ランジスタのソース拡散層領域部分を拡大図示したもの
である。ドレイン領域側も対称の関係にあり、これと同
様な構造が採用される。

【００１３】従来手法に基づいて、半導体基板上にゲー
ト酸化膜、ゲート電極１を形成し、さらに、このゲート
電極１を注入阻止マスクとしてのイオン注入によりソー
ス・ドレイン拡散層を形成する。この状態から、熱負荷
をかけない程度の低温、即ち５００℃程度の低温でゲー
ト電極２を、ゲート電極１の側壁部にゲート酸化膜に接
する部分を除いた上部に選択的に形成し、イオン注入に
対するひさし構造阻止マスクとする。ゲート電極２の材
料としてはシリコン膜，絶縁膜，金属膜，金属珪化膜又
はそれらの積層膜等何ら限定されない。上記のひさし構
造マスクに対し傾角Θなる角度でｐ型不純物をイオン注
入すると、飛程Ｘjpで注入されたイオンはシリコン基板
内でＸjp・ｃｏｓΘの深さに達する。シリコン薄膜で構
成されるゲート電極１及び２内においてはゲート電極２
の側壁面よりＸjp・ｓｉｎΘなる内部にまで達する。ひ
さし部分を通過して基板内部に注入されるイオンは、飛
程が一定になる如く深さＸjp・ｃｏｓΘとゲート電極側
壁からの距離Ｘjp・ｓｉｎΘの各々を結ぶ如き分布とな
る。図３から明らかな如く、ひさし構造イオン注入阻止
マスクを用いての傾角イオン注入によりシリコン基板内
の不純物分布は基板内部ではゲート電極１端と平行に、
基板表面部分では傾角の向きに傾斜した分布を実現する
ことができる。上記の傾きは、イオン注入エネルギー，
イオン種類，注入傾角，及び、ひさし構造イオン注入阻
止マスクの材質及び形状によって決定される。

【００１４】上記の傾角イオン注入方法により、半導体
基板内部ではソース・ドレイン接合を包み込むごとく、
また半導体基板のごく表面部ではソース・ドレイン接合
内部に逆に包括されるごとくポケット構造形成の基板不
純物濃度分布が構成される。上記の不純物濃度分布構成
においては、チャネルが形成される半導体表面での不純
物濃度が低濃度となるため、易動度の劣化を生じること
なく、同一ゲート長の従来ＭＯＳに比べて大電流化が達
成できる。チャネル領域下でゲート電圧で制御されない
半導体基板領域ではポケット構造基板不純物濃度が十分
高く設定されるため、パンチスルー電流成分を十分に抑
制することができる。

【００１５】上述した本発明手法に基づけば、ゲート電
極と重畳する半導体基板表面のドレイン接合近傍では基
板不純物濃度が低く設定されるため、バンド間トンネル
現象に基づくＧＩＤＬ現象を軽減することができる。従
って、非動作時における漏洩電流を極小化することがで
き、低消費電力のＭＯＳを実現することができる。

【００１６】また、本発明手法に基づけば、実効ゲート
長はゲート電極１のゲート長で決定され、従来ＭＯＳと
同一の実効チャネル長が確保できる上に、高融点金属珪
化膜をゲート電極１とその側壁に対で構成されるゲート
電極２の上部表面に形成するすることができるため、ゲ
ート細線効果に基づくゲート抵抗の急激な上昇を抑止す
ることができる。従って、ゲート長が同一の従来ＭＯＳ
に比べて高速動作可能なＭＯＳを提供することができ
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例を挙げ、図面を参照して詳細に説明する。な
お、本発明になる半導体装置の各部の材質，導電型，及
び製造条件等は以下の実施例のみに限定されるものでは
なく、各々多くの変形が可能であることは云うまでもな
い。

【００１８】〈実施例１〉図７は本発明の第一の実施例
による半導体装置の完成断面図、図４，図５及び図６は
その製造工程順を示す断面図である。面方位（１０
０）、ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半
導体基板１上に活性領域を画定する素子間分離絶縁領域
（図示せず）を形成し、基板濃度調整用のｐ導電型イオ
ンの注入と引き延ばし熱処理、及び閾電圧調整用のイオ
ン注入と活性化熱処理を従来周知の手法により施した
後、熱酸化膜１．８ｎｍを形成した後、その表面をＮＯ
ガスにより窒化することにより０．２ｎｍの窒化膜を積
層形成し、ゲート絶縁膜２とした。続いて、燐（Ｐ）が
高濃度に添加された非晶質Ｓｉ膜を化学気相堆積法によ
ってゲート絶縁膜２上に２５０ｎｍの膜厚で堆積した
後、電子線リソグラフ法により１００ｎｍ長の第一のゲ
ート電極３に加工した。第一のゲート電極３の低抵抗化
は、上記のごとく予め不純物を添加するのではなく、従
来周知の相補型ＭＯＳの製法に基づき、所望ゲート電極
領域に選択的に燐（Ｐ），またはボロン（Ｂ）を高濃度
イオン注入して形成してもよい。

【００１９】第一のゲート電極３の形成後、イオン注入
により表面汚染防止のための２ｎｍ厚の薄い絶縁膜６を
第一のゲート電極３の側壁部にも形成した。この状態よ
り、砒素（Ａｓ）イオンを加速エネルギー：５ｋｅＶ，
注入量：２×１０¹⁵／ｃｍ²の条件で垂直方向からイオ
ン注入し、浅いソース拡散層４及び浅いドレイン拡散層
５とした。続いて、２０ｎｍ厚の非晶質Ｓｉ膜７を再び
堆積した。堆積温度は５２０℃である。なお、非晶質Ｓ
ｉ膜７には、特別には不純物の添加を施さなかった。
（図４）図４の状態から５ｎｍ厚のシリコン窒化膜をプラズマ補
助堆積法により４００℃の低温で全面に堆積してから、
異方性ドライエッチング法により第一のゲート電極３の
側壁に面した非晶質Ｓｉ膜７の側壁部にのみ上記シリコ
ン窒化膜を選択的に残置させてゲート側壁絶縁膜８とし
た。続いて、ゲート側壁絶縁膜８をエッチングマスクと
して、等方性エッチング法により、４５０℃の低温で平
面部分に堆積されている非晶質Ｓｉ膜７を選択的に除去
して、第一のゲート電極３の側壁部上に、半導体基板表
面側端部に堆積膜厚分だけを除去された形状のひさし構
造を有する第二のゲート電極７を形成した。酸化膜を含
む薄い絶縁膜６及びゲート絶縁膜２は、上記の等方性エ
ッチング工程においては除去されず、ゲート電極３及び
半導体基板１は全くエッチングされない。しかる後、第
二のゲート電極７をイオン注入阻止マスクとするボロン
（Ｂ）のイオン注入を、傾角：３０度，加速エネルギ
ー：２０ｋｅＶ，注入量：５×１０¹³／ｃｍ² なる注入
条件で実施し、パンチスルー防止のためのｐ導電型高濃
度拡散層９及び１０とした。なお、ゲート側壁絶縁膜８
は、所望により上記のイオン注入工程の前に選択的に除
去してもよい。（図５）図５の状態より、第二のゲート側壁絶縁膜１１を第一の
ゲート電極側壁からの距離が５０ｎｍとなるごとく膜厚
を調整してプラズマ補助堆積法によりシリコン酸化膜を
４００℃の低温で堆積し、その異方性エッチングにより
残置形成した。この際、第一のゲート側壁絶縁膜８を予
め除去してから、第二のゲート側壁絶縁膜１１を堆積し
ても何ら問題はない。次いで、この第二のゲート側壁絶
縁膜１１を注入阻止マスクとして、ｎ型高濃度ドレイン
拡散層１２及びｎ型高濃度ソース拡散層１３をイオン注
入により形成した。イオン注入条件は、Ａｓイオン注
入，加速エネルギー：６０ｋｅＶ，注入量：３×１０¹⁵
／ｃｍ² である。このイオン注入工程の後、９５０℃，
１０秒の条件で注入イオンの活性化熱処理を施した。
（図６）図６の状態より、厚いシリコン酸化堆積膜を全面に形成
した後に、その表面を機械的化学的研摩法により平坦化
して、表面保護絶縁膜１７とした。次に、表面保護絶縁
膜１７の所望領域に開口を施してから、タングステン
（Ｗ）膜の堆積とその平坦化研摩により、開口部内のみ
に選択的にＷ膜を残置した。その後、所望の回路構成に
従い、アルミニューム（Ａｌ）を主材料とする金属膜の
堆積とそのパターニングにより、ドレイン電極１８およ
びソース電極１９を含む配線を形成した。（図７）上記製造工程を経て製造された本実施例による半導体装
置においては、ゲート長が１００ｎｍの従来のＭＯＳト
ランジスタでは、ドレイン印加電圧及びゲート電圧Ｖｇ
から閾電圧Ｖｔを差し引いた印加電圧が１．５Ｖの条件
下では、１μｍチャネル幅当たりのソース・ドレイン間
電流Ｉｄｓは０．８５ｍＡであったのに対して、同一ゲ
ート長ＭＯＳ，同一測定条件下で、Ｉｄｓ：１．０５ｍ
Ａと２割以上の大電流化が実現された。なお、本実施例
による微細ＭＯＳのＶｔ値はドレイン電圧１．５Ｖで
０．４Ｖであった。さらに、本発明による上記微細ＭＯ
ＳのＩｄｓ値のＶｇ依存性に関しては、ドレイン印加電
圧１．５Ｖの場合と０．０５Ｖの場合とでの閾電圧Ｖｔ
の違いは僅かに０．１５Ｖと小さく、ドレイン・インヂ
ュースド・バリアロアリング（drain induced barrier
lowering: DIBL）特性に優れていることも明らかになっ
た。このことから、本発明に基づく微細ＭＯＳでは、パ
ンチスルー現象が十分に抑制されていることが明らかと
なった。また、上記の本発明に基づく微細ＭＯＳにおい
ては、ＩｄｓのＶｇ依存特性において、ドレイン電圧
１．５Ｖにおいても、ゲート電圧が０Ｖから負電圧に掃
引されてもＩｄｓは変化せず、１μｍチャネル幅当たり
１×１０^-13 Ａ以下の電流を保っていた。一方、同一ゲ
ート長の従来の微細ＭＯＳでは、ドレイン電圧が１．５
Ｖの条件下で、負のゲート電圧印加と共にＩｄｓが増加
し、−１．５Ｖのゲート電圧印加でのＩｄｓは１μｍチ
ャネル幅当たり１×１０^-7Ａにも達した。

【００２０】上記の結果より、半導体表面のドレイン接
合端部において、高濃度ｐ型領域と高濃度ｎ型領域によ
るバンド間直接トンネル現象に基づくＧＩＤＬ特性が本
実施例による半導体装置においては基本的に解消されて
いることが明らかとなった。従って、本実施例による半
導体装置においては、待機状態、すなわちスタンバイ
（stand-by）状態における漏洩電流が無視でき、消費電
力をも抑制できることが明らかとなった。

【００２１】〈実施例２〉図１は本発明の第二の実施例
による半導体装置を示す完成断面図である。先の実施例
１における図６の状態より、スパッタリングにより３０
ｎｍ厚のチタニュウム（Ｔｉ）膜を全面に堆積し、６５
０℃，６０秒の条件で窒素雰囲気中で加熱することによ
ってチタニュウム珪化膜をシリコン基板及びシリコン膜
が露出している領域上に選択的に形成し、拡散層上高融
点金属珪化膜１４，１５及びゲート電極上高融点金属珪
化膜１６とした。しかる後、未反応のチタニュウム膜を
過酸化水素水を含むエッチング液で除去し、その後、こ
れら金属珪化膜の低抵抗化のための熱処理を８５０℃，
１０秒の条件で施した。この状態より、先の実施例１に
おける表面保護絶縁膜１７の形成以降の製造工程を施し
て、半導体装置を製造した。（図１）本実施例に基づいて製造した第一のゲート電極長が８０
ｎｍから５００ｎｍの微細ＭＯＳを従来方法で製造した
同一寸法の微細ＭＯＳと比較した。ゲート電極上高融点
金属珪化膜１６のシート抵抗についてそのゲート長依存
性を比較した。その結果、双方共ゲート長が１５０ｎｍ
以上ではシート抵抗値は５Ω／□と同一であったが、従
来方法による微細ＭＯＳでは、ゲート長が１００ｎｍで
のシート抵抗値は１０Ω／□，８０ｎｍでは３０Ω／□
とゲート長の微細化に伴いシート抵抗値が増加する所謂
細線効果が見られた。一方、本実施例による微細ＭＯＳ
においては、第一のゲート電極長が１００ｎｍでのシー
ト抵抗値は５Ω／□，８０ｎｍでも７Ω／□とゲート電
極の細線効果は実効上無視できる範囲内に収まっている
ことが明らかになった。本実施例に基づく半導体装置で
ゲート電極のシート抵抗の細線効果が軽減できたのは、
実効チャネル長は第一のゲート電極３で設定されるのに
対し、ゲート電極の抵抗値は第一のゲート電極３と第二
のゲート電極７との合計電極長で決定されるため、金属
珪化膜の結晶粒径の影響が軽減されることによるものと
考えられる。

【００２２】さらに、本実施例に基づく半導体装置にお
いては、先の実施例１と同様、従来ＭＯＳに比べ単位ゲ
ート幅当たりの電流値を２割以上大きくすることができ
た。上記傾向はゲート長が長い場合の方がより著しいこ
とが明らかになった。また、本実施例に基づく半導体装
置においては、ＧＩＤＬ効果に基づく消費電力の増加現
象も見られず、先の実施例１に基づく半導体装置と同様
の特徴を有していた。

【００２３】本実施例においては、チタニュウム珪化膜
によるゲート電極材料について例示したが、これは他の
高融点金属膜、例えば、Ｗ，Ｍｏ，Ｃｏ，Ｎｉ等の珪化
膜であっても何ら差し支えない。また、本実施例２及び
先の実施例１においては、ｐ導電型高濃度拡散層９及び
１０を形成するためのイオン種として、ボロン(Ｂ)の例
について例示したが、ＢＦ₂ 等の他のイオン種、及びＩ
ｎ等であっても何ら差し支えない。さらに、本実施例及
び先の実施例１においては、ｎ導電型ＭＯＳへの適用例
について例示したが、反対導電型であるｐ導電型ＭＯＳ
に適用しても本発明の主旨を逸脱することはない。この
場合、拡散層９及び１０はｎ導電型高濃度拡散層となる
が、この拡散層形成用のイオン種としては、Ｐ，Ａｓ，
Ｓｂ等を用いればよい。

【００２４】〈実施例３〉図８は本発明の第三の実施例
による半導体装置のソース近傍断面を示す説明図であ
る。本実施例においては、先の実施例１と同じ製造工程
に従って半導体装置を製造したが、先の実施例１との違
いは第二のゲート電極７の加工形状にある。本実施例に
おいては、第一のゲート側壁絶縁膜８をエッチングマス
クとして第二のゲート電極７をその底面側からエッチン
グし、図８中のａ又はｂで示す形状とした。本実施例に
おいて、第二のゲート電極７にはスパッタリング法によ
り堆積したタングステン(Ｗ)の珪化膜を用いたが、珪化
膜でなく金属膜自体であっても良い。なお、Ｗの代わり
にＭｏ，Ｔａ等の他の高融点金属膜又はそれらの珪化膜
であっても何ら差し支えない。上記した第二のゲート電
極７の加工後、該ゲート電極７を注入阻止マスクとして
のｎ型高濃度イオン注入を先の実施例１に従って実施
し、ｎ型高濃度ドレイン拡散層１２及びｎ型高濃度ソー
ス拡散層１３を形成した。イオン注入条件は、Ａｓイオ
ン，加速エネルギー６０ｋｅＶ，注入量３×１０¹⁵／ｃ
ｍ² で、垂直方向から注入した。本実施例においては、
第一のゲート電極３を注入阻止マスクとしての浅いソー
ス拡散層４及び浅いドレイン拡散層５の形成と第二のゲ
ート電極７を注入阻止マスクとしてのｎ型高濃度ドレイ
ン拡散層１２及びｎ型高濃度ソース拡散層１３の形成の
後に、図８で示される形状を有する第二のゲート電極７
を注入阻止マスクとして、傾角４５度でのボロンイオン
注入を施し、ｐ導電型高濃度拡散層９及び１０を形成し
た。この傾角注入以外のイオン注入の条件は先の実施例
１に依った。しかる後に、先の実施例１における表面保
護絶縁膜１７の形成工程以降を実施して、本実施例３に
よる半導体装置を製造した。

【００２５】本実施例３による半導体装置においては、
ｐ導電型高濃度拡散層９及び１０を形成する際の傾角イ
オン注入阻止マスク材として、先の実施例１におけるＳ
ｉ膜に代えて、より質量の重いＷ等の珪化膜を用いた。
これにより、先の実施例１に比べ、本実施例による半導
体装置においては、ｐ導電型高濃度拡散層９及び１０
は、半導体基板内部では、先の実施例１の場合と同様に
浅いドレイン拡散層５を包み込むごとき分布を維持し、
基板表面領域では、イオン注入飛程の減少効果のために
浅いドレイン拡散層５内に包括される如き分布を得るこ
とができた。このような分布は、第二のゲート電極７の
下端部のエッチング形状ａ又はｂの採用によっても更に
確実化される。

【００２６】本実施例３においては、ｎ型高濃度ドレイ
ン拡散層１２及びｎ型高濃度ソース拡散層１３を、第二
のゲート電極７を注入阻止マスクとして形成した。これ
は、先の実施例１における第二のゲート側壁絶縁膜１１
をさらに形成してから同様のイオン注入を施す製造方法
に比べ、更なる工程削減を実現したことを意味する。さ
らに、本実施例３においては、ｐ導電型高濃度拡散層９
及び１０の形成に先立って、浅いソース拡散層４及び浅
いドレイン拡散層５の形成、およびｎ型高濃度ドレイン
拡散層１２及びｎ型高濃度ソース拡散層１３の形成を実
施した。上記のソース・ドレインの各拡散層は何れもｎ
型高濃度拡散層であり、そのイオン注入過程で同領域内
の半導体基板表面は完全に非晶質化されている。本実施
例では、この非晶質化された領域を介してｐ導電型高濃
度拡散層９及び１０形成のためのイオン注入が実施され
るため、イオン注入方向が結晶方位と整合して飛程以上
の深さまで注入イオンが異常到達すると云う所謂チャネ
リング現象を解消することができた。従って、本実施例
３による半導体装置においては、面方位（１００）に対
する４５度傾角注入のごとくチャネリング現象を生じや
すいイオン注入方向に対しても異常注入分布の問題を憂
慮すること無しに、ｐ導電型高濃度拡散層９及び１０を
所望分布に設計することができた。

【００２７】〈実施例４〉図９及び図１０は、本発明の
第四の実施例による半導体装置の製造工程順を示す断面
図である。本実施例４においては、先の実施例１と同じ
製造工程に従って半導体装置を製造したが、先の実施例
１との違いは、第二のゲート電極７を構成する非晶質Ｓ
ｉ膜の堆積を、有機シリコン酸化膜２０の塗布と３５０
℃での緻密化熱処理とに置き換えて実施した点である。
緻密化後の有機シリコン酸化膜２０の膜厚は２００ｎｍ
であった。この状態から、フッ化水素水溶液とフッ化ア
ンモニウム水溶液との混合液により、有機シリコン酸化
膜２０を約１００ｎｍエッチングしたところ、第一のゲ
ート電極３側面とゲート絶縁膜２とが接する下端部で異
常にエッチング速度が速くて、局所的に有機シリコン酸
化膜２０が存在しない部分を有する膜形状が得られた。
（図９）図９の状態より、有機シリコン酸化膜２０をポケット領
域形成イオン注入阻止マスク絶縁膜として、先の実施例
１に従って、ｐ導電型高濃度拡散層９及び１０を形成し
てから、第一のゲート電極３側面部を除く上記ポケット
領域形成イオン注入阻止マスク絶縁膜２０を異方性ドラ
イエッチングにより選択的に除去して、残置されたイオ
ン注入阻止マスク絶縁膜２０をマスクとするイオン注入
とその後の熱処理とにより高濃度ｎ導電型ドレイン拡散
層１２及び高濃度ｎ導電型ソース拡散層１３を形成し
た。上記の各拡散層の形成及びその活性化熱処理条件は
先の実施例１に基づいた。しかる後に、残置されたイオ
ン注入阻止マスク絶縁膜２０を前記のエッチング液によ
りエッチング除去した。（図１０）図１０の状態より、先の実施例１に従い表面保護絶縁膜
１７の形成以降の工程を実施して、本実施例４に基づく
半導体装置を製造した。

【００２８】本実施例４に基づく半導体装置において
は、第一のゲート電極３側面とゲート絶縁膜２とが接す
るゲート下端部から選択的にｐ導電型高濃度拡散層９及
び１０がイオン注入形成され、高濃度ｎ導電型ドレイン
拡散層１２及び高濃度ｎ導電型ソース拡散層１３の底面
領域の大部分には形成されない構造を自動的に得ること
ができる。従って、本実施例４に基づく半導体装置にお
いては、接合容量の増大を招くことがなく、寄生負荷容
量が軽減でき、高速動作が可能となる。

【００２９】〈実施例５〉図１１は本発明の第五の実施
例による半導体装置の完成断面図である。本実施例５に
おいては、先の実施例１の製造工程に従って半導体装置
を製造したが、先の実施例１との違いの一つは、浅いソ
ース拡散層４側にのみｐ導電型高濃度拡散層１０を設け
るボロン(Ｂ)の傾角イオン注入を施し、浅いドレイン拡
散層５側には同様の拡散層を形成しなかった。先の実施
例１との他の違いは、第一のゲート電極３を注入阻止マ
スクとする浅いドレイン拡散層５を形成するイオン注入
量を２×１０¹³／ｃｍ² と、先の実施例１に比べて１／
１００の低濃度に設定した。なお、浅いソース拡散層４
を形成するイオン注入量は、ソース抵抗の増加を防ぐた
めに実施例１と同じ２×１０¹⁵／ｃｍ² に設定した。ソ
ース，ドレイン拡散層の不純物濃度を異なる値に設定す
るために、本実施例においては、第一のゲート電極３を
マスクとして、浅いドレイン拡散層５を形成する低濃度
イオン注入条件でソース，ドレインの双方にイオン注入
をまず施した。しかる後、ドレイン側をホトレジスト膜
で覆って、１．９８×１０¹⁵／ｃｍ² なる注入量でＡｓ
イオンをソース側だけに選択的に注入した。なお、ｐ導
電型高濃度拡散層１０を形成するためのボロン(Ｂ)の傾
角イオン注入の場合には、ホトレジスト膜等の選択イオ
ン注入マスクを用いることなく、ソース側のみから傾角
でボロン(Ｂ)のイオン注入を実施すればよい。

【００３０】本実施例に基づく半導体装置においては、
浅いドレイン拡散層５の不純物濃度が低いため、実効チ
ャネル長が１００ｎｍと極微細なＭＯＳであるにも拘ら
ず、３．５Ｖ以上の耐圧を実現でき、かつ、１．５Ｖ動
作において１μｍの単位チャネル幅当たりのソース・ド
レイン電流値も１．１０ｍＡと更なる大電流化を実現で
きた。これらは、ｐ導電型高濃度拡散層１０がソース側
のみにしか設置されていないので易動度の劣化が更に改
善されること、電流低下に重大な影響を及ぼす浅いソー
ス拡散層４が極めて低抵抗に設定されているので電流劣
化作用が小さいこと、及び、浅い高抵抗ドレイン拡散層
５がドレイン側で高電界を吸収する役割をすること等に
よるものと考えられる。本実施例による微細ＭＯＳにお
いては、先の実施例１に基づく半導体装置と同様、保持
状態でゲート電圧が０Ｖにおける漏洩電流は測定限界以
下であり、ＧＩＤＬ効果に基づく消費電力の増大化は観
測されなかった。

【００３１】〈実施例６〉図１２は本発明の第六の実施
例による半導体装置の完成断面図である。本実施例６に
おいては先の実施例１の製造工程に従って半導体装置を
製造したが、先の実施例１との違いは、第一のゲート電
極３の長さが６０ｎｍ以下と極めて微細である点、及
び、ゲート絶縁膜２の物理的膜厚がシリコン酸化膜換算
で１．５ｎｍと更に薄膜化されている点である。（図１
２）本実施例による半導体装置においては、実効ゲート長が
短く、ｐ導電型高濃度拡散層９及び１０が半導体基板内
部領域で互いに重畳される構造となった。しかるに、半
導体基板表面領域においては、上記ｐ導電型高濃度拡散
層９及び１０は浅いソース拡散層４及び浅いドレイン拡
散層５内部に配置される構成を維持しており、第一のゲ
ート電極３直下の半導体基板領域内においては、基板表
面領域の不純物濃度が低濃度で基板内部に向かうに従っ
て高濃度となる不純物分布が実現された。上記の基板内
不純物分布の実現により、実効ゲート長が６０ｎｍ以下
と云う超微細ＭＯＳであるにも拘らず、パンチスルー現
象の問題無しに低濃度チャネル領域が確保されて、高易
動度・大電流特性が実現できた。さらに、ｐ導電型高濃
度拡散層９及び１０が重畳する構成としたことにより、
先の実施例１の超微細ＭＯＳよりも更に微細化が進展し
たトランジスタであるにも拘らず傾角イオン注入量を先
の実施例１の注入量より増加させることなくして、パン
チスルー現象を抑止することができた。

【００３２】〈実施例７〉図１３は本発明の第七の実施
例による半導体装置の完成断面図である。本実施例７に
おいても先の実施例１の製造工程に従って半導体装置を
製造したが、先の実施例１との相違点は、半導体装置を
半導体基板１の主表面上に構成する代わりに、半導体基
板１表面から４００ｎｍ厚の埋め込み酸化膜２１を介し
て絶縁分離された２００ｎｍ厚の単結晶シリコン薄膜中
に構成した点である。この埋め込み酸化膜２１で絶縁分
離された単結晶シリコン薄膜は、ＳＯＩ（ｓｉｌｉｃｏ
ｎｏｎｉｎｓｕｌａｔｏｒ／シリコン・オン・インシ
ュレータ）として知られる周知の半導体基板材料であ
る。本実施例で用いた単結晶シリコン薄膜は、面方位
（１００），抵抗率１０Ωｃｍ，膜厚誤差２ｎｍで、貼
合せ技術に基づくＳＯＩ基板である。このＳＯＩ基板の
上記膜厚は、先の実施例１に基づく半導体装置の製造工
程を経る過程で、特に表面洗浄工程等によって最終的に
１５０ｎｍにまで薄膜化された。その結果、高濃度ｎ導
電型ドレイン拡散層１２及び高濃度ｎ導電型ソース拡散
層１３の接合底面は埋め込み酸化膜２１面に接する構成
となった。（図１３）本実施例に基づく半導体装置においては、高濃度ｎ導電
型ドレイン拡散層１２の底面下部が厚い埋め込み酸化膜
２１で構成されているため、ドレイン接合容量はこの酸
化膜２１の容量との直列接続として決定される。これに
より、出力容量を従来の１／１０程度に低減することが
でき、高速動作化が達成できた。

【００３３】本実施例によるＳＯＩ基板内の半導体装置
は、半導体基板１から埋め込み酸化膜２１により絶縁分
離され、隣接半導体装置からも完全に絶縁分離された構
成を有している。従って、ゲート入力パルス印加時に
は、本半導体装置の基板電位も追随して上昇又は下降す
るごとく変化し、オン動作及びオフ動作時には上記基板
電位の追随がより一層高速動作の方向に作用する。本実
施例に基づく半導体装置においては、ｐ導電型高濃度拡
散層９及び１０がＳＯＩ膜内で主表面部では低濃度、内
部では高濃度の分布を実現するので基板電位の変化に対
する閾電圧の変化量が大きくなる特性，所謂、基板電圧
係数が従来半導体装置に比べて大きくなる特性を示すこ
とが明らかになった。この基板電位係数が大きく設定で
きる特性により、基板電位はゲート入力により大きく追
随するため、従来のＳＯＩ基板内の半導体装置に比べて
更に高速動作化が達成できた。

【００３４】〈実施例８〉図１４は、本発明の第八の実
施例による半導体装置の完成断面図である。本実施例に
おいては先の実施例２の製造工程に従って半導体装置を
製造したが、先の実施例２との違いは、ｐ導電型高濃度
拡散層９及び１０の形成工程を、拡散層上高融点金属珪
化膜１４及び１５とゲート電極上高融点金属珪化膜１６
の形成工程の後に実施したことである。なお、本実施例
においては、上記珪化膜の低抵抗化のための熱処理及び
ｎ型高濃度拡散層形成後の注入イオン活性化熱処理をも
省略して、上記ｐ導電型高濃度拡散層形成のための傾角
イオン注入工程の後に纏めて熱処理を施した。この熱処
理条件は、９５０℃，１０秒である。（図１４）本実施例に基づく半導体装置においては、高濃度ｎ導電
型ドレイン拡散層１２及び高濃度ｎ導電型ソース拡散層
１３の接合底面部へのｐ導電型高濃度拡散層９及び１０
を形成するための傾角イオン注入が拡散層上高融点金属
珪化膜１４及び１５を介して実施される。上記珪化膜の
質量はＳｉに比べて十分に大きいため、注入したボロン
イオンは高濃度ｎ導電型ドレイン拡散層１２及び高濃度
ｎ導電型ソース拡散層１３の接合底面にまで到達でき
ず、従って同領域内にはｐ型高濃度層は存在しない構成
となった。この構成により、本実施例に基づく半導体装
置のドレイン接合容量は増大化されず、寄生容量の増加
を抑制することができ、先の実施例１又は２に記載の半
導体装置と同様な大電流特性と相まって、高速動作にも
適した半導体装置を実現することができた。

【００３５】〈実施例９〉図１５は、本発明の第九の実
施例による半導体装置の製造工程途中の平面図である。
本実施例９においては、先の実施例１に準じて相補型Ｍ
ＯＳトランジスタを製造した。先の実施例１に従って素
子間分離絶縁膜の形成後、ｐ導電型半導体基板１の所望
領域に周知の手法によりｐ導電型ＭＯＳを構成するｎ型
ウエル領域２５を選択的に形成してから、ゲート絶縁膜
２及び第一のゲート電極３の形成，ｎ導電型ＭＯＳを構
成するｐ型活性領域への選択的な浅いｎ型ソース拡散層
３１及び浅いｎ型ドレイン拡散層３２の形成を先の実施
例１に従って実施した。続いてｎ型ウエル領域２５の活
性領域３０内に選択的に浅いｐ型ソース拡散層４１と浅
いｐ型ドレイン拡散層４２とを第一のゲート電極３を注
入阻止マスクとしてのＢＦ₂ のイオン注入により形成し
た。しかる後に、先の実施例１に従い汚染防止絶縁膜６
及び第二のゲート電極７を形成した。この状態より、ｎ
導電型ＭＯＳを構成する領域のみに選択的にｐ導電型高
濃度拡散層９及び１０を傾角イオン注入により形成した
が、この傾角イオン注入は第一の側壁に形成された第二
のゲート電極による複合ゲート電極４０に対して平行方
向Ａ及びＢと、直交方向Ｃ及びＤとの４方向から実施し
た。しかる後に、高濃度ｎ導電型ドレイン拡散層１２及
び高濃度ｎ導電型ソース拡散層１３を先の実施例１に従
って形成した。同様に、ｐ導電型ＭＯＳを構成する領域
以外をホトレジスト膜で覆って、選択的なｎ導電型高濃
度拡散層形成をゲート電極４０を注入阻止マスクとして
燐(Ｐ)の傾角イオン注入により前記Ａ，Ｂ，Ｃ及びＤの
４方向からそれぞれ傾角３０度で実施した。引き続い
て、ｐ導電型ＭＯＳを構成する領域に高濃度のソース・
ドレイン拡散層を形成するイオン注入を周知の条件で実
施した。しかる後、表面保護絶縁膜１７の堆積、及びド
レイン電極１８，ソース電極１９等の配線工程を先の実
施例１に従って実施し、本実施例による半導体装置（相
補型ＭＯＳトランジスタ）を製造した。

【００３６】本実施例による半導体装置（相補型ＭＯＳ
トランジスタ）においては、ｎ導電型ＭＯＳと同様、ｐ
導電型ＭＯＳにおいても、チャネル領域における不純物
濃度を基板内部に比べ十分に低濃度化できる不純物分布
構成によって、パンチスルー現象の発生を抑えたままｐ
導電型ＭＯＳでの大電流化が実現でき、相補型ＭＯＳの
大電流化が達成できた。これは、ｎ導電型ＭＯＳにおけ
るｐ導電型高濃度拡散層９，１０及びｐ導電型ＭＯＳに
おけるｎ導電型高濃度拡散層形成のためのそれぞれの傾
角イオン注入を注入領域を限定して選択的に行なう際
に、非注入領域を覆うホトレジストマスクが所望領域へ
の傾角イオン注入の障害となることがない様に注入方向
を設定したことに基づく。ゲート電極４０と直交方向Ｃ
及びＤ方向へのイオン注入では、非注入領域を覆うホト
レジストにより注入を疎外されずに全ての注入所望領域
に対し均等に傾角イオン注入を実施できる。ゲート電極
４０と平行方向Ａ及びＢ方向への傾角イオン注入の実施
は、通常半導体集積回路での各構成半導体装置の配置を
平行又は直交の関係で配置する慣習に対応するものであ
り、本実施例は、従来の配置構成に従った相補型ＭＯＳ
トランジスタよりなる半導体集積回路に対して何の問題
も生じることなく適用できる。

【００３７】

【発明の効果】本発明によれば、ゲート電極直下の半導
体基板内部のみで高濃度の基板不純物濃度を実現し、表
面のチャネル領域における基板不純物濃度は低濃度に設
定することができる。従って、超微細ゲートＭＯＳにお
いてもパンチスルー現象の問題を生じること無しに大電
流特性を実現できる。また、本発明によればゲート電極
に重畳される半導体表面領域におけるドレイン接合近傍
で高濃度基板不純物領域の導入が回避できるので、ｎ⁺
ｐ⁺ 高濃度トンネル接合が形成されず、ＧＩＤＬ現象に
よる保持状態における漏洩電流を低減でき、従って消費
電力の低減を実現することができる。さらにまた、本発
明によればトランジスタ静特性を決定するゲート長は微
細なままでゲート抵抗を律するゲート長部分を別途肥大
化することができるので、金属珪化膜の結晶粒径に依存
する細線効果の影響を軽減でき、低ゲート抵抗値を実現
できる。従って、動特性において、高速動作の可能な半
導体装置を提供することができる。また、本発明によれ
ば、高濃度基板不純物領域をゲート電極直下に限定して
導入することが可能であり、高濃度ソース・ドレイン接
合底面領域以外の大部分の底面領域では低基板不純物濃
度に設定できるので、ソース・ドレイン接合容量を低減
でき、更なる高速動作化が可能となる。

【図面の簡単な説明】

【図１】本発明の第二の実施例による半導体装置の完成
断面図。

【図２】従来のポケット構造を有する半導体装置のソー
ス近傍の断面説明図。

【図３】本発明のポケット構造を有する半導体装置のソ
ース近傍の断面説明図。

【図４】本発明の第一の実施例による半導体装置の製造
工程順を示す断面図。

【図５】本発明の第一の実施例による半導体装置の製造
工程順を示す断面図。

【図６】本発明の第一の実施例による半導体装置の製造
工程順を示す断面図。

【図７】本発明の第一の実施例による半導体装置の完成
断面図。

【図８】本発明の第三の実施例による半導体装置のソー
ス近傍の断面説明図。

【図９】本発明の第四の実施例による半導体装置の製造
工程順を示す断面図。

【図１０】本発明の第四の実施例による半導体装置の製
造工程順を示す断面図。

【図１１】本発明の第五の実施例による半導体装置の完
成断面図。

【図１２】本発明の第六の実施例による半導体装置の完
成断面図。

【図１３】本発明の第七の実施例による半導体装置の完
成断面図。

【図１４】本発明の第八の実施例による半導体装置の完
成断面図。

【図１５】本発明の第九の実施例による半導体装置の製
造方法を示す平面図。

【符号の説明】

１…半導体基板，２…ゲート絶縁
膜，３…第一のゲート電極，４…浅いソース拡
散層，５…浅いドレイン拡散層，６…汚染防止絶縁
膜，７…第二のゲート電極，８…第一のゲート
側壁絶縁膜，９…ｐ導電型高濃度拡散層，１０…ｐ導電型高濃
度拡散層，１１…第二のゲート側壁絶縁膜，１２…高濃度ｎ導
電型ドレイン拡散層，１３…高濃度ｎ導電型ソース拡散層，１４…拡散層上高
融点金属珪化膜，１５…拡散層上高融点金属珪化膜，１６…ゲート電極
上高融点金属珪化膜，１７…表面保護絶縁膜，１８…ドレイン電
極，１９…ソース電極，２０…イオン注入
阻止マスク絶縁膜２１…埋め込み酸化膜，２５…ｎ型ウエル
領域，３０…活性領域，３１…ｎ型ソース
拡散層領域，３２…ｎ型ドレイン拡散層領域，４０…ゲート電
極，４１…ｐ型ソース拡散層領域，４２…ｐ型ドレイ
ン拡散層領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ３０１Ｓ 21/336 ６１６Ｌ６１６ＴＦターム(参考） 4M104 AA01 BB01 BB40 CC05 DD02 DD64 DD78 DD84 EE05 EE08 EE09 FF06 GG09 HH20 5F040 DA12 DA18 DB03 DC01 EB12 EC03 EC04 EC13 EC19 ED01 ED05 EF02 EF18 EH02 EJ03 EM01 EM02 EM03 FA05 FA07 FA10 FB02 FC13 FC19 5F110 AA02 AA06 AA07 AA13 BB04 CC02 DD05 DD13 EE04 EE05 EE08 EE14 EE32 EE45 FF02 FF03 FF09 FF22 FF26 GG02 GG12 GG24 HJ01 HJ04 HJ07 HJ13 HJ23 HL03 HL04 NN23 QQ11 QQ17 QQ19

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体基板領域の主表面上に
設けられた絶縁膜と、該絶縁膜上に設けられた第一のゲ
ート電極と、上記第一のゲート電極端下部の上記第一導
電型の半導体主表面領域内に設けられた一対の第二導電
型の不純物拡散層領域とを有する半導体装置において、
上記第一のゲート電極の側壁部に、第二のゲート電極が
上記絶縁膜に接する下部では肉薄に上部では肉厚に形成
されており、上記第二のゲート電極を不純物導入阻止マ
スクとして上記第一のゲート電極端下部の上記第一導電
型の半導体主表面領域内に導入された一対の第一導電型
の不純物拡散層領域を有してなることを特徴とする半導
体装置。
【請求項２】上記第一のゲート電極と上記第二のゲート
電極とは絶縁膜を介して配置されており、上記第一及び
第二のゲート電極は両者の上部において互いに電気的に
接続されていることを特徴とする請求項１に記載の半導
体装置。
【請求項３】上記第二のゲート電極が絶縁膜で構成され
てなることを特徴とする請求項１に記載の半導体装置。
【請求項４】上記第二のゲート電極が半導体薄膜で構成
されてなることを特徴とする請求項１に記載の半導体装
置。
【請求項５】上記第二のゲート電極が高融点金属膜また
はその金属珪化膜で構成されてなることを特徴とする請
求項１に記載の半導体装置。
【請求項６】上記一対の第一導電型の不純物拡散層領域
は、上記第一のゲート電極端下部の上記半導体基板の主
表面領域内にのみ設けられてなることを特徴とする請求
項１〜５のいずれかに記載の半導体装置。
【請求項７】上記一対の第一導電型の不純物拡散層領域
は、互いに電気的に接続されてなることを特徴とする請
求項１〜６のいずれかに記載の半導体装置。
【請求項８】上記第一のゲート電極端下部の上記半導体
基板主表面領域内における上記第一導電型の不純物の濃
度は、上記半導体基板の内部から表面に向けて次第に低
濃度となる如き分布を有することを特徴とする請求項１
〜７のいずれかに記載の半導体装置。
【請求項９】上記第一導電型の半導体基板領域は、支持
基板上に絶縁膜を介して設けられていることを特徴とす
る請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】上記第二のゲート電極を不純物導入阻止
マスクとして導入された一対の第二導電型の第二の不純
物拡散層領域を更に有してなることを特徴とする請求項
１〜９のいずれかに記載の半導体装置。
【請求項１１】上記第一導電型の不純物拡散層領域は、
上記第二導電型の第二の不純物拡散層領域下部の第一導
電型半導体基板領域には選択的に配置されていないこと
を特徴とする半導体装置。
【請求項１２】第一導電型の半導体領域主表面上にゲー
ト絶縁膜と該絶縁膜上の第一のゲート電極とを形成する
工程と、上記第一導電型の半導体領域内に第二導電型の
不純物をイオン注入する工程と、上記第一のゲート電極
の側壁に第一の薄膜を形成する工程と、上記第一の薄膜
の側壁に第二の薄膜を選択的に形成する工程と、上記第
二の薄膜をマスクとして上記第一の薄膜を等方的にエッ
チングする工程と、上記第一導電型の半導体領域内に第
一導電型の不純物を上記半導体領域主表面に垂直な方向
に対し傾角でイオン注入する工程とを含んでなることを
特徴とする半導体装置の製造方法。
【請求項１３】上記第一導電型の半導体領域内に上記第
一の薄膜を注入阻止マスクとして第二導電型の不純物に
よる第二のイオン注入を施す工程を更に含んでなること
を特徴とする請求項１２に記載の半導体装置の製造方
法。
【請求項１４】上記第二導電型の不純物による第二のイ
オン注入工程は、上記の第一導電型の不純物の傾角イオ
ン注入工程に先だって施されることを特徴とする請求項
１３に記載の半導体装置の製造方法。
【請求項１５】上記の第一導電型の不純物の傾角イオン
注入工程におけるイオン注入は、上記ゲート電極パター
ンと直行する二方向及び平行な二方向より施されること
を特徴とする請求項１２〜１４のいずれかに記載の半導
体装置の製造方法。