JPH09252130A

JPH09252130A - 半導体装置及びその製造方法

Info

Publication number: JPH09252130A
Application number: JP8772296A
Authority: JP
Inventors: Makoto Yoshimi; 見信吉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-15
Filing date: 1996-03-15
Publication date: 1997-09-22

Abstract

(57)【要約】（修正有）【課題】ゲート電圧が連続的にオン・オフしても、Ｓ
ＯＩ素子ドレイン電流オーバーシュート現象を常に安定
的にして、高速で安定した動作のＳＯＩ・ＭＯＳＦＥＴ
を提供する。【解決手段】半導体基板上に形成された絶縁膜上の単
結晶シリコン層の一部を高濃度に拡散させた基板コンタ
クトを設け、単結晶シリコン層に形成されたソースドレ
イン領域と、第２の絶縁膜を介して基板コンタクトの上
方に本体素子を設け、基板コンタクトと本体素子との間
にゲート電圧に連動してソース領域とドレイン領域間の
中性領域と基板コンタクトとの間のコンダクタンスを単
結晶シリコン層に形成された空乏層により制御するスイ
ッチング素子を設け、ゲート印加電圧が本体素子のチャ
ネルを導通させる電圧のときに、中性領域と高濃度拡散
領域とを電気的に非導通とし、ゲート印加電圧がチャネ
ルを非導通とさせる電圧のときに、中性領域と高濃度拡
散領域とを電気的に導通させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は金属酸化膜半導体・
電界効果トランジスタ（ＭＯＳＦＥＴ）等の集積回路
（ＩＣ）を有する半導体装置に係り、さらに詳しくはＳ
ＯＩ（絶縁膜上単結晶シリコン―Silicon On Insulator
―）膜にＭＯＳＦＥＴを形成したＳＯＩトランジスタの
動作の高速化及び高性能化を実現した半導体装置に関す
る。

【０００２】

【従来の技術】シリコンＭＯＳＦＥＴは近年著しい進展
を遂げており、特に前記ＳＯＩトランジスタ（ＳＯＩ・
ＭＯＳＦＥＴ、以下、ＳＯＩ素子と呼ぶ）はドレイン拡
散層とＳＯＩ下地基板との間の寄生容量を低減できるた
めに、バルクシリコン基板に形成したＭＯＳＦＥＴ（以
下、バルク素子と呼ぶ）よりも高速で動作することがで
きることは良く知られている。

【０００３】しかしながら、この動作速度の改善の度合
いを定量的にバルク素子の動作速度と比較すると、例え
ば実効チャネル長０．２５μｍの無負荷ＣＭＯＳインバ
ータにおいては、典型的には約２倍の動作速度の違いが
あるものの、負荷容量が増大するとこの優位性は徐々に
減少傾向を示すようになり、大規模集積化（ＬＳＩ）回
路レベルではその高速化の程度はせいぜい２０％‐５０
％にとどまっていた。この改善度は決して小さいもので
はないが、ＳＯＩ基板の価格やＳＯＩ素子プロセスの開
発コスト等を考慮すると、さらに大幅な性能的改善の実
現が望まれていた。

【０００４】一方、ＭＯＳ素子の高速動作を実現するた
めには、ドレイン電流を増大させることが有効である
が、通常のチャネル下のシリコン膜が電気的に浮遊状態
にあるＳＯＩ素子においては、ゲート電圧が閾（しき
い）値より下の電圧（以下、オフ電圧という）から閾値
以上の電圧（以下、オン電圧という）に短時間で変化し
たときに、チャネル下に延在する空乏層から排出された
過剰の正孔が中性領域に長時間滞留し、その結果、実効
的な閾値が下がってドレイン電流が過剰に流れてしまう
という、いわゆるドレイン電流オーバシュート現象が発
生することが知られている（例えば、K.Kato他；IEEE,T
ransaction on Electron Devices, Vol.33,1986参
照）。

【０００５】上記ドレイン電流オーバシュート現象は、
ソースにおいて過剰の正孔が電子と再結合して熱平衡状
態に達する数１０から１００ミリ秒もの長時間持続する
が、この現象の発生がゲート電圧の印加の履歴によると
いう問題を有していた。すなわち、図４に示されるよう
に、複数個のゲート電圧パルスが短い間隔で連続的に印
加されることにより、オーバシュート電流は除々に減少
することが知られている（上記文献参照）。これは、第
１のパルスがオフした後、中性領域の正孔濃度が熱平衡
状態に復帰するには、やはり数１０から１００ミリ秒も
の長時間を必要としているため、正孔濃度が熱平衡状態
に復帰する前に、次のオン電圧が印加された場合、空乏
層から排出される正孔の数は最初のオン電圧印加の際よ
りも少なくなり、実効的閾値の減少分が小さくなること
に因る。

【０００６】

【発明が解決しようとする課題】本発明は上記問題点に
鑑みてなされたものであり、ＳＯＩ素子の動作速度を飛
躍的に改善すると共に、安定な動作を実現できるトラン
ジスタ構造を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置は金属酸化膜半導体電界効
果トランジスタ（ＭＯＳＦＥＴ）を構成するものであ
り、このＭＯＳＦＥＴは、基板コンタクト部と、本体素
子と、スイッチング素子と、を備えている。

【０００８】前記基板コンタクト部は、支持基板上に載
置された第１の絶縁膜上に島状に形成された半導体基板
の一部分を、伝導電子濃度が正孔濃度よりも大きい導電
型と小さい導電型の何れか一方である第１の導電型の不
純物を高濃度に拡散させて形成されている。

【０００９】前記本体素子は、前記半導体基板の他の一
部分に伝導電子濃度が正孔濃度よりも大きい導電型と小
さい導電型の何れか他方である第２の導電型の不純物を
拡散させた拡散領域により形成されるソース領域と、こ
のソース領域から所定方向に一定距離だけ離間して位置
すると共に前記第２の導電型不純物の拡散領域により形
成されるドレイン領域と、前記ソース領域およびドレイ
ン領域に挟まれる位置に第１または第２の導電型の不純
物により形成されるチャネル領域と、このチャネル領域
を第２の絶縁膜を介して制御する第１のゲート領域と、
を備える。

【００１０】スイッチング素子は、前記チャネル方向に
直交する方向でかつ前記第１のゲート領域と一体に形成
される第２のゲート領域と、前記第２の絶縁膜を介して
前記第２のゲート領域に対応する前記第２の絶縁膜の下
側の位置に形成されると共に、隣接する前記基板コンタ
クト部の高濃度拡散領域との間のコンダクタンスを前記
本体素子のゲートへの印加電圧が前記チャネルを導通さ
せる電圧により制御するコンダクタンス制御領域と、を
備える。

【００１１】本発明に係る半導体装置は上記基板コンタ
クト部、本体素子、スイッチング素子を含む金属酸化膜
電界効果トランジスタより構成されている。

【００１２】さらに、前記スイッチング素子は、ゲート
印加電圧が前記トランジスタのチャネルを導通させる電
圧のときにスイッチング素子のコンダクタンス制御部を
全て空乏化することにより、前記本体素子のチャネル下
に形成される中性領域と前記基板コンタクト部とを電気
的に非導通とし、ゲート印加電圧が前記チャネルを非導
通とさせる電圧のときに前記コンダクタンス制御領域の
一部にまで中性領域を発生させることにより、本体側中
性領域と前記基板コンタクト部とを電気的に導通させる
ことを特徴としている。

【００１３】

【発明の実施の形態】以下、本発明に係る半導体装置の
好適な実施の形態について、添付図面を参照しながら詳
細に説明する。図１ないし図５は本発明の第１の実施の
形態に係る半導体装置及びその製造方法をそれぞれ説明
するための図である。図１において、本発明に係る半導
体装置は金属酸化膜半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）１を構成している。このＭＯＳＦＥＴ１は、
本体トランジスタを構成する本体素子１０と、スイッチ
ングトランジスタを構成するスイッチング素子２０と、
を備えている。

【００１４】前記ＭＯＳＦＥＴ１は、正孔濃度が伝導電
子濃度よりも大きい第２の不純物半導体（以下、Ｐ型と
いう）のシリコン基板２上に形成された第１の絶縁膜３
上に形成されている。この絶縁膜３上には、島状に形成
されたＰ型半導体の絶縁膜上シリコン（ＳＯＩ）層４の
一部分に前記Ｐ型不純物半導体を拡散させた拡散領域に
より形成されるソース領域１１と、このソース領域から
所定方向に一定距離だけ離間して位置すると共に前記Ｐ
型不純物半導体の拡散領域により形成されるドレイン領
域１２と、前記ソース領域１１およびドレイン領域１２
に挟まれる部分に位置する中性領域５と、が形成されて
いる。

【００１５】前記中性領域５の上部側には、第２の絶縁
膜７を介してＮ型又はＰ型の不純物半導体により多結晶
シリコン膜８が形成されており、この多結晶シリコン膜
８は前記中性領域５の上方に位置するチャネル領域１４
と、このチャネル領域１４のチャネル方向（図１（ａ）
における３本の矢印）に直交する方向に延長された位置
でかつ前記ＳＯＩ層４を外れた部位に位置する本体素子
用のゲート電極を形成するための第１のゲート電極のコ
ンタクト領域１５と、この第１のゲート電極のコンタク
ト領域１５とは逆側に延長された部位に位置するスイッ
チング素子用のゲート電極を形成するための第２のをゲ
ート領域２１と、が一体に形成されている。尚、Ｎ型と
は、伝導電子濃度が正孔濃度よりも大きい第１の不純物
半導体のことをいう。

【００１６】前記ＳＯＩ層４は、本体素子１０のソース
領域１１とドレイン領域１２とに挟まれた中性領域５
と、前記多結晶シリコン膜８の前記第２のゲート領域２
１をさらに外れてＰ型不純物半導体を高濃度に拡散させ
て形成されると共に前記中性領域５と電気的に導通させ
るための高濃度拡散領域としての基板コンタクト６と、
を含んでいる。

【００１７】また、前記スイッチング素子２０は、スイ
ッチングトランジスタ用ゲート電極が設けられる前記第
２のゲート領域２１と、前記第２の絶縁膜７を介して前
記第２のゲート領域２１に対応する前記中性領域５の一
部分に位置すると共に隣接する基板コンタクト６の高濃
度拡散領域との間のコンダクタンスを制御するために前
記本体素子へのゲート印加電圧が前記チャネルを導通さ
せる電圧のときに空乏化されるスイッチング素子側中性
領域２２と、を備えている。

【００１８】したがって前記中性領域５は、前記ソース
領域１１及びドレイン領域１２間に位置する本体トラン
ジスタ１０側の中性領域１６と、前記スイッチング素子
側中性領域２２と、を含んで構成されている。また、基
板コンタクト６にはアルミニウム等の基板電極端子９が
取り付けられ、また、本体素子１０側の第１のゲート領
域１５にもアルミニウム等のゲート電極端子１７が取り
付けられている。

【００１９】前記スイッチング素子２０は、前記中性領
域２２が空乏化されていることにより、前記本体素子１
０のゲート印加電圧Ｖｇが前記トランジスタのチャネル
を導通させるオン電圧のときに、前記中性領域２２と前
記基板コンタクト６の高濃度拡散領域とを電気的に非導
通とし（図１（ｂ）参照）、ゲート印加電圧Ｖｇが前記
チャネルを非導通とさせるオフ電圧のときに、前記中性
領域２２と前記基板コンタクトの高濃度拡散領域とを電
気的に導通させる（図１（ｃ）参照）ことを特徴として
いる。

【００２０】したがって、本発明の要旨は、図１に示す
ように、多結晶シリコン８よりなるチャネル領域１４の
下の中性領域５に接続される基板コンタクト６を設ける
ことにより、回路動作に用いるトランジスタ（本体素
子）１０の他に、基板コンタクト６と本体トランジスタ
１０側の中性領域１６との間に、本体素子１０のゲート
電圧に連動して前記中性領域１６と基板コンタクト６間
のコンダクタンスを制御するスイッチング用トランジス
タ（スイッチング素子）２０をもうけることにある。こ
のスイッチング素子２０は、例えば平面的にはＳＯＩ素
子のゲート電極領域の延長部に載置されている。このス
イッチング素子２０は、例えばチャネル部１４の延長部
分である第２のゲート領域２１の不純物濃度を低くし
て、本体素子１０のチャネル部１４と比べて同一のゲー
ト電圧におけるチャネル下部の中性領域２２の空乏層の
広がりが大きくなるように設定されている。その結果、
ＳＯＩ素子のゲート電圧がオンのときには、スイッチン
グ素子２０では空乏層がＳＯＩ膜の深さ方向に延びきり
基板コンタクト６と中性領域５は電気的に切り離され、
逆にゲート電圧がオフのときには空乏層が狭まって基板
コンタクト６と中性領域５とを電気的に接続するように
設計されている。

【００２１】したがって、ゲート電圧がオン電圧のとき
には、ＳＯＩ素子は基板浮遊状態となり、中性領域の正
孔はオン電圧の印加と同時に長時間チャネル内に滞留す
る。逆に、ゲート電圧がオフ電圧のときには、基板コン
タクトと中性領域が電気的に接続される結果、中性領域
は速やかに熱平衡状態に復帰するため、ゲート電極に連
続的に電圧が印加される場合でも、ゲートがオンする度
にチャネルの中性領域は正孔が過剰となる。このため、
ゲートに単発のオン電圧が印加される場合と同様に、連
続的にパルス電圧が印加される場合であってもパルス間
隔とは無関係に電流オーバーシュート現象が再現性良く
現れることになる。

【００２２】次に、上記第１の実施の形態に係る半導体
装置の製造方法について、図２を参照しながら説明す
る。まず、図２（ａ）に示すように、比抵抗５オーム／
ｃｍの結晶方位［１００］のＰ型シリコン基板２に酸素
イオンを加速電圧１８０ｋＶ、ドーズ量４×１０¹⁷ｃｍ
^-2でイオン注入し、その後に１３５０℃の温度で熱処理
を施すことによりシリコン基板２の表面に厚さ９０ｎｍ
の埋め込み酸化膜３１と、厚さ１７０ｎｍの単結晶シリ
コン膜３２と、を形成する。次に、この表面を熱酸化
し、ウェットエッチングにより単結晶シリコン膜３２を
厚さ１３０ｎｍにまで薄くする。

【００２３】次に、図２（ｂ）に示すように、窒化シリ
コン（ＳｉＮ）膜３３を酸化防止膜として用いて、周知
の選択酸化法によりＳＯＩ膜３２の素子領域以外の部分
は全て素子分離用のシリコン酸化膜としての第１の絶縁
膜３を形成し、素子領域に相当する部分のＳＯＩ膜３２
をＳＯＩ層４として形成する。次に、熱酸化を行なっ
て、第２の絶縁膜７を形成する（図２（ｃ）参照）。

【００２４】次に、本体トランジスタのチャネル領域の
みをレジストにより覆い、スイッチングトランジスタの
素子領域に相当する部分を露出して、ボロン（Ｂ）イオ
ンを加速電圧５０ｋＶ、ドーズ量１×１０¹²ｃｍ^-2でイ
オン注入した（図示せず）。その後、スイッチングトラ
ンジスタの素子領域となる部分をレジスト膜３４により
覆い、ボロン（Ｂ）イオンを加速電圧５０ｋＶ、ドーズ
量１×１０¹³ｃｍ^-2で再びイオン注入した（図２（ｄ）
参照）。

【００２５】その結果、完成後の半導体装置において
は、本体素子のチャネルに対応する中性領域の閾値は
０．６Ｖであり、スイッチング素子の中性領域の閾値は
０Ｖであった。次に、化学的気相（以下、ＣＶＤ―Chem
ical Vapour Deposition―）法によりポリシリコン膜８
を堆積してからリンを添加した後、周知の方法によりコ
ンタクト孔、アルミニウム配線９及び１７、パッシベー
ション膜等を形成して半導体装置１を完成させた（図２
（ｅ）参照）。完成後のシリコン膜の膜厚は１００ｎｍ
であった。

【００２６】図３ないし図５を用いて、本発明の第１の
実施の形態に係る半導体装置の素子特性を従来の半導体
装置の特性と比較しながら説明する。半導体装置１の本
体素子１０のドレイン電圧に２Ｖを印加した状態で、ゲ
ートに０Ｖ（オフ電圧）から２Ｖ（オン電圧）に変化す
る矩形の電圧を印加し、基板コンタクト６には０Ｖを印
加した。その結果前述したように、従来の半導体装置に
おいては、図４に示されるように、連続的に印加される
ゲートパルス電圧に対して、オーバーシュート電流は徐
々に減少すると特性を示していたが、本発明に係る半導
体装置によれば図５に示すように、電流オーバーシュー
ト現象は連続パルスの印加に対して、同一の大きさで発
生していることが分かる。これは、前述したように基板
コンタクト６と本体素子１０の中性領域１６との間に形
成されたスイッチング素子２０がゲート電圧がオン電圧
のときにチャネルの空乏層を埋め込み酸化膜まで延び込
み、中性領域と基板コンタクトを非導通としてＳＯＩ素
子を浮遊状態で動作させ、ゲート電圧がオフ電圧になる
と中性領域と基板コンタクトを導通させて中性領域の正
孔が熱平衡状態へと速やかに復帰させるためである。

【００２７】なお、上述した第１の実施の形態に係る半
導体装置は、スイッチング素子の中性領域を空乏化する
ために、スイッチングトランジスタの素子領域となる部
分をレジスト膜３４により覆ってからボロンイオンを注
入するようにして、チャネル部の閾値を本体素子とスイ
ッチング素子とで異ならせるようにしたが、本発明はこ
れに限定されず、空乏化させる手段として以下の実施の
形態のような種々のものが考えられる。

【００２８】図６は、本発明の第２の実施の形態に係る
半導体装置を示す平面図及びVI-VI'切断の断面図であ
る。図６（ａ）の概略平面図に示される第２の実施の形
態に係る半導体装置の平面的な概観は、図１（ａ）とほ
ぼ同一である。第２の実施の形態に係る半導体装置１Ａ
は、図６（ｂ）及び（ｃ）の断面図に示されるように、
ＳＯＩ層５のスイッチング素子２０の部分に凹部２３が
形成されており、この凹部２３によってこの部分のＳＯ
Ｉ層５の膜厚が他の部分よりも薄くなった薄層部２４と
なっている。

【００２９】上記のような第２の実施の形態に係る半導
体装置においても、第１の実施の形態に係る装置と同様
の動作を行なう。すなわち、ゲートパルス電圧がゲート
電極１７に印加されると、スイッチング素子２０の薄層
部２４ではチャネルの空乏層がＳＯＩ膜の深さ方向に延
びきり基板コンタクト６と中性領域５は電気的に切り離
され（図６（ｂ）参照）、逆にゲート電圧がオフのとき
には空乏層が狭まって基板コンタクト６と中性領域５と
を電気的に接続する（図６（ｃ）参照）。

【００３０】次に、この第２の実施の形態に係る半導体
装置の製造方法について、図７を参照しながら説明す
る。この第２の実施の形態に係る半導体装置の製造方法
も第１の実施の形態に係る半導体装置の製造方法との相
違点を重点的に説明するまず、図７（ａ）において、Ｐ
型シリコン基板２に酸素イオンをイオン注入してから熱
処理を施して、埋め込み酸化膜３１と単結晶シリコン膜
３２を形成し、その後ウェットエッチングにより単結晶
シリコン膜３２の膜厚を薄くする。この処理工程は第１
の実施の形態に係る半導体装置の製造方法と同様であ
る。

【００３１】次に、図７（ｂ）に示すように、前記薄層
部２４に相当する位置が開孔された窒化シリコン（Ｓｉ
Ｎ）膜３５を酸化防止用のマスクにして選択酸化を行な
い、酸化層３６を形成する。次に、窒化膜３５と酸化層
３６とを共に除去することにより、表面に凹部３７を有
する単結晶シリコン層３２が形成される。

【００３２】第１の実施の形態に係る半導体装置の製造
方法に比較してこの２つの処理工程を余計に経た後、図
７（ｄ）に示すように、再び窒化シリコン（ＳｉＮ）膜
３３を酸化防止膜として図２（ｂ）と同様の処理を行な
うことにより、ＳＯＩ膜３２の素子分離用のシリコン酸
化膜としての第１の絶縁膜３を形成し、素子領域に相当
する部分のＳＯＩ膜３２をＳＯＩ層４として形成する。
次に、熱酸化を行なって、第２の絶縁膜７を形成する
（図７（ｅ）参照）。

【００３３】次に、本体トランジスタ及びスイッチング
素子のチャネル領域に相当する部分を露出して、ボロン
（Ｂ）イオンをイオン注入し（図７（ｅ）参照）、スイ
ッチング素子領域が薄層部２４となり本体素子領域が通
常の厚さの中性領域１６となったチャネル領域５を備え
るＳＯＩ膜４を形成した（図７（ｆ）参照）。以上の各
処理工程を経て、スイッチング素子のチャネル領域が薄
層化されることにより空乏化された中性領域を有する半
導体装置が完成することになる。

【００３４】次に、本発明の第３の実施の形態に係る半
導体装置について説明する。この第３の実施の形態に係
る半導体装置は、第１及び第２の実施の形態に係る半導
体装置がＮ型ＭＯＳＦＥＴであったのに対して、Ｐ型Ｍ
ＯＳＦＥＴにより構成されている点に特徴を有する。こ
の第３の実施の形態に係る半導体装置の構成は、図１に
示されたものとほぼ同一であるので、図示説明は省略す
る。また、第３の実施の形態に係る半導体装置の製造方
法についても、図２により説明した第１の実施の形態に
係る半導体装置の製造方法と図２（ｃ）の処理工程まで
同様であるが、その後の工程が若干異なるので以下その
相違点を説明する。

【００３５】図２（ｃ）に示されたゲート絶縁膜７が形
成された後、このゲート絶縁膜７を介してリン（Ｐ）イ
オンを低いドーズ量（例えば、１×１０¹²ｃｍ^-2）でイ
オン注入する。その後、図２（ｄ）と同様に、レジスト
３４をスイッチング素子領域に形成して、再度リン
（Ｐ）を高濃度（例えば、１×１０¹³ｃｍ²）でイオン
注入する。

【００３６】このイオン注入により、本体トランジスタ
１０の閾値は高くなりすぎる傾向があるので、レジスト
３４を介して本体トランジスタ１０のチャネル表面付近
にボロン（Ｂ）をイオン注入する（例えば、５×１０¹²
ｃｍ^-2のドーズ量）ことが望ましい。このようにしてＰ
型ＭＯＳＦＥＴによる半導体装置が形成される。本発明
においては、このようなＰ型ＭＯＳＦＥＴによる半導体
装置であってもＮ型素子と全く同様の効果を有すること
はいうまでもない。

【００３７】次に、第４の実施の形態に係る半導体装置
について説明する。この第４の実施の形態に係る半導体
装置は、スイッチング素子２０に含まれる第２のゲート
電極材料をＰ型半導体に変更することにより、スイッチ
ング素子の閾値を変えるものである。具体的な構成とし
ては、図８に示すように、多結晶シリコン層８の素子領
域のチャネル領域１４を高濃度のＰ型不純物半導体によ
り形成し、スイッチング素子領域の第２のゲート領域２
５を高濃度のＮ型不純物半導体により形成するものであ
る。

【００３８】この第４の実施の形態に係る半導体装置の
製造方法について説明する。本実施の形態においては、
スイッチング素子２０の空乏層を本体素子１０に比べて
深さ方向に長く延ばすために、スイッチング素子２０の
閾値は低く設定されている。例えば、再びＮ型ＭＯＳＦ
ＥＴを例にして説明すると、本体素子１０のゲート電極
１５には高濃度のＰ型多結晶シリコンが用いられている
のに対してスイッチング素子領域に含まれる第２のゲー
ト領域２５には前述の高濃度のＮ型多結晶シリコンが用
いられている。このように形成するためにはゲート電極
を形成する際に周知のパターニング技術によりレジスト
を形成してイオン注入を行なうのに、高濃度Ｎ型多結晶
シリコンにはリン（Ｐ）を注入し、高濃度Ｐ型多結晶シ
リコンにはボロン（Ｂ）をイオン注入することにより実
現することができる。

【００３９】次に、図９及び図１０は本発明の第５の実
施の形態に係る半導体装置を示している。この第５の実
施の形態に係る半導体装置は、下地埋め込み酸化膜のさ
らに下方側よりバイアスを印加する例である。すなわ
ち、図９に示すように、下地Ｐ型シリコン基板２中に形
成されたＮ型高濃度拡散領域２６に正のバイアスを印加
すれば、スイッチング素子２０のチャネル領域２７内の
空乏層２８が埋め込み酸化膜方向からゲート電極方向に
延びて、その結果、本体素子１０がオンしているときに
スイッチング素子２０では下地酸化膜３にまで空乏層が
延び切って、本体素子１０の中性領域１６と高濃度Ｐ型
不純物拡散領域６とが電気的に切り離される（図９
（ｂ）参照）。また、本体素子１０がオフしているとき
には、中性領域１６がＳＯＩ膜４の中層の深さに形成さ
れるので、中性領域１６と高濃度Ｐ拡散領域６とは電気
的に接続されることになる（図９（ｃ）参照）。

【００４０】この第５の実施の形態に係る半導体装置の
製造方法は、図１０に示されるように、下地Ｐ型半導体
基板３に埋め込まれたＮ型高濃度拡散領域２６とスイッ
チング素子２０のチャネル領域２７中の空乏層２８との
形成方法が他の実施の形態に係る半導体装置の製造方法
と異なる点である。すなわち、図１０（ａ），図１０
（ｂ）及び図１０（ｃ）の処理工程については、第１の
実施の形態に係る半導体装置の製造方法で説明した図２
（ａ）（ｂ）（ｃ）のものと同一である。

【００４１】図１０（ｃ）において、素子分離膜３が形
成された後に、この第５の実施例に係る半導体装置の製
造方法においては、図１０（ｄ）に示されるように、前
記Ｎ型高濃度拡散領域２６及び空乏層２８に相当する部
位に開孔部を有するレジストパターン３８を形成し、リ
ン（Ｐ）を高い加速電圧によりイオン注入して前記Ｎ型
高濃度拡散領域２６と、チャネル領域２７中の空乏層２
８とを形成する。その後、ゲート領域となる多結晶シリ
コン膜８を形成して装置を完成させる点は従前の実施の
形態に係る半導体装置の製造方法と同様である。この第
５の実施の形態に係る半導体装置の長所は、チャネルイ
オン注入に関しては、本体素子とスイッチング素子が共
通でよいところであり、処理工程が若干ではあるが簡略
化できるという利点を有する。

【００４２】以上、本発明に係る半導体装置の実施の形
態を５つ示したが、本発明の要旨は本体素子に隣接して
中性領域と高濃度Ｐ型拡散領域との間のコンダクタンス
を制御するスイッチングトランジスタ（素子）を設ける
点にあり、上記第１ないし第５の実施の形態を適宜組み
合わせて同様の効果を達成することも可能である。ま
た、上記本発明の要旨を逸脱しない限り、種々の変形・
変更を行なうことも可能である。

【００４３】

【発明の効果】以上、詳細に説明したように、本発明に
係る半導体装置及びその製造方法によれば、半導体基板
上に形成された絶縁膜上の単結晶シリコン層の一部を高
濃度に拡散させてなる基板コンタクトを設け、この単結
晶シリコン層に形成されたソース領域及びドレイン領域
と、第２の絶縁膜を介して基板コンタクトの上方に多結
晶シリコン層により形成されたゲート領域とを含む本体
素子を設け、前記基板コンタクトと前記本体素子との間
に、回路動作に用いられる前記本体素子のゲート電圧に
連動して前記ソース領域とドレイン領域間の中性領域と
前記基板コンタクトとの間のコンダクタンスを前記単結
晶シリコン層に形成された空乏層により制御するスイッ
チング素子を設けるようにしたので、前記スイッチング
素子は、前記中性領域が空乏化されていることにより、
ゲート印加電圧が前記トランジスタのチャネルを導通さ
せる電圧のときに、前記中性領域と前記高濃度拡散領域
とを電気的に非導通とし、ゲート印加電圧が前記チャネ
ルを非導通とさせる電圧のときに、前記中性領域と前記
高濃度拡散領域とを電気的に導通させることになり、本
体素子のゲート電極に連続的にパルス電圧が印加された
場合でも安定したドレインオーバーシュート現象が現れ
るよう保証することができる。

【００４４】その結果、ＳＯＩ素子の動作速度を飛躍的
に改善できると共に、トランジスタの安定した動作を保
証することもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
素子構造を示す図である。

【図２】図１に示される半導体装置の製造方法を示す工
程図である。

【図３】図１の半導体装置における本体素子の回路を概
略的に示す回路図である。

【図４】図３と同一回路の従来素子の動作を比較のため
に示す特性図である。

【図５】図１の半導体装置の本体素子の動作を示す特性
図である。

【図６】本発明の第２の実施の形態に係る半導体装置の
素子構造を示す図である。

【図７】図６に示される半導体装置の製造方法を示す工
程図である。

【図８】本発明の第４の実施の形態に係る半導体装置の
素子構造を示す図である。

【図９】本発明の第５の実施の形態に係る半導体装置の
素子構造を示す図である。

【図１０】図９に示される半導体装置の製造方法を示す
工程図である。

【符号の説明】

１半導体装置２シリコン基板３第１の絶縁膜５単結晶シリコン層６高濃度拡散領域（基板コンタクト）７第２の絶縁膜８多結晶シリコン膜１０本体素子１１ソース領域１２ドレイン領域１５第１のゲート領域１６中性領域２０スイッチング素子２１第２のゲート領域２２空乏層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ３０１Ｊ

Claims

【特許請求の範囲】

【請求項１】支持基板上に載置された第１の絶縁膜と；
前記第１の絶縁膜上に島状に形成された半導体基板の一
部分を、伝導電子濃度が正孔濃度よりも大きい導電型と
小さい導電型の何れか一方である第１の導電型の不純物
を高濃度に拡散させて形成した基板コンタクト部と；前
記半導体基板の他の一部分に伝導電子濃度が正孔濃度よ
りも大きい導電型と小さい導電型の何れか他方である第
２の導電型の不純物を拡散させた拡散領域により形成さ
れるソース領域と、このソース領域から所定方向に一定
距離だけ離間して位置すると共に前記第２の導電型の不
純物の拡散領域により形成されるドレイン領域と、前記
ソース領域およびドレイン領域に挟まれる位置に第１ま
たは第２の導電型の不純物により形成されるチャネル領
域と、このチャネル領域を第２の絶縁膜を介して制御す
る第１のゲート領域と、を備える本体素子と；前記チャ
ネル方向に直交する方向でかつ前記第１のゲート領域と
一体に形成される第２のゲート領域と、前記第２の絶縁
膜を介して前記第２のゲート領域に対応する前記第２の
絶縁膜の下側の位置に形成されると共に、前記本体素子
の前記チャネル領域と隣接する前記基板コンタクト部の
高濃度拡散領域との間のコンダクタンスを前記本体素子
のゲートへの印加電圧により制御するコンダクタンス制
御領域と、を少なくとも備えるスイッチング素子と；を
含むＭＯＳ型電界効果トランジスタよりなる半導体装
置。
【請求項２】前記スイッチング素子は、ゲート印加電圧
が前記トランジスタのチャネルを導通させる電圧のとき
にスイッチング素子のコンダクタンス制御部を全て空乏
化することにより、前記本体素子のチャネル下に形成さ
れる中性領域と前記基板コンタクト部とを電気的に非導
通とし、ゲート印加電圧が前記チャネルを非導通とさせ
る電圧のときに前記コンダクタンス制御領域の一部にま
で中性領域を発生させることにより、本体側中性領域と
前記基板コンタクト部とを電気的に導通させることを特
徴とする請求項１に記載の半導体装置。
【請求項３】前記第２中性領域の空乏化は、前記第２中
性領域の不純物濃度を前記第１の中性領域より低くする
ことにより行なわれる請求項２に記載の半導体装置。
【請求項４】前記第２中性領域の空乏化は、この第２中
性領域を構成する絶縁膜上単結晶シリコン膜の厚さを前
記本体素子側の単結晶シリコン膜の厚さよりも薄くする
ことにより行なわれる請求項２に記載の半導体装置。
【請求項５】第１又は第２の不純物半導体よりなるシリ
コン基板に所定量のイオンを所定の加速電圧で注入し、
その熱処理を施すことにより表面に所定の埋め込み酸化
膜と単結晶シリコン膜とを形成する工程と、前記単結晶シリコン膜上に所定面積の酸化防止膜を配置
してこの酸化防止膜以外の単結晶シリコン膜の素子領域
以外の表面を選択的に酸化させることにより素子分離用
のシリコン酸化膜を形成する工程と、前記単結晶シリコン膜の素子領域を熱酸化することによ
り所定の厚さを有するゲート酸化膜を形成する工程と、前記素子領域のチャネル形成箇所とスイッチング素子形
成箇所とに、レジストマスクを用いると共に異なるドー
ズ量でイオンを注入して異なる閾値をそれぞれ有するチ
ャネル領域とスイッチング素子領域とを形成する工程
と、化学的気相法を用いて多結晶シリコン膜を堆積させて第
１及び第２のゲート電極領域を形成した後、所定のパタ
ーニングによってゲート電極を形成する工程と、後酸化により第２の不純物半導体よりなるソース・ドレ
イン領域を形成する工程と、を備える半導体装置の製造方法。
【請求項６】第１又は第２の不純物半導体よりなるシリ
コン基板に所定量のイオンを所定の加速電圧で注入し、
その熱処理を施すことにより表面に所定の埋め込み酸化
膜と単結晶シリコン膜とを形成する工程と、単結晶シリコン膜の上方に中性領域となるべき部分のみ
を開孔させたシリコン窒化膜を用いて選択酸化を行なっ
た後、シリコン酸化膜をエッチングして中性領域となる
べき部分のみ薄くなった単結晶シリコン膜を形成する工
程と、前記単結晶シリコン膜上に所定面積の酸化防止膜を配置
してこの酸化防止膜以外の単結晶シリコン膜の素子領域
以外の表面を選択的に酸化させることにより素子分離用
のシリコン酸化膜を形成する工程と、前記単結晶シリコン膜の素子領域を熱酸化することによ
り所定の厚さを有するゲート酸化膜を形成する工程と、前記素子領域のチャネル形成箇所とスイッチング素子形
成箇所とに、異なるドーズ量でイオンを注入して異なる
閾値をそれぞれ有するチャネル領域とスイッチング素子
領域とを形成する工程と、化学的気相法を用いて多結晶シリコン膜を堆積させて第
１及び第２のゲート電極領域を形成した後、所定のパタ
ーニングによってゲート電極を形成する工程と、後酸化により第２の不純物半導体よりなるソース・ドレ
イン領域を形成する工程と、を備える半導体装置の製造方法。