JP2629995B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JP2629995B2 JP2629995B2 JP1342858A JP34285889A JP2629995B2 JP 2629995 B2 JP2629995 B2 JP 2629995B2 JP 1342858 A JP1342858 A JP 1342858A JP 34285889 A JP34285889 A JP 34285889A JP 2629995 B2 JP2629995 B2 JP 2629995B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- polycrystalline silicon
- thickness
- film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタに関し、特に多結晶シリコ
ン膜による薄膜トランジスタに関する。
ン膜による薄膜トランジスタに関する。
活性層を多結晶シリコン膜により構成した多結晶シリ
コン薄膜トランジスタが知られている。
コン薄膜トランジスタが知られている。
第５図は従来の薄膜トランジスタの一例を示す断面図
である。
である。
シリコン基板１の上に設けたフィールド酸化膜２の上
にパターンニングされた薄い多結晶シリコン膜３を設
け、多結晶シリコン膜３の上にゲート酸化膜５を介して
ゲート電極６を設け、ゲート電極６に整合して多結晶シ
リコン膜３にソース・ドレイン領域７を設け、多結晶シ
リコン膜３及びゲート電極６を全面に覆うように層間絶
縁膜８を設け、多結晶シリコン膜３のソース・ドレイン
領域７に接続するように層間絶縁膜８に設けたコンタク
ト用開孔部のそれぞれに引き出し電極９を設けて構成さ
れる。
にパターンニングされた薄い多結晶シリコン膜３を設
け、多結晶シリコン膜３の上にゲート酸化膜５を介して
ゲート電極６を設け、ゲート電極６に整合して多結晶シ
リコン膜３にソース・ドレイン領域７を設け、多結晶シ
リコン膜３及びゲート電極６を全面に覆うように層間絶
縁膜８を設け、多結晶シリコン膜３のソース・ドレイン
領域７に接続するように層間絶縁膜８に設けたコンタク
ト用開孔部のそれぞれに引き出し電極９を設けて構成さ
れる。
ここで、ゲート電極６下のチャネル領域の多結晶シリ
コン膜３の膜厚は、例えば２〜10nmのとき実行移動度が
最大になるといわれている（特開昭61−85868号参
照）。
コン膜３の膜厚は、例えば２〜10nmのとき実行移動度が
最大になるといわれている（特開昭61−85868号参
照）。
〔発明が解決しようとする課題〕 上述した従来の薄膜トランジスタは、チャネル領域を
形成する多結晶シリコン膜の膜厚を10nm以下にすると、
以下に示す様に特性のばらつきが大きくなるという欠点
がある。即ち、オン電流のばらつきは多結晶シリコン膜
の膜厚が薄くなる程大きくなる傾向があり、特に10nm以
下ではばらつきは急増する。多結晶シリコン膜の膜厚が
10nm以下では多結晶シリコン膜の結晶粒は、隣り合せど
うし粒界を隔てて、密接に接近しておらず、粒界での抵
抗成分が非常に大きくなる。そのため、チャネル領域に
おける多結晶シリコン膜の粒界の存在，域は、粒界の数
によりオン電流が大きくばらつくことになる。
形成する多結晶シリコン膜の膜厚を10nm以下にすると、
以下に示す様に特性のばらつきが大きくなるという欠点
がある。即ち、オン電流のばらつきは多結晶シリコン膜
の膜厚が薄くなる程大きくなる傾向があり、特に10nm以
下ではばらつきは急増する。多結晶シリコン膜の膜厚が
10nm以下では多結晶シリコン膜の結晶粒は、隣り合せど
うし粒界を隔てて、密接に接近しておらず、粒界での抵
抗成分が非常に大きくなる。そのため、チャネル領域に
おける多結晶シリコン膜の粒界の存在，域は、粒界の数
によりオン電流が大きくばらつくことになる。
本発明の薄膜トランジスタは、チャネルが形成される
活性層をシリコン薄膜により構成し、前記シリコン薄膜
が、膜厚が10〜40nmの非晶質シリコン薄膜に熱処理を施
して多結晶化したシリコン層であることを特徴とする。
活性層をシリコン薄膜により構成し、前記シリコン薄膜
が、膜厚が10〜40nmの非晶質シリコン薄膜に熱処理を施
して多結晶化したシリコン層であることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の
上にフィールド酸化膜２を設け、フィールド酸化膜２の
上に例えば減圧化学気相成長法により、SiH4をソースガ
スとして575℃の温度でＰ型不純物を含む非晶質シリコ
ン薄膜を約15nmの厚さに堆積する。しかる後、窒素雰囲
気中で600℃12時間の熱処理を施し、前記非晶質シリコ
ン薄膜を多結晶化し、多結晶シリコン膜３を形成する。
ここではじめに非晶質シリコン薄膜を堆積し、600℃12
時間の熱処理を施して、多結晶化するという手順を踏ん
だのは、結晶粒の大きな多結晶シリコン膜３を得るため
である。多結晶シリコン膜３の粒径を大きくすることは
トランジスタの実効移動度を高める効果がある。
上にフィールド酸化膜２を設け、フィールド酸化膜２の
上に例えば減圧化学気相成長法により、SiH4をソースガ
スとして575℃の温度でＰ型不純物を含む非晶質シリコ
ン薄膜を約15nmの厚さに堆積する。しかる後、窒素雰囲
気中で600℃12時間の熱処理を施し、前記非晶質シリコ
ン薄膜を多結晶化し、多結晶シリコン膜３を形成する。
ここではじめに非晶質シリコン薄膜を堆積し、600℃12
時間の熱処理を施して、多結晶化するという手順を踏ん
だのは、結晶粒の大きな多結晶シリコン膜３を得るため
である。多結晶シリコン膜３の粒径を大きくすることは
トランジスタの実効移動度を高める効果がある。
次に、第１図（ｂ）に示すように、多結晶シリコン膜
３の上表面を熱酸化して酸化シリコン膜４を形成し、多
結晶シリコン膜３の膜厚を薄くする。
３の上表面を熱酸化して酸化シリコン膜４を形成し、多
結晶シリコン膜３の膜厚を薄くする。
次に、第１図（ｃ）に示すように、酸化シリコン膜４
を全面に亘りエッチングして除去し、薄膜化された多結
晶シリコン膜３を選択的にエッチングしてパターニング
し、素子形成領域を区画する。次に、多結晶シリコン膜
３の表面を熱酸化して、ゲート酸化膜５を形成する。
を全面に亘りエッチングして除去し、薄膜化された多結
晶シリコン膜３を選択的にエッチングしてパターニング
し、素子形成領域を区画する。次に、多結晶シリコン膜
３の表面を熱酸化して、ゲート酸化膜５を形成する。
次に、第１図（ｄ）に示すように素子形成領域のゲー
ト酸化膜５の上に選択的にゲート電極６を形成し、イオ
ン注入法によりゲート電極６をマスクとして多結晶シリ
コン膜３にＰ型不純物イオンを導入し、ソース・ドレイ
ン領域７を形成する。
ト酸化膜５の上に選択的にゲート電極６を形成し、イオ
ン注入法によりゲート電極６をマスクとして多結晶シリ
コン膜３にＰ型不純物イオンを導入し、ソース・ドレイ
ン領域７を形成する。
次に、第１図（ｅ）に示すように、多結晶シリコン膜
３及びゲート電極６を含む表面に層間絶縁膜８を堆積
し、ソース・ドレイン領域７の上の層間絶縁膜８を選択
的に開孔してコンタクト用開孔部を設ける。次に、コン
タクト用開孔部のソース・ドレイン領域７と接続する引
出電極９をそれぞれ選択的に設けて薄膜トランジスタを
構成する。
３及びゲート電極６を含む表面に層間絶縁膜８を堆積
し、ソース・ドレイン領域７の上の層間絶縁膜８を選択
的に開孔してコンタクト用開孔部を設ける。次に、コン
タクト用開孔部のソース・ドレイン領域７と接続する引
出電極９をそれぞれ選択的に設けて薄膜トランジスタを
構成する。
第２図（ａ），（ｂ）は実施例のＰチャネル型多結晶
シリコン薄膜トランジスタのサブスレッショルド特性図
である。ここで、ゲート長は0.6μｍである。実線が初
期特性であり、破線はトランジスタにゲート・ソース間
電圧−2V,ドレイン−ソース間電圧−10Vを印加して、10
00秒保持してストレスを加えた後の特性である。チャネ
ル領域の多結晶シリコン膜の膜厚は、第２図（ａ）が12
0nm、第２図（ｂ）は40nmである。第２図（ａ）に示す
ように、多結晶シリコン膜の膜厚が120nmの場合には、
ストレス後にはパンチスルーの特性を示し劣化が大きい
のに対し、第２図（ｂ）に示すように、多結晶シリコン
薄膜の膜厚が40nmの場合には、ストレス後の特性の劣化
はほとんどない。
シリコン薄膜トランジスタのサブスレッショルド特性図
である。ここで、ゲート長は0.6μｍである。実線が初
期特性であり、破線はトランジスタにゲート・ソース間
電圧−2V,ドレイン−ソース間電圧−10Vを印加して、10
00秒保持してストレスを加えた後の特性である。チャネ
ル領域の多結晶シリコン膜の膜厚は、第２図（ａ）が12
0nm、第２図（ｂ）は40nmである。第２図（ａ）に示す
ように、多結晶シリコン膜の膜厚が120nmの場合には、
ストレス後にはパンチスルーの特性を示し劣化が大きい
のに対し、第２図（ｂ）に示すように、多結晶シリコン
薄膜の膜厚が40nmの場合には、ストレス後の特性の劣化
はほとんどない。
ステレス後にパンチスルー特性が現れるのは、ストレ
ス中にドレイン近傍に発生したホットエレクトロンがゲ
ート酸化膜に捕獲され、ドレイン端にチャネルが形成さ
れる結果、実効的なゲート長が短縮するためである。Ｐ
チャネル型トラジスタにおいては、飽和領域動作時に生
ずる。ホットキャリアの量の大小は、動作状態における
ゲート電流の大小で評価できる。
ス中にドレイン近傍に発生したホットエレクトロンがゲ
ート酸化膜に捕獲され、ドレイン端にチャネルが形成さ
れる結果、実効的なゲート長が短縮するためである。Ｐ
チャネル型トラジスタにおいては、飽和領域動作時に生
ずる。ホットキャリアの量の大小は、動作状態における
ゲート電流の大小で評価できる。
第３図は、ゲート電流対ゲート電圧特性図である。実
線は、チャネル領域を形成する多結晶シリコン膜の膜厚
が120nmの場合であり、破線は、膜厚が40nmの場合であ
る。膜厚120nmのものより膜厚40nmのものの方がゲート
電流が１桁以下低い値を示し、第２図（ａ），（ｂ）で
示した膜厚40nmの方が劣化に強いという結果に一致す
る。
線は、チャネル領域を形成する多結晶シリコン膜の膜厚
が120nmの場合であり、破線は、膜厚が40nmの場合であ
る。膜厚120nmのものより膜厚40nmのものの方がゲート
電流が１桁以下低い値を示し、第２図（ａ），（ｂ）で
示した膜厚40nmの方が劣化に強いという結果に一致す
る。
第４図に、実線が最大ゲート電流とチャネル領域の多
結晶シリコン薄膜の膜厚の関係を示し、破線がオン電流
のばらつきとチャネル領域の多結晶シリコン薄膜の膜厚
の関係を示す、最大ゲート電流は、ドレイン・ソース間
電圧を−10Vにして、ゲート・ソース間電圧を0Vから−5
Vまで掃引印加し、この範囲におけるゲート電流の最大
値である。オン電流のばらつきは、ドレイン・ソース間
電圧を−5,ゲート・ソース間電圧を−5Vとした時のドレ
イン電流をオン電流とし、このオン電流の最大値と最小
値の比を対数で表示した。最大ゲート電流は、多結晶シ
リコン薄膜の膜厚を薄くするほど小さくなる傾向がある
が、膜厚40nm程度以下で飽和する傾向がある。
結晶シリコン薄膜の膜厚の関係を示し、破線がオン電流
のばらつきとチャネル領域の多結晶シリコン薄膜の膜厚
の関係を示す、最大ゲート電流は、ドレイン・ソース間
電圧を−10Vにして、ゲート・ソース間電圧を0Vから−5
Vまで掃引印加し、この範囲におけるゲート電流の最大
値である。オン電流のばらつきは、ドレイン・ソース間
電圧を−5,ゲート・ソース間電圧を−5Vとした時のドレ
イン電流をオン電流とし、このオン電流の最大値と最小
値の比を対数で表示した。最大ゲート電流は、多結晶シ
リコン薄膜の膜厚を薄くするほど小さくなる傾向がある
が、膜厚40nm程度以下で飽和する傾向がある。
従って、バイアスストレスに強い薄膜トランジスタを
得るには、チャネル領域の多結晶シリコン膜の膜厚を40
nm以下にするのが望ましいといえる。
得るには、チャネル領域の多結晶シリコン膜の膜厚を40
nm以下にするのが望ましいといえる。
またばらつきに関しては、チャネル領域の多結晶シリ
コン膜の膜厚を薄くする程大きくなる傾向がある。特に
膜厚が10nm以下ではばらつきは急増する。故にバイアス
ストレスに強くホットキャリア耐性の高い高信頼性を有
して、及び特性のばらつきの小さい薄膜トラジスタは、
チャネル領域の多結晶シリコン膜の膜厚を10〜40nmにす
ることで得られる。
コン膜の膜厚を薄くする程大きくなる傾向がある。特に
膜厚が10nm以下ではばらつきは急増する。故にバイアス
ストレスに強くホットキャリア耐性の高い高信頼性を有
して、及び特性のばらつきの小さい薄膜トラジスタは、
チャネル領域の多結晶シリコン膜の膜厚を10〜40nmにす
ることで得られる。
以上、Ｐチャネル型多結晶シリコン薄膜トランジスタ
の例を述べたが、Ｎチャネル型でも同様でチャネル領域
を形成する多結晶シリコン薄膜の膜厚を10〜40nmにする
ことでホットキャリア耐性の高い高信頼性を有して、特
性のばらつきの小さい薄膜トランジスタを得ることがで
きる。
の例を述べたが、Ｎチャネル型でも同様でチャネル領域
を形成する多結晶シリコン薄膜の膜厚を10〜40nmにする
ことでホットキャリア耐性の高い高信頼性を有して、特
性のばらつきの小さい薄膜トランジスタを得ることがで
きる。
以上説明したように本発明は、多結晶シリコン薄膜ト
ランジスタにおいてチャネル領域を形成する多結晶シリ
コン膜の膜厚を10〜40nmの範囲内にすることでバイアス
ストレスによるホットキャリア効果を大きく抑制でき、
高い信頼性を実現でき、また特性のばらつきも小さくで
きる効果がある。
ランジスタにおいてチャネル領域を形成する多結晶シリ
コン膜の膜厚を10〜40nmの範囲内にすることでバイアス
ストレスによるホットキャリア効果を大きく抑制でき、
高い信頼性を実現でき、また特性のばらつきも小さくで
きる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ），（ｂ）は実施例のサブスレッショルド特性図、
第３図はゲート電流対ゲート電圧特性図、第４図は最大
ゲート電流対チャネル領域の多結晶シリコン膜の膜厚の
関係と、オン電流のばらつき対チャネル領域の多結晶シ
リコン膜の膜厚の関係を示す図、第５図は従来の薄膜ト
ランジスタの一例を示す断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
多結晶シリコン膜、４……酸化シリコン膜、５……ゲー
ト酸化膜、６……ゲート電極、７……ソース・ドレイン
領域、８……層間絶縁膜、９……引出電極。
めの工程順に示した半導体チップの断面図、第２図
（ａ），（ｂ）は実施例のサブスレッショルド特性図、
第３図はゲート電流対ゲート電圧特性図、第４図は最大
ゲート電流対チャネル領域の多結晶シリコン膜の膜厚の
関係と、オン電流のばらつき対チャネル領域の多結晶シ
リコン膜の膜厚の関係を示す図、第５図は従来の薄膜ト
ランジスタの一例を示す断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
多結晶シリコン膜、４……酸化シリコン膜、５……ゲー
ト酸化膜、６……ゲート電極、７……ソース・ドレイン
領域、８……層間絶縁膜、９……引出電極。
Claims (1)
- 【請求項１】チャネル形成される活性層をシリコン薄膜
により構成した薄膜トランジスタにおいて、前記シリコ
ン薄膜が、膜厚が10〜40nmの非晶質シリコン薄膜に熱処
理を施して多結晶化したシリコン層であることを特徴と
する薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342858A JP2629995B2 (ja) | 1989-12-29 | 1989-12-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342858A JP2629995B2 (ja) | 1989-12-29 | 1989-12-29 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203378A JPH03203378A (ja) | 1991-09-05 |
| JP2629995B2 true JP2629995B2 (ja) | 1997-07-16 |
Family
ID=18357040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342858A Expired - Lifetime JP2629995B2 (ja) | 1989-12-29 | 1989-12-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629995B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301623A (ja) * | 1991-03-29 | 1992-10-26 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| JPH0766424A (ja) * | 1993-08-20 | 1995-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP5183910B2 (ja) * | 2005-11-23 | 2013-04-17 | 株式会社半導体エネルギー研究所 | 半導体素子の作製方法 |
| JP5440878B2 (ja) * | 2008-04-02 | 2014-03-12 | Ｎｌｔテクノロジー株式会社 | 半導体装置及びその製造方法、並びに液晶表示装置及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138129A (en) * | 1981-02-19 | 1982-08-26 | Matsushita Electric Ind Co Ltd | Manufacture of amorphous thin-film |
| JPH0669094B2 (ja) * | 1983-12-23 | 1994-08-31 | ソニー株式会社 | 電界効果型トランジスタ |
| JPH07118443B2 (ja) * | 1984-05-18 | 1995-12-18 | ソニー株式会社 | 半導体装置の製法 |
| JPS6342113A (ja) * | 1986-08-08 | 1988-02-23 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形シリコン半導体装置の製造方法 |
| JPS63299109A (ja) * | 1987-05-29 | 1988-12-06 | Hitachi Ltd | 結晶薄膜の形成方法 |
| JPH01136373A (ja) * | 1987-11-24 | 1989-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜型半導体装置の製法 |
| JPH01268064A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 多結晶シリコン薄膜の形成方法 |
-
1989
- 1989-12-29 JP JP1342858A patent/JP2629995B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03203378A (ja) | 1991-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970004457B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0451071B2 (ja) | ||
| JPS5910073B2 (ja) | シリコン・ゲ−トｍｏｓ型半導体装置の製造方法 | |
| JPS634683A (ja) | 電界効果トランジスタ | |
| JP2629995B2 (ja) | 薄膜トランジスタ | |
| JPH0697192A (ja) | 半導体装置及びその製造方法 | |
| JP3000739B2 (ja) | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| JP4541489B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05283687A (ja) | 半導体素子の製造方法 | |
| JPH11121757A (ja) | 半導体装置およびその製造方法 | |
| JPS62160769A (ja) | 薄膜トランジスタ素子 | |
| JPH04320378A (ja) | メモリトランジスタ | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JPH0612826B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0612822B2 (ja) | 半導体装置 | |
| JPH09252130A (ja) | 半導体装置及びその製造方法 | |
| JP2637860B2 (ja) | 半導体装置の製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JPS6158986B2 (ja) | ||
| JPH0324059B2 (ja) | ||
| JPH04139765A (ja) | 半導体装置 | |
| JP2750724B2 (ja) | 半導体装置の製造方法 | |
| JPH10209429A (ja) | Ｔｆｔ型半導体装置及びその製造方法 | |
| JPH06275839A (ja) | 縦型半導体素子の製造方法 | |
| JPS6136974A (ja) | Ｍｏｓ型半導体装置の製造方法 |