JPH01268064A - 多結晶シリコン薄膜の形成方法 - Google Patents
多結晶シリコン薄膜の形成方法Info
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- JPH01268064A JPH01268064A JP63095564A JP9556488A JPH01268064A JP H01268064 A JPH01268064 A JP H01268064A JP 63095564 A JP63095564 A JP 63095564A JP 9556488 A JP9556488 A JP 9556488A JP H01268064 A JPH01268064 A JP H01268064A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
多結晶５１ＭＯＳ型電界効果トランジスタの、オフ電流
を減少させ、しきい電圧の絶対値を減少させ、動作電流
を増加させるのに好適な半導体装置およびその製造方法
に関する。
多結晶５１ＭＯＳ型電界効果トランジスタの、オフ電流
を減少させ、しきい電圧の絶対値を減少させ、動作電流
を増加させるのに好適な半導体装置およびその製造方法
に関する。
アイ・イー・イー・イー、エレクトロン デバイス レ
ター イーデイ−エル−６（１９８４年）第４６８頁か
ら第４７０頁（工ＥＥＲＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
Ｌｅｔｔ、、ＥＤＬ−５，ｐ ４６ ｇ （１９８４
） ）において論じられているように、従来、多結晶５
１ＭＯＳ型電界効果トランジスタにおいてはチャネル部
の多結晶Ｓｉ膜の形成には反応ガスにモノシランガスを
用い６００〜６５０℃の温度範囲で低圧化学気相蒸着法
が用いられている。
ター イーデイ−エル−６（１９８４年）第４６８頁か
ら第４７０頁（工ＥＥＲＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
Ｌｅｔｔ、、ＥＤＬ−５，ｐ ４６ ｇ （１９８４
） ）において論じられているように、従来、多結晶５
１ＭＯＳ型電界効果トランジスタにおいてはチャネル部
の多結晶Ｓｉ膜の形成には反応ガスにモノシランガスを
用い６００〜６５０℃の温度範囲で低圧化学気相蒸着法
が用いられている。
上記従来技術は、チャネル領域となる多結晶Ｓｉ膜の結
晶性および該多結晶Ｓｉとゲート絶縁膜との界面の平滑
さについては配慮されておらず。
晶性および該多結晶Ｓｉとゲート絶縁膜との界面の平滑
さについては配慮されておらず。
オフ電流が大きい、しきい電圧の絶対値が大きい、動作
電流が小さいといった問題があった。
電流が小さいといった問題があった。
本発明の目的は、オフ電流が小さくしきい電圧の絶対値
が小さくかつ動作電流の大きな多結晶Ｓｊ、ＭＯＳ型電
界効果トランジスタおよびその製造方法を提供すること
にある。
が小さくかつ動作電流の大きな多結晶Ｓｊ、ＭＯＳ型電
界効果トランジスタおよびその製造方法を提供すること
にある。
上記目的は、チャネル領域となる多結晶Ｓｉ膜の結晶粒
径を大きくし、かつゲート絶縁膜との界面を平滑にする
ことで達成される。
径を大きくし、かつゲート絶縁膜との界面を平滑にする
ことで達成される。
そのために、多結晶Ｓｉ膜の形成において、従来のモノ
シランに代えてジシランあるいはトリシランを反応ガス
に用い５５０℃以下４５０ａ以上の温度で堆積させて、
その後に熱処理を行うことによって結晶粒径の大きな、
かつゲート絶縁膜との界面の平滑な多結晶Ｓｉ膜を得る
ことができた。
シランに代えてジシランあるいはトリシランを反応ガス
に用い５５０℃以下４５０ａ以上の温度で堆積させて、
その後に熱処理を行うことによって結晶粒径の大きな、
かつゲート絶縁膜との界面の平滑な多結晶Ｓｉ膜を得る
ことができた。
この多結晶Ｓｉ膜をチャネル領域として用いることによ
り上記問題点は大幅に改善できる。
り上記問題点は大幅に改善できる。
ジシランあるいはトリシランを反応ガスに用いたＬＰＣ
ＶＤ法により５５０℃以下で堆積したＳｉ膜は非晶質状
態であり、熱処理によって大きぐ結晶成長し、しかもそ
の表面は非常に平滑である。
ＶＤ法により５５０℃以下で堆積したＳｉ膜は非晶質状
態であり、熱処理によって大きぐ結晶成長し、しかもそ
の表面は非常に平滑である。
それによって、該多結晶Ｓｉ膜をチャネル部に用いた、
ＭＯＳ型電界効果トランジスタは、オフ電流が小さく、
しきい電圧の絶対値が小さく、動作電流が大きくなる。
ＭＯＳ型電界効果トランジスタは、オフ電流が小さく、
しきい電圧の絶対値が小さく、動作電流が大きくなる。
以下図面を参照しながら本発明を詳述する。
実施例Ｉ
Ｐ型Ｓｉ基板１１を用意し、熱酸化し１１００ｎの５ｉ
Ｏｚ膜１２を形成する。その上に低圧化学気相蒸着法（
以下ＬＰＣＶＤ法と略記）により、反応ガスに１０％５
ｉｚＨｅガス（Ｈｅベース）を用い温度５２０℃で非晶
質Ｓｉ膜１３を５０ｎｍ堆積する。ホトレジストパター
ンをマスクとしてＣＣＱ ｔガスを用いたドライエツチ
ング法でＳｉを島状にパターン形成するａ Ｓ ｉＨ４
ガスとＮｚＯガスの熱分解を用いた＋、ｐｃｖｎ法によ
りＳ ｉ Ｏｘ膜１４を２５ｎｍ堆積し、続いてｏ２ガ
ス雰囲気中で９００℃、１ｏ分の熱処理を行いゲート酸
化膜とする。続いて、多結晶Ｓｉ １３中に、Ｐを５０
ＫａＶでドーズ＠１ｘ１０ｔｚ備−２イオン打ち込みす
る（第１図Ａ）。
Ｏｚ膜１２を形成する。その上に低圧化学気相蒸着法（
以下ＬＰＣＶＤ法と略記）により、反応ガスに１０％５
ｉｚＨｅガス（Ｈｅベース）を用い温度５２０℃で非晶
質Ｓｉ膜１３を５０ｎｍ堆積する。ホトレジストパター
ンをマスクとしてＣＣＱ ｔガスを用いたドライエツチ
ング法でＳｉを島状にパターン形成するａ Ｓ ｉＨ４
ガスとＮｚＯガスの熱分解を用いた＋、ｐｃｖｎ法によ
りＳ ｉ Ｏｘ膜１４を２５ｎｍ堆積し、続いてｏ２ガ
ス雰囲気中で９００℃、１ｏ分の熱処理を行いゲート酸
化膜とする。続いて、多結晶Ｓｉ １３中に、Ｐを５０
ＫａＶでドーズ＠１ｘ１０ｔｚ備−２イオン打ち込みす
る（第１図Ａ）。
次に反応ガスに５ｉＨａを用い６２０℃でＬＰＣＶＤ法
により多結晶Ｓｉ膜を３００ｎｍ堆積し、レジストパタ
ーンマスクでＣＣＱ ＆ガスを用いたドライエツチング
法でゲート電極１５を形成する。続いて９００℃のＯｚ
ガス雰囲気中で３０分間熱処理を行い１０ｎｍの５ｉＯ
ｚ膜を形成し、ＢＦｚを２５ＫｅＶでドーズ量２ Ｘ
１０ ”ｃｓ、”イオン打ち込みしソース・ドレインお
よびゲートのＰ型高濃度不純物領域を形成する（第１図
Ｂ）。
により多結晶Ｓｉ膜を３００ｎｍ堆積し、レジストパタ
ーンマスクでＣＣＱ ＆ガスを用いたドライエツチング
法でゲート電極１５を形成する。続いて９００℃のＯｚ
ガス雰囲気中で３０分間熱処理を行い１０ｎｍの５ｉＯ
ｚ膜を形成し、ＢＦｚを２５ＫｅＶでドーズ量２ Ｘ
１０ ”ｃｓ、”イオン打ち込みしソース・ドレインお
よびゲートのＰ型高濃度不純物領域を形成する（第１図
Ｂ）。
次にＳｉＨ４ガスとＮ ２０ガスの熱分解を用いたＬＰ
ＣＶＤ法により５ｉｎｓ膜１６を２００ｎｍ堆積し、レ
ジストパターンをマスクとしてＨＦ水溶液中でウェット
エツチングしコンタクト穴を形成する。さらに０．９μ
ｍのＡｌ２１７を堆積し、ホトレジストパーターンをマ
スクにＢ ＣＱ ａおよびＣＣＱ番ガスを用いるドライ
エツチング法で配線のパターンを形成後、水素雰囲気中
４５０℃、３０分の熱処理を行う（第１図Ｃ）。
ＣＶＤ法により５ｉｎｓ膜１６を２００ｎｍ堆積し、レ
ジストパターンをマスクとしてＨＦ水溶液中でウェット
エツチングしコンタクト穴を形成する。さらに０．９μ
ｍのＡｌ２１７を堆積し、ホトレジストパーターンをマ
スクにＢ ＣＱ ａおよびＣＣＱ番ガスを用いるドライ
エツチング法で配線のパターンを形成後、水素雰囲気中
４５０℃、３０分の熱処理を行う（第１図Ｃ）。
本実施例により製造した多結晶ＳｉｐチャネルＭＯＳ型
電界効果トランジスタにおいて、ソースを接地しドレイ
ンおよびゲート電極に電圧を印加しドレイン電流を測定
した。
電界効果トランジスタにおいて、ソースを接地しドレイ
ンおよびゲート電極に電圧を印加しドレイン電流を測定
した。
チャネル領域となる多結晶Ｓｉを従来の６２０℃でＳｉ
Ｈ４ガスを用いたＬＰＣＶＤ法で製造した多結晶Ｓｉｐ
チャネルＭＯＳ型電界効果トランジスタにおいて同様の
測定を行い、比較したところチャネル長１．６μｍ、チ
ャネル幅１０μｍにおいてゲート電圧Ｏｖの時のオフ電
流は３６．４ ｐ Ａ から５．９ｐＡ に減少し、ゲ
ート電圧−４ｖの時の動作電流は０．０１μＡから０．
７μＡに増加し、ドレイン電流１０μＡの時のゲート電
圧で定義したしきい電圧の絶対値は３．８ｖから２．５
ｖに減少し、キャリア移動度は０．７ａＪ／Ｖ−Ｓから
５．０ｆｆｌ／Ｖ・Ｓと増加し、特性は大幅に改善され
た。
Ｈ４ガスを用いたＬＰＣＶＤ法で製造した多結晶Ｓｉｐ
チャネルＭＯＳ型電界効果トランジスタにおいて同様の
測定を行い、比較したところチャネル長１．６μｍ、チ
ャネル幅１０μｍにおいてゲート電圧Ｏｖの時のオフ電
流は３６．４ ｐ Ａ から５．９ｐＡ に減少し、ゲ
ート電圧−４ｖの時の動作電流は０．０１μＡから０．
７μＡに増加し、ドレイン電流１０μＡの時のゲート電
圧で定義したしきい電圧の絶対値は３．８ｖから２．５
ｖに減少し、キャリア移動度は０．７ａＪ／Ｖ−Ｓから
５．０ｆｆｌ／Ｖ・Ｓと増加し、特性は大幅に改善され
た。
実施例２
実施例１と同じ製造方法により、ｐ型Ｓｉ基板２１上に
熱酸化膜２２を形成し、反応ガスにＳｔａｌｌｇを用い
５２０℃におイテＬＰＣｖＤ法でＳｉ膜２３を５０ｎｍ
堆積する。続いてＳｉ島の形成を行った後、ＯＸガス雰
囲気中で、ランプ加熱による短時間酸化を１１５０℃で
１５０秒行い５ｉＯｚ膜２４を２５ｎｍ形成しゲート酸
化膜とする。続いて実施例１と同じ製造方法により、多
結晶Ｓｉゲート電極２５を形成し、１０ｎｍの５ｉＯｚ
膜を形成後、ＢＦ２のイオン打ち込みを行う。更に。
熱酸化膜２２を形成し、反応ガスにＳｔａｌｌｇを用い
５２０℃におイテＬＰＣｖＤ法でＳｉ膜２３を５０ｎｍ
堆積する。続いてＳｉ島の形成を行った後、ＯＸガス雰
囲気中で、ランプ加熱による短時間酸化を１１５０℃で
１５０秒行い５ｉＯｚ膜２４を２５ｎｍ形成しゲート酸
化膜とする。続いて実施例１と同じ製造方法により、多
結晶Ｓｉゲート電極２５を形成し、１０ｎｍの５ｉＯｚ
膜を形成後、ＢＦ２のイオン打ち込みを行う。更に。
２００ｎｍのＣＶＤ５ ｉ Ｏｘ膜２６を堆積、ウェッ
トエツチングでコンタクト穴を形成、ＡＱ配線２７を形
成後、水素雰囲気中熱処理を行う、断面図を第２図に示
す。
トエツチングでコンタクト穴を形成、ＡＱ配線２７を形
成後、水素雰囲気中熱処理を行う、断面図を第２図に示
す。
本実施例で製造した多結晶ＳｉｐチャネルＭＯ３型電界
効果トランジスタにおいて、実施例１と同様の測定を行
った結果より、オフ電流は、７．７ｐＡ、動作電流は４
．２μＡ、しきい電圧は１．７Ｖキャリア移動度は６ｃ
ｄ／Ｖ−３と特性を大幅に向上できた。
効果トランジスタにおいて、実施例１と同様の測定を行
った結果より、オフ電流は、７．７ｐＡ、動作電流は４
．２μＡ、しきい電圧は１．７Ｖキャリア移動度は６ｃ
ｄ／Ｖ−３と特性を大幅に向上できた。
実施例３
以上述べた実施例１．実施例２はすべて、ゲート絶縁膜
上にゲート電極を有した構造であるー。この構造に対し
、高濃度の不純物を含む多結晶Ｓｉゲート電極上にゲー
ト絶縁膜を形成した構造がある０本実施例は、そのよう
な構造に対して問題点の解決を図った例であり、第３図
を用いて説明する。
上にゲート電極を有した構造であるー。この構造に対し
、高濃度の不純物を含む多結晶Ｓｉゲート電極上にゲー
ト絶縁膜を形成した構造がある０本実施例は、そのよう
な構造に対して問題点の解決を図った例であり、第３図
を用いて説明する。
まず、ｐ型Ｓｉ基板３１を用意し、熱酸化し１１００ｎ
の５ｉＯｚ膜３２を形成する。その上にＬＰＣＶＤ法に
より１５０ｎｍの多結晶Ｓｉ膜を堆積し、８７５℃でＰ
ＯＣＱ ａによるリン拡散を行い、ホトレジストパタ
ーンをマスクとしてＣＣｎ１ガスを用いたドライエツチ
ング法でゲート電極３３を形成する（第３図Ａ）。
の５ｉＯｚ膜３２を形成する。その上にＬＰＣＶＤ法に
より１５０ｎｍの多結晶Ｓｉ膜を堆積し、８７５℃でＰ
ＯＣＱ ａによるリン拡散を行い、ホトレジストパタ
ーンをマスクとしてＣＣｎ１ガスを用いたドライエツチ
ング法でゲート電極３３を形成する（第３図Ａ）。
次に、反応ガスに５ｉＨａとＮ ｚ Ｏを用いたＬＰＣ
ＶＤ法により５ｉＯｚ膜を２５ｎｍ堆積し、続いてｏｚ
ガス雰囲気中で９００’Ｃ，１０分の熱処理を行いゲー
ト酸化膜３４とする。その上に反応ガスに１０％５ｉｚ
Ｈｅガス（Ｈｅベース）を用い、温度５２０℃でＬＰＣ
ＶＤ法により非晶質Ｓｉ膜３５を５０ｎｍ堆積する。ホ
トレジストパターンをマスクとしてＣＣＵ ４ガスを用
いたドライエツチング法で所定の形状に加工する１次に
ＬＰＣＶＤ法により５ｉｎｓ膜３６を１５ｎｍ堆積し、
多結晶Ｓｉ中にＰを４０ＫｅＶで１Ｘ１０”ｃ＊″″！
イオン打ち込みを行う（第３図Ｂ）。
ＶＤ法により５ｉＯｚ膜を２５ｎｍ堆積し、続いてｏｚ
ガス雰囲気中で９００’Ｃ，１０分の熱処理を行いゲー
ト酸化膜３４とする。その上に反応ガスに１０％５ｉｚ
Ｈｅガス（Ｈｅベース）を用い、温度５２０℃でＬＰＣ
ＶＤ法により非晶質Ｓｉ膜３５を５０ｎｍ堆積する。ホ
トレジストパターンをマスクとしてＣＣＵ ４ガスを用
いたドライエツチング法で所定の形状に加工する１次に
ＬＰＣＶＤ法により５ｉｎｓ膜３６を１５ｎｍ堆積し、
多結晶Ｓｉ中にＰを４０ＫｅＶで１Ｘ１０”ｃ＊″″！
イオン打ち込みを行う（第３図Ｂ）。
次にホトレジストパターンをマスクとして、ＢＦｚを２
５ＫｅＶで２ Ｘ １０ ”Ｃ１０−”イオン打ち込み
し、ソース・ドレインのＰ壁高濃度不純物層を形成する
。
５ＫｅＶで２ Ｘ １０ ”Ｃ１０−”イオン打ち込み
し、ソース・ドレインのＰ壁高濃度不純物層を形成する
。
次ニＣＶ Ｄ法により５ｉＣ）ｚ膜３７を２００ｎｍ堆
積し、Ｎｚガス雰囲気中で、９００℃、１０分間の熱処
理を行った後に、ホトレジストパターンをマスクとして
ＨＦ系水溶液中でウェットエツチングしコンタクト穴を
形成する。更に０．９μｍのＡ１１３８を堆積し、ホト
レジストパターンをマスクにＢ ＣＱ ａおよびＣＣＱ
＋ガスを用いるドライエツチング法で配線のパターンを
形成後、水素雰囲気中４５０℃、３０分の熱処理を行う
（第３図ｃ）。
積し、Ｎｚガス雰囲気中で、９００℃、１０分間の熱処
理を行った後に、ホトレジストパターンをマスクとして
ＨＦ系水溶液中でウェットエツチングしコンタクト穴を
形成する。更に０．９μｍのＡ１１３８を堆積し、ホト
レジストパターンをマスクにＢ ＣＱ ａおよびＣＣＱ
＋ガスを用いるドライエツチング法で配線のパターンを
形成後、水素雰囲気中４５０℃、３０分の熱処理を行う
（第３図ｃ）。
本実施例においても実施例１と同様の効果があり、チャ
ネル長１．６μｍ、チャネル幅１０μｍにおいて、オフ
電流は１０ｐＡ、動作電流は０．４μＡ、しきい電圧は
−２，５Ｖ 、キャリア８ｒＪｊＪ度は５ａ＃／Ｖ−８
と特性は大幅に向上できた。
ネル長１．６μｍ、チャネル幅１０μｍにおいて、オフ
電流は１０ｐＡ、動作電流は０．４μＡ、しきい電圧は
−２，５Ｖ 、キャリア８ｒＪｊＪ度は５ａ＃／Ｖ−８
と特性は大幅に向上できた。
実施例４
本発明を、相補形ＭＯＳ（ＣＭＯＳ）インバータに適用
した実施例を第４図を用いて説明する。
した実施例を第４図を用いて説明する。
まず、ｐ型Ｓｉ基板４０１を用意し、通常の選択酸化法
（ＬＯＣＯ５法）を用い素子分離領域４０２を形成する
。熱酸化により１７ｎｍのゲート酸化膜４０３を形成後
、ｎチャネルＭＯＳトランジスタのしきい電圧を調節す
るためにＢＦｚを４゜ＫｅＶ、１．５Ｘ１０”Ｑｌ−”
イオン打ち込みする（第４図Ａ）。
（ＬＯＣＯ５法）を用い素子分離領域４０２を形成する
。熱酸化により１７ｎｍのゲート酸化膜４０３を形成後
、ｎチャネルＭＯＳトランジスタのしきい電圧を調節す
るためにＢＦｚを４゜ＫｅＶ、１．５Ｘ１０”Ｑｌ−”
イオン打ち込みする（第４図Ａ）。
後に、５ｉＨａガスを用いたＬＰＣＶＤ法により多結晶
Ｓｉ膜２５ Ｏｎｍ４０４を堆積し、導電性を持たせる
ためリン拡散を行った後、ＬＰＣＶＤ法で５ｉｆｔ膜４
０５を１１００ｎ堆積し、ドライエツチング法によりゲ
ート電極を形成する０次にＬＤＤ構造用の低濃度層形成
のためＰを４０ Ｋ ｅ Ｖで１．２Ｘ １０１ａｃｍ
−”イオン打ち込みするや次にＬＰＣＶＤ法により５ｉ
Ｏｚ膜を３００ｎｍ堆積し等方性ドライエツチングによ
りゲート電極側壁にサイドウオール４０６を形成し、Ａ
ｓを４０ＫｅＶで５×ＩＱ”ｍ−”イオン打ち込みし、
ソース・ドレインとなる高濃度不純物領域を形成する（
第４図Ｂ）。
Ｓｉ膜２５ Ｏｎｍ４０４を堆積し、導電性を持たせる
ためリン拡散を行った後、ＬＰＣＶＤ法で５ｉｆｔ膜４
０５を１１００ｎ堆積し、ドライエツチング法によりゲ
ート電極を形成する０次にＬＤＤ構造用の低濃度層形成
のためＰを４０ Ｋ ｅ Ｖで１．２Ｘ １０１ａｃｍ
−”イオン打ち込みするや次にＬＰＣＶＤ法により５ｉ
Ｏｚ膜を３００ｎｍ堆積し等方性ドライエツチングによ
りゲート電極側壁にサイドウオール４０６を形成し、Ａ
ｓを４０ＫｅＶで５×ＩＱ”ｍ−”イオン打ち込みし、
ソース・ドレインとなる高濃度不純物領域を形成する（
第４図Ｂ）。
次に、ＮＺガス中９００℃、１０分の熱処理により不純
物の活性化を行った後、ＬＰＣＶＤ法によりｍｎｎのＳ
ｉｎｇ膜４０膜製０７００ｎ堆積する。
物の活性化を行った後、ＬＰＣＶＤ法によりｍｎｎのＳ
ｉｎｇ膜４０膜製０７００ｎ堆積する。
続いて１反応ガスに５ｉｚＨｓを用い温度５２０℃にお
いてＬＰＣＶＤ法により非晶質Ｓｉ膜４０８を５０ｎｍ
堆積する。ホトレジストパターンをマスクとしたドライ
エツチング法で所定形状に加工し、ＬＰＣＶＤ法により
Ｓｉ０ｇ膜を２５ｎｍ堆積し、Ｎｚガス雰囲気中で９０
０℃、１０分の熱処理を行いゲート酸化ｆｌ！１４０９
とする０次に、反応ガスにＳｉＨ４を用いたＬＰＣＶＤ
法により多結晶５ｉ４１０を２５０ｎｍ堆積し、ドライ
エツチング法で所定形状に加工した後、Ｏｚガス雰囲気
中９００”Ｃ。
いてＬＰＣＶＤ法により非晶質Ｓｉ膜４０８を５０ｎｍ
堆積する。ホトレジストパターンをマスクとしたドライ
エツチング法で所定形状に加工し、ＬＰＣＶＤ法により
Ｓｉ０ｇ膜を２５ｎｍ堆積し、Ｎｚガス雰囲気中で９０
０℃、１０分の熱処理を行いゲート酸化ｆｌ！１４０９
とする０次に、反応ガスにＳｉＨ４を用いたＬＰＣＶＤ
法により多結晶５ｉ４１０を２５０ｎｍ堆積し、ドライ
エツチング法で所定形状に加工した後、Ｏｚガス雰囲気
中９００”Ｃ。
３０分間熱処理を行い１０ｎｍの５ｉＯｚ膜を形成しＢ
Ｆ２を２５ＫｅＶでドーズ量２ Ｘ １０”’１−ｚイ
オン打ち込みし、ソース・ドレインおよびゲートのＰ型
高濃度不純物領域を形成する（第４図Ｃ）。
Ｆ２を２５ＫｅＶでドーズ量２ Ｘ １０”’１−ｚイ
オン打ち込みし、ソース・ドレインおよびゲートのＰ型
高濃度不純物領域を形成する（第４図Ｃ）。
次に、ＣＶＤ法により層間のＳ ｉ Ｏｚ膜４１１を３
００ｎｍ堆積し、ドライエツチング法でコンタクト孔を
形成し、９００ｎｍのＡ１１４１２を堆積し、ドライエ
ツチング法で配線パターンを形成後、Ｈｘガス雰囲気中
４５０℃、３０分の熱処理を行う（第４図Ｄ）。
００ｎｍ堆積し、ドライエツチング法でコンタクト孔を
形成し、９００ｎｍのＡ１１４１２を堆積し、ドライエ
ツチング法で配線パターンを形成後、Ｈｘガス雰囲気中
４５０℃、３０分の熱処理を行う（第４図Ｄ）。
次に、ＳｉＨ４ガスとＮ Ｈａガスを反応ガスに用いた
プラズマＣＶＤ法により５ｉｓＮａ膜を１μｍ堆積し、
ドライエツチング法で所定形状に加工した後、Ｎｚガス
雰囲気中で４５Ｃ）Ｃ，３０分の熱処理を行う。
プラズマＣＶＤ法により５ｉｓＮａ膜を１μｍ堆積し、
ドライエツチング法で所定形状に加工した後、Ｎｚガス
雰囲気中で４５Ｃ）Ｃ，３０分の熱処理を行う。
以上の方法で製造したＣＭＯＳインバータを用い７段の
リング発振器を作り、動作確認を行ったところ、１段当
りのゲート遅延時間は３５０ＰＳであった。
リング発振器を作り、動作確認を行ったところ、１段当
りのゲート遅延時間は３５０ＰＳであった。
実施例５
本発明を、完全０ＭＯＳ型スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）のメモリセルに応用した実
施例を第５図を用いて説明する。
クセス・メモリ（ＳＲＡＭ）のメモリセルに応用した実
施例を第５図を用いて説明する。
本実施例では第５図Ａに示した等価回路のメモリセルを
構成する。一対のインバータの負荷とじてｐチャネル多
結晶５１ＭＯＳ型電界効果トランジスタを用いた。
構成する。一対のインバータの負荷とじてｐチャネル多
結晶５１ＭＯＳ型電界効果トランジスタを用いた。
まず、ｎ型Ｓｉ基板５０１を用意し、Ｆ３１度ＩＸ １
０ ”ｃｓのｐウェル５０２形成後、選択酸化法（ＬＯ
ＣＯ３法）により素子分離領域５０３を形成する。
０ ”ｃｓのｐウェル５０２形成後、選択酸化法（ＬＯ
ＣＯ３法）により素子分離領域５０３を形成する。
熱酸化により、１７ｎｍのゲート酸化膜５０４を形成後
、ｎチャネルＭＯＳトランジスタのしきい電圧を調節す
るためにＢＦｚを４０ＫｅＶ。
、ｎチャネルＭＯＳトランジスタのしきい電圧を調節す
るためにＢＦｚを４０ＫｅＶ。
１ 、５ Ｘ １０ ”ｃｍ−”イオ’／打チ込りする
（第５［ｇＢ）。
（第５［ｇＢ）。
駆動ＭＯＳトランジスタのゲート電極と転送ＭＯＳトラ
ンジスタの拡散層との直結接続のための接続孔を形成し
ＳｉＨ４ガスを用いたＬＰＣＶＤ法により多結晶５ｉ５
０５を２５０ｎｍ堆積し、８７５℃でＰＯＣＱｓを用い
たリン拡散を行った後、ＬＰＣＶＤ法で５ｉＯｚｆｌＡ
５０６を１１００ｎ堆積し、ドライエツチング法により
ゲート電極を形成する０次にＬＤＤ構造用の低濃度領域
形成のためＰを４０ＫｅＶで１．２Ｘ１０”ａｉ−”イ
オン打ち込みする０次にＬＰＣＶＤ法により５ｉＯｚ膜
を３００ｎｍ堆積し等方性エツチングによりゲート電極
側壁にサイドウオール５０７を形成し、Ａｓを４０Ｋａ
Ｊで５ Ｘ １０ ”ａｍ−”イオン打ち込みし、ソー
ス・ドレインとなる高８１度不純物領域を形成する（第
５図Ｃ）。
ンジスタの拡散層との直結接続のための接続孔を形成し
ＳｉＨ４ガスを用いたＬＰＣＶＤ法により多結晶５ｉ５
０５を２５０ｎｍ堆積し、８７５℃でＰＯＣＱｓを用い
たリン拡散を行った後、ＬＰＣＶＤ法で５ｉＯｚｆｌＡ
５０６を１１００ｎ堆積し、ドライエツチング法により
ゲート電極を形成する０次にＬＤＤ構造用の低濃度領域
形成のためＰを４０ＫｅＶで１．２Ｘ１０”ａｉ−”イ
オン打ち込みする０次にＬＰＣＶＤ法により５ｉＯｚ膜
を３００ｎｍ堆積し等方性エツチングによりゲート電極
側壁にサイドウオール５０７を形成し、Ａｓを４０Ｋａ
Ｊで５ Ｘ １０ ”ａｍ−”イオン打ち込みし、ソー
ス・ドレインとなる高８１度不純物領域を形成する（第
５図Ｃ）。
次に、Ｎ２ガス中９００℃、１０分の熱処理により不純
物の活性化を行った後、ＬＰＣＶＤ法により層間の５ｉ
Ｏｚ［５０８を１１００ｎ堆積する。
物の活性化を行った後、ＬＰＣＶＤ法により層間の５ｉ
Ｏｚ［５０８を１１００ｎ堆積する。
続いて、多結晶ＳｉｐチャネルＭＯＳトランジスタのゲ
ート電極とｎチャネルＭＯＳトランジスタのゲート電極
とを接続するための接続孔を形成した後、５ｉＩ−Ｉａ
ガスを用いたＬＰＣＶＤ法により多結晶ＳｉｌＯＯｎｍ
堆積し、ＬＰＣＶＤ法によりＳｉ○２膜２０ｎｍ堆積し
た後にＡｓを８０ＫｅＶで２×１０”ｅｌｌ−”イオン
打ち込みを行い、Ｎ２ガス中９００℃、１０分の熱処理
を行った後に、ウェットエツチングにより５ｉＯｚ膜を
除去する。
ート電極とｎチャネルＭＯＳトランジスタのゲート電極
とを接続するための接続孔を形成した後、５ｉＩ−Ｉａ
ガスを用いたＬＰＣＶＤ法により多結晶ＳｉｌＯＯｎｍ
堆積し、ＬＰＣＶＤ法によりＳｉ○２膜２０ｎｍ堆積し
た後にＡｓを８０ＫｅＶで２×１０”ｅｌｌ−”イオン
打ち込みを行い、Ｎ２ガス中９００℃、１０分の熱処理
を行った後に、ウェットエツチングにより５ｉＯｚ膜を
除去する。
続いて、ホトレジストパターンをマスクとしてドライエ
ツチング法により多結晶Ｓｉ膜を所定形状に加工しゲー
ト電極５０９とする。次に、ＬＰＣＶＤ法により５ｉＯ
ｚ膜２５ｎｍを堆積し、Ｎ２ガス雰囲気中、９００’Ｃ
１１０分の熱処理を行い、これをゲート酸化膜５１０と
する。次に、多結晶ＳｉｐチャネルＭＯＳトランジスタ
のドレイン部拡散層と対向するインバータのゲートｆｆ
ｉ［とを接続するための接続孔を形成した後、反応ガス
にＳｉｚＨｇを用い温度５２０℃におイテＬＰｃｖＤ法
により非晶質Ｓｉ膜５１１を５０ｎｍ堆積する。ホトレ
ジストパターンをマスクとしたドライエツチング法で所
定形状に加工し、ＬＰＣＶＤ法により５ｉＯｚ膜を１５
ｎｍ堆積し、ホトレジストパターンをマスクにＢＦ２を
２５ＫｅＶで２Ｘ１０”４３−”イオン打込みしソース
・ドレイン領域を形成する（第５図Ｅ）。
ツチング法により多結晶Ｓｉ膜を所定形状に加工しゲー
ト電極５０９とする。次に、ＬＰＣＶＤ法により５ｉＯ
ｚ膜２５ｎｍを堆積し、Ｎ２ガス雰囲気中、９００’Ｃ
１１０分の熱処理を行い、これをゲート酸化膜５１０と
する。次に、多結晶ＳｉｐチャネルＭＯＳトランジスタ
のドレイン部拡散層と対向するインバータのゲートｆｆ
ｉ［とを接続するための接続孔を形成した後、反応ガス
にＳｉｚＨｇを用い温度５２０℃におイテＬＰｃｖＤ法
により非晶質Ｓｉ膜５１１を５０ｎｍ堆積する。ホトレ
ジストパターンをマスクとしたドライエツチング法で所
定形状に加工し、ＬＰＣＶＤ法により５ｉＯｚ膜を１５
ｎｍ堆積し、ホトレジストパターンをマスクにＢＦ２を
２５ＫｅＶで２Ｘ１０”４３−”イオン打込みしソース
・ドレイン領域を形成する（第５図Ｅ）。
次ニＬＰＣＶＤ法により５ｉｆｔ膜５１２を１１００ｎ
堆積し、その上にＢおよびＰを含んだ５−ｉ０ｚ膜５１
３を常圧ＣＶＤ法により３５０ｎｍ堆積する。続いて、
転送ｎチャネルＭＯＳトランジスタのゲート電極とワー
ド線とを接続するための接続孔を形成した後、ＴｉＮ１
５０ｎ脂０ｌｏｏｎｍを蒸着しく５１４）、ドライエツ
チング法で所定形状に加工する。続いて配線層間膜とし
てＰを含んだ５ｉｆｔ膜５１５を５００ｎｍ堆積し。
堆積し、その上にＢおよびＰを含んだ５−ｉ０ｚ膜５１
３を常圧ＣＶＤ法により３５０ｎｍ堆積する。続いて、
転送ｎチャネルＭＯＳトランジスタのゲート電極とワー
ド線とを接続するための接続孔を形成した後、ＴｉＮ１
５０ｎ脂０ｌｏｏｎｍを蒸着しく５１４）、ドライエツ
チング法で所定形状に加工する。続いて配線層間膜とし
てＰを含んだ５ｉｆｔ膜５１５を５００ｎｍ堆積し。
データ腺の接続孔を形成した後、ＴｉＮ１５０ｎ脂。
ＡＡｌ２９００ｎを蒸着しく５１６）、 ドライエツチ
ング法で所定形状に加工する。
ング法で所定形状に加工する。
最後に、Ｈｚガス雰囲気中で４５０℃、３０分の熱処理
を行った後に、最終保護膜としてＳｉＨ４とＮ Ｈｓを
反応ガスに用いたプラズマＣＶＤ法により、５ｉｓＮａ
膜を１μｍ堆積し、ドライエツチング法で所定形状に加
工した後、Ｎ２ガス雰囲気中で４５０℃、３０分の熱処
理を行う（第５図Ｆ）。
を行った後に、最終保護膜としてＳｉＨ４とＮ Ｈｓを
反応ガスに用いたプラズマＣＶＤ法により、５ｉｓＮａ
膜を１μｍ堆積し、ドライエツチング法で所定形状に加
工した後、Ｎ２ガス雰囲気中で４５０℃、３０分の熱処
理を行う（第５図Ｆ）。
以上の方法で製造したメモリセルは同等の設計ルールで
製造した、Ｓｉ基板内に６個のトランジスタを作った従
来の完全０ＭＯＳ型のメモリセルに比べてセル面積を約
２／３に縮少できた。これは従来の高抵抗負荷型のメモ
リセルと同等である。
製造した、Ｓｉ基板内に６個のトランジスタを作った従
来の完全０ＭＯＳ型のメモリセルに比べてセル面積を約
２／３に縮少できた。これは従来の高抵抗負荷型のメモ
リセルと同等である。
更に、メモリの待期時消費電流は１ビット当り０、ＩＰ
Ａと高抵抗負荷型セルの１７１０にでき、又、ソフトエ
ラー率でも数桁減少できた。
Ａと高抵抗負荷型セルの１７１０にでき、又、ソフトエ
ラー率でも数桁減少できた。
上記説明から明らかなように、本発明によれば多結晶Ｓ
ｉ Ｍ ＯＳ型電界効果トランジスタのチャネル領域
に、従来用いられてきた５ｉＨａ代わりにＳｉｚＨｇの
熱分解を用いて形成したＳｉ膜を用いることにより、オ
フ電流を減少させ、動作電流を増加させ、しきい電圧の
絶対値を減少させる効果がある。
ｉ Ｍ ＯＳ型電界効果トランジスタのチャネル領域
に、従来用いられてきた５ｉＨａ代わりにＳｉｚＨｇの
熱分解を用いて形成したＳｉ膜を用いることにより、オ
フ電流を減少させ、動作電流を増加させ、しきい電圧の
絶対値を減少させる効果がある。
上記実施例ではｐチャネル型電界効果トランジスタを示
したが、本発明はそれに限定されるものではなくｎチャ
ネル型電界効果トランジスタにも適用可能である６従っ
て実施例４に示したＣＭＯＳインバータ回路においても
、Ｓｉ基板内にｐチャネルＭＯＳトランジスタがあり、
ｎチャネルＭＯＳトランジスタを多結晶Ｓｉ中に作った
もの、あるいは両方共に多結晶Ｓｉ中に作ったものがあ
る。
したが、本発明はそれに限定されるものではなくｎチャ
ネル型電界効果トランジスタにも適用可能である６従っ
て実施例４に示したＣＭＯＳインバータ回路においても
、Ｓｉ基板内にｐチャネルＭＯＳトランジスタがあり、
ｎチャネルＭＯＳトランジスタを多結晶Ｓｉ中に作った
もの、あるいは両方共に多結晶Ｓｉ中に作ったものがあ
る。
又、多結晶５１ＭＯＳ型電界効果トランジスタの特性改
善に通常用いられる、ダングリングボンドの水素化処理
を施すことにより更にいっそうの改善を図ることも可能
である。
善に通常用いられる、ダングリングボンドの水素化処理
を施すことにより更にいっそうの改善を図ることも可能
である。
第１図Ａ−Ｃは本発明の一実施例の製造工程を示す断面
図、第２図は他の実施例の構造断面図、第３図Ａ−Ｃは
本発明の第３の実施例の製造工程を示す断面図、第４図
Ａ−Ｄは本発明の第４の実施例の製造工程を示す断面図
、第５図Ａはメモリセルの等価回路を示す図、第５図Ｂ
−Ｅは製造工程を示す断面図である。 １１ 、２１−ｐｆ！：Ｉｓ ｉ基板、１２．２２−８
ｉ Ｏｘ膜、１３．２３・・・チャネル部多結晶Ｓｉ
膜、１４゜２４・・・ゲート酸化膜、１５．２５・・・
多結晶Ｓｉゲート電極、１６．２６・・・層間５ｉＯｚ
膜、１７゜２７・・・ＡＱ配線、３１・・・ｐ型Ｓｉ基
板、３２・・・ＳｉＯ２膜、３３・・・多結晶Ｓｉゲー
ト、３４・・・ゲート酸化膜、３５・・・チャネル部多
結品Ｓｉ膜、３６− Ｓ ｉ Ｏｘ膜、３７−・・層間
５ｉＯｚ膜、３８ ・・・ＡＱ配線、４０１・・・ｐ型
Ｓｉ基板、４０２・・・素子分離領域（ＳｉＯｘ膜）、
４０３・・・ゲート酸化膜。 ４０４・・・多結晶Ｓｉゲート電極、４０５・・・５ｉ
Ｏｚ膜。 ４０６−ＬＤＤ用？イドウオー／Ｌ／ （Ｓ ｉ Ｏｘ
）。 ４０７・・・層間５ｉＯｚ膜、４０８・・・チャネル部
多結晶Ｓｉ膜、４０９・・・ゲート酸化膜、４１０・・
・多結晶ＳｚゲートＷ１極、４１１ ・・・層間５ｉＯ
ｚ膜、４１２−ＡＩ２＠線、５０１− ｎ型Ｓｉ基板、
５０２・・・ｐウェル、５０３・・・素子分離領域、５
０４・・・ゲート酸化膜、５０５・・・多結晶Ｓｉゲー
ト電極、５０６・・・ＳｉＯ２膜、５０７・・・ＬＤＤ
用サイドウオール、５０８・・・層間５ｉＯｚ膜、５０
９・・・多結晶Ｓｉゲート電極、５１０・・・ゲート酸
化膜、５１１・・・チャネル部多結晶Ｓｉ膜、５１２・
・・ＳｉＯ２膜、５１３・・・ＢおよびＰを含んだ５ｉ
Ｏｚ膜、５１４・・・ワード線（Ｗ／ＴｉＮ）、５１５
・・・Ｐを含んだ５ｉＯｚ膜、５１６ ・・・データ線
（ＡＱ）。 第１図 Ｐ“ １３ 珍柘品Ｓ６頑 ／６ Ｓｔｈ狭 て ５ 図 Ｌ−） 哨 ！硝コｑ −Ｊ Ｎ Ｎ ＮＮ 應 酸
図、第２図は他の実施例の構造断面図、第３図Ａ−Ｃは
本発明の第３の実施例の製造工程を示す断面図、第４図
Ａ−Ｄは本発明の第４の実施例の製造工程を示す断面図
、第５図Ａはメモリセルの等価回路を示す図、第５図Ｂ
−Ｅは製造工程を示す断面図である。 １１ 、２１−ｐｆ！：Ｉｓ ｉ基板、１２．２２−８
ｉ Ｏｘ膜、１３．２３・・・チャネル部多結晶Ｓｉ
膜、１４゜２４・・・ゲート酸化膜、１５．２５・・・
多結晶Ｓｉゲート電極、１６．２６・・・層間５ｉＯｚ
膜、１７゜２７・・・ＡＱ配線、３１・・・ｐ型Ｓｉ基
板、３２・・・ＳｉＯ２膜、３３・・・多結晶Ｓｉゲー
ト、３４・・・ゲート酸化膜、３５・・・チャネル部多
結品Ｓｉ膜、３６− Ｓ ｉ Ｏｘ膜、３７−・・層間
５ｉＯｚ膜、３８ ・・・ＡＱ配線、４０１・・・ｐ型
Ｓｉ基板、４０２・・・素子分離領域（ＳｉＯｘ膜）、
４０３・・・ゲート酸化膜。 ４０４・・・多結晶Ｓｉゲート電極、４０５・・・５ｉ
Ｏｚ膜。 ４０６−ＬＤＤ用？イドウオー／Ｌ／ （Ｓ ｉ Ｏｘ
）。 ４０７・・・層間５ｉＯｚ膜、４０８・・・チャネル部
多結晶Ｓｉ膜、４０９・・・ゲート酸化膜、４１０・・
・多結晶ＳｚゲートＷ１極、４１１ ・・・層間５ｉＯ
ｚ膜、４１２−ＡＩ２＠線、５０１− ｎ型Ｓｉ基板、
５０２・・・ｐウェル、５０３・・・素子分離領域、５
０４・・・ゲート酸化膜、５０５・・・多結晶Ｓｉゲー
ト電極、５０６・・・ＳｉＯ２膜、５０７・・・ＬＤＤ
用サイドウオール、５０８・・・層間５ｉＯｚ膜、５０
９・・・多結晶Ｓｉゲート電極、５１０・・・ゲート酸
化膜、５１１・・・チャネル部多結晶Ｓｉ膜、５１２・
・・ＳｉＯ２膜、５１３・・・ＢおよびＰを含んだ５ｉ
Ｏｚ膜、５１４・・・ワード線（Ｗ／ＴｉＮ）、５１５
・・・Ｐを含んだ５ｉＯｚ膜、５１６ ・・・データ線
（ＡＱ）。 第１図 Ｐ“ １３ 珍柘品Ｓ６頑 ／６ Ｓｔｈ狭 て ５ 図 Ｌ−） 哨 ！硝コｑ −Ｊ Ｎ Ｎ ＮＮ 應 酸
Claims (1)
- 【特許請求の範囲】 １、反応ガスにジシランあるいはトリシランを用い、５
５０℃以下の温度で分解させ非晶質状態で堆積し、更に
堆積温度よりも高い温度の熱処理を施すことにより多結
晶化させることを特徴とした多結晶シリコン薄膜の形成
方法。 ２、上記多結晶シリコン膜中に、ソースおよびドレイン
領域を形成し、電流経路を該多結晶シリコン膜とする、
多結晶シリコンＭＯＳ型電界効果トランジスタ。 ３、上記非晶質シリコン膜に対して酸素雰囲気中でラン
プ加熱による短時間酸化を行い、これをゲート酸化膜と
するか、或いはランプ加熱による短時間アニール又は短
時間酸化を行った後に、化学気相蒸着で絶縁膜を堆積し
、これをゲート絶縁膜とするか、或いは化学気相蒸着で
絶縁膜を堆積した後にランプ加熱による短時間アニール
又は短時間酸化を行い、これをゲート絶縁膜とすること
を特徴とする多結晶シリコンＭＯＳ型電界効果トランジ
スタ。 ４、上記多結晶シリコンＭＯＳ型電界効果トランジスタ
を少くとも一方に用いた相補形ＭＯＳ素子。 ５、上記多結晶シリコンＭＯＳ型電界効果トランジスタ
を負荷とした一対のインバータで構成されたフリップフ
ロップ回路と、それぞれの出力に接続されている転送Ｍ
ＯＳトランジスタによって構成されていることを特徴と
する、完全ＣＭＯＳ型スタティックランダムアクセスメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095564A JPH01268064A (ja) | 1988-04-20 | 1988-04-20 | 多結晶シリコン薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095564A JPH01268064A (ja) | 1988-04-20 | 1988-04-20 | 多結晶シリコン薄膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268064A true JPH01268064A (ja) | 1989-10-25 |
Family
ID=14141084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095564A Pending JPH01268064A (ja) | 1988-04-20 | 1988-04-20 | 多結晶シリコン薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268064A (ja) |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165561A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| JPH03203378A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 薄膜トランジスタ |
| JPH0547793A (ja) * | 1991-08-08 | 1993-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05183131A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 薄膜トランジスタ |
| JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5859445A (en) * | 1990-11-20 | 1999-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device including thin film transistors having spoiling impurities added thereto |
| US6607947B1 (en) | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
| US6716713B2 (en) | 2001-02-12 | 2004-04-06 | Asm America, Inc. | Dopant precursors and ion implantation processes |
| US6815007B1 (en) | 2002-03-04 | 2004-11-09 | Taiwan Semiconductor Manufacturing Company | Method to solve IMD-FSG particle and increase Cp yield by using a new tougher UFUN season film |
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