JPH04283967A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に絶縁ゲート型電界効果トランジスタ
を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】多結晶Ｓｉを電流経路（チャネル）とす
るＭＩＳ型電界効果トランジスタ（以下、多結晶Ｓｉ　
ＭＩＳ　ＦＥＴという）は、超高集積ＳＲＡＭメモリセ
ルの負荷素子として期待されており、その研究は益々盛
んになっている。

【０００３】高性能、いわいる小さいオフ電流（低リー
ク電流），大きいオン電流の多結晶Ｓｉ　ＭＩＳ　ＦＥ
Ｔを実現するためには、チャネルとなる多結晶Ｓｉの薄
膜化と大粒径化が必須である。多結晶Ｓｉの大粒径化に
ついては、現在二つの方向で検討がなされている。一つ
は、低温ＣＶＤ法ないしスパッタ法で形成した非晶質Ｓ
ｉを固相成長させる方法で、その一例がシンポジウム　
　オン　　ブイエルエスアイ　　テクノロジー（Ｓｙｍ
ｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ
）（１９９０）　ｐｐ２１−２２に記載されている。も
う一つは、Ｓｉイオンのイオン打込み法によって形成し
た非晶質Ｓｉを固相成長させる方法で、その一例がエク
ステンデド　　アブストラクツ　　オブトウェンティー
フォースト　　エスエスディーエム（Ｅｘｔ．　Ａｂｓ
．　２１ｔｈ　ＳＳＤＭ）ｐｐ９３−９６に記載されて
いる。

【０００４】前者と後者を比較した場合、Ｓｉ膜厚が同
じであれば、Ｓｉイオンのイオン打込み法の方が大粒径
の多結晶Ｓｉが得られる。これは、Ｓｉイオンのイオン
打込み法の方が、核発生密度が少ないからである。従っ
て、プロセスは若干複雑になるが、より高性能の多結晶
Ｓｉ　ＭＩＳ　ＦＥＴを実現するには、Ｓｉイオンのイ
オン打込み法の方が好適である。

【０００５】一方、多結晶Ｓｉ　ＭＩＳ　ＦＥＴの構造
は、大きく三つの構造に分けられる。一つ目は、チャネ
ルをゲート電極より先に形成する上ゲート構造。二つ目
は、チャネルをゲート電極の後に形成する下ゲート構造
。そして、三つ目は、チャネルを上下のゲート電極で挾
んだダブルゲート構造である。

【０００６】多結晶Ｓｉ　ＭＩＳ　ＦＥＴを超高集積Ｓ
ＲＡＭメモリセルの負荷素子として用いる場合には、Ｓ
ＲＡＭメモリセルのプロセスと適合性のある下ゲート構
造が主に用いられている　（Ｓｙｍｐｏｓｉｕｍ　ｏｎ
　ＶＬＳＩＴｅｃｈｎｏｌｏｇｙ　（１９９０）　ｐｐ
１９−２０）。また、プロセスが複雑にはなるが、大き
いオン電流が得られるダブルゲート構造も、今後主流に
なると予想される（Ｅｘｔ．　Ａｂｓ．　２２ｔｈ　Ｓ
ＳＤＭ　ｐｐ３９３−３９６）。

【０００７】

【発明が解決しようとする課題】先に述べたように、多
結晶Ｓｉ　ＭＩＳ　ＦＥＴを超高集積ＳＲＡＭメモリセ
ルの負荷素子として用いる場合には、ＳＲＡＭメモリセ
ルのプロセスと適合性のある下ゲート構造が有利である
。しかし、下ゲート構造では、大粒径化を行なおうとす
るチャネルＳｉ膜の直下にゲート絶縁膜があるため、低
温ＣＶＤ法ないしスパッタ法で形成した非晶質Ｓｉを固
相成長させる方法しか適用出来ない。つまり、Ｓｉイオ
ンのイオン打込み法によって非晶質Ｓｉを形成しようと
すれば、インプラダメージによりゲート絶縁膜の信頼性
が著しく劣化してしまうためである。

【０００８】本発明の目的は、ゲート絶縁膜の信頼性を
維持したまま、小さいオフ電流，大きいオン電流を実現
する下ゲート構造ないし、ダブルゲート構造のＭＩＳ型
電界効果トランジスタを有する半導体装置、およびその
製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、チャネルと
なるＳｉ膜をイオン打込み法で非晶質化する際、ドーパ
ントの一部にフッ素イオンを用いることにより達成され
る。その際、フッ素の投影飛程が、チャネルＳｉ膜下地
のゲート絶縁膜中ないしその絶縁膜界面近傍になるよう
にしておけば良い。

【００１０】

【作用】ゲート下構造ないしダブルゲート構造の多結晶
Ｓｉ　ＭＩＳ　ＦＥＴにおいて、イオン打込み法を適用
すれば、チャネルＳｉ膜を非晶質化する際にドーパント
がゲート絶縁膜中を通過するか、膜中に取り込まれてし
まうため絶縁耐圧が著しく劣化する。

【００１１】図８に示したように絶縁膜を通して不純物
のイオン注入を行なうと、絶縁膜の絶縁性はドーズ量に
伴い著しく劣化する（本実施例ではＳｉイオンを取り上
げ、その投影飛程がゲート絶縁膜と下地との界面になる
ように設定した）。このように、一度絶縁性が劣化した
絶縁膜はイオン注入後、高温の熱処理を行なっても絶縁
性は完全には回復しない。しかし、所望の量のフッ素を
絶縁膜中ないし、その近傍にイオン注入することにより
、絶縁膜の絶縁性を回復させることが可能となる。また
、図９に示したように、フッ素イオンのみを用いれば、
絶縁膜の絶縁性はほとんど低下しない（熱処理後）。

【００１２】本発明によれば、絶縁膜の信頼性を維持し
たままイオン打込み法でチャネルＳｉ膜を非晶質化する
ことが可能となるので、大粒径の多結晶Ｓｉが得られる
。これにより、小さいオフ電流，大きいオン電流の下ゲ
ート構造ないし、ダブルゲート構造のＭＩＳ型電界効果
トランジスタを実現できる。

【００１３】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１４】実施例１ 図１に、本発明の第一の実施例を示す。まず、単結晶Ｓ
ｉ基板１０１を熱酸化して１００ｎｍのＳｉＯ２　１０
２を形成した後、減圧ＣＶＤ法によりリンを含んだ非晶
質Ｓｉ膜１０３を１００ｎｍ堆積する。本実施例におい
ては、非晶質Ｓｉ膜１０３の形成にＳｉ２Ｈ６ガスとＰ
Ｈ３　ガスを用い、５００℃の温度で形成した。この後
、８００℃，３０分の熱処理を行ない、リンを含んだ非
晶質Ｓｉ膜１０３を多結晶Ｓｉ膜１０３に変換した。

【００１５】次に、周知のリソグラフィーおよびドライ
エッチング技術によりゲート電極１０３を形成した後、
ゲート絶縁膜１０４となる２０ｎｍのＳｉＯ２　１０４
を減圧ＣＶＤ法により形成する。ＳｉＯ２　１０４の形
成には、ＳｉＨ４　ガスとＮ２Ｏガスを用い、７５０℃
の温度で形成した。続いて、減圧ＣＶＤ法により５０ｎ
ｍの多結晶Ｓｉ１０５（ａ）（図示せず）、および２０
ｎｍのＳｉＯ２　１０６を形成する。この後、イオン打
込み法によりフッ素を１×１０１５／ｃｍ２注入した。 本実施例においては、フッ素の投影飛程Ｒｐがゲート電
極１０３とゲート絶縁膜１０４の界面になるように設定
した。

【００１６】フッ素を１×１０１５／ｃｍ２　程度打ち
込むと、ゲート絶縁膜１０４上の多結晶Ｓｉ１０５（ａ
）は、非晶質Ｓｉ１０５（ｂ）になる。しかし、ゲート
電極１０３側壁のイオン注入量が少ない部分は、多結晶
Ｓｉ１０５（ａ）と非晶質Ｓｉ１０５（ｂ）が混在した
膜となる。また、ゲート電極側壁部のゲート絶縁膜中の
フッ素濃度は、ゲート電極上のそれに比べフッ素濃度が
小さくなる。本実施例においては、多結晶Ｓｉ１０５（
ａ）の非晶質化にフッ素イオンのみを用いたが、フッ素
イオンを併用すれば、その他のイオン（Ｂ，Ｓｉ，Ｇｅ
，Ｎ，Ｐ，Ａｓ，Ｏ，Ｃｌ，Ｂｒ，Ｈｅ，Ｎｅ，Ａｒ，
Ｋｒ，Ｘｅ、等）を用いても同等の結果が得られた。ま
た、これらイオンのドーズ量は、多結晶Ｓｉが非晶質Ｓ
ｉになり始める１×１０１４／ｃｍ２以上、また絶縁膜
の信頼性を確保するため１×１０１６／ｃｍ２以下の範
囲が望ましい。

【００１７】次に、表面を清浄化した後、６００℃の窒
素雰囲気中で非晶質Ｓｉ１０５（ｂ）を固相成長させ大
粒径の多結晶Ｓｉ１０５（ａ）を形成した。次に、多結
晶Ｓｉ１０５（ａ）表面のＳｉＯ２　１０６を希フッ酸
水溶液で除去した後、高温短時間酸化法により１０ｎｍ
のＳｉＯ２　１０７を形成する。本実施例においては、
上記ＳｉＯ２　１０７の形成温度を１１００℃とした。 このように固相成長の後に、高温の熱処理を行なうこと
で、多結晶Ｓｉ１０５（ａ）膜中のトラップ準位（欠陥
密度）を更に低減することが出来る。

【００１８】次に、リソグラフィー技術によりソース１
０９，ドレイン１１０形成用のホトレジストパターン１
０８を形成した後、ＢＦ２　イオンのイオン打込みを行
う。次に、８５０℃，３０分の熱処理でボロンを活性化
しソース１０９，ドレイン１１０を形成した。次に、フ
ッ酸水溶液でＳｉＯ２　１０７を除去した後、減圧ＣＶ
Ｄ法により５０ｎｍのＳｉＯ２　１１１、および常圧Ｃ
ＶＤ法により３５０ｎｍのＢＰＳＧ１１２を形成する。 続いて、９００℃，１０分の熱処理を行ない表面の平坦
化を行なった。

【００１９】次に、周知のリソグラフィー及びドライエ
ッチング技術により、上記ＢＰＳＧ１１２およびＳｉＯ
２　１１１に開口部１１３を設け、ソース１０９，ドレ
イン１１０領域およびゲート電極１０３表面（図示せず
）を露出させる。次に、スパッタ法によりＡｌ（アルミ
ニウム）１１４を堆積した後、リソグラフィーおよびド
ライエッチング技術を用いて、Ａｌ配線１１４を形成し
た。最後に、４５０℃，３０分のＨ２　アニールを行な
い、下ゲート構造の多結晶Ｓｉ　ＭＩＳ　ＦＥＴを形成
を完了する。

【００２０】図１０に、本実施例で作成した多結晶Ｓｉ
　ＭＩＳ　ＦＥＴと、従来の多結晶Ｓｉ　ＭＩＳＦＥＴ
　のドレイン電流−ゲート電圧特性の比較を示す。ゲー
ト電圧−３Ｖでドレイン電流を比較した場合、約１桁の
改善が得られた。 また、オフ電流は約１／２に減少した。

【００２１】本実施例においては、多結晶Ｓｉ　ＭＩＳ
　ＦＥＴのゲート絶縁膜１０４に、減圧ＣＶＤ法で形成
したシリコン酸化膜（ＳｉＯ２）　を用いたが、シリコ
ン窒化膜（Ｓｉ３Ｎ４）、およびシリコン酸窒化膜（オ
キシナイトライド）、またゲート電極１０３を高温，短
時間で直接酸化して得られるシリコン酸化膜（ＲＴＯ）
等を用いても同様の結果が得られた。また、完成した多
結晶Ｓｉ　ＭＩＳ　ＦＥＴのゲート絶縁膜１０４中のフ
ッ素濃度を調べた結果、７×１０１７／ｃｍ２〜２×１
０２１／ｃｍ２のフッ素を含んだ絶縁膜が良好な電気的
特性を示した。

【００２２】実施例２ 本発明の第２の実施例を図２を用いて説明する。実施例
１と同様に、熱酸化法で形成した１００ｎｍのＳｉＯ２
　２０２上に、リンを含んだ多結晶Ｓｉ２０３から成る
ゲート電極２０３を形成する。続いて、ゲート絶縁膜２
０４となる２０ｎｍのＳｉＯ２　２０４、１５０ｎｍの
多結晶Ｓｉ２０５（ａ）（図示せず）、および１５ｎｍ
のＳｉＯ２　２０６を減圧ＣＶＤ法により堆積する。次
に、イオン打込み法により、フッ素を５×１０１５／ｃ
ｍ２　注入し、多結晶Ｓｉを非晶質化する。本実施例に
おいても、フッ素の投影飛程Ｒｐはゲート電極２０３と
ゲート絶縁膜２０４の界面になるように設定した。

【００２３】次に、表面を清浄化した後、６００℃の窒
素雰囲気中で非晶質Ｓｉ２０５（ｂ）を固相成長させ大
粒径の多結晶Ｓｉ２０５（ａ）を形成する。固相成長さ
せる非晶質Ｓｉ２０５（ｂ）の膜厚と粒径の大きさには
相関があり、厚い膜厚の方がより大きな粒径の多結晶Ｓ
ｉ２０５（ａ）を得ることが出来る。また、その固相成
長温度は、６００℃から７００℃の範囲が好ましい。本
実施例においては、非晶質Ｓｉ２０５（ｂ）の膜厚を１
５０ｎｍと厚くしたため、実施例１の多結晶Ｓｉ１０５
（ａ）よりも大きな粒径の多結晶Ｓｉ２０５（ａ）が得
られた。次に、８００℃，７気圧の水蒸気雰囲気中で、
上記多結晶Ｓｉ２０５（ａ）を酸化して２９０ｎｍのＳ
ｉＯ２（図示せず）を形成する。

【００２４】この後、フッ酸水溶液により上記ＳｉＯ２
　をエッチングして、約２０ｎｍの多結晶Ｓｉ２０５（
ａ）を形成した。このような処理をすることにより、薄
い膜の固相成長では得られないような、大粒径の薄い多
結晶Ｓｉ２０５（ａ）を形成することが出来る。続いて
、実施例１と同様にソース２０９，ドレイン２１０領域
、およびＡｌ配線２１４を形成した後、Ｈ２　アニール
を行ない本発明の多結晶Ｓｉ　ＭＩＳ　ＦＥＴの形成を
終了した。

【００２５】図１１に、本実施例で作成した多結晶Ｓｉ
　ＭＩＳ　ＦＥＴと従来の多結晶Ｓｉ　ＭＩＳＦＥＴ　
のドレイン電流−ゲート電圧特性の比較を示す。ゲート
電圧−３Ｖでドレイン電流を比較した場合、約１．４　
桁の改善が得られた。また、オフ電流は約１／５に減少
した。

【００２６】実施例３ 本発明の第３の実施例を図３を用いて説明する。まず、
熱酸化法で形成した１００ｎｍのＳｉＯ２　３０２上に
、リンを含んだ多結晶Ｓｉ３０３から成るゲート電極３
０３を形成する。続いて、ゲート絶縁膜３０４となる２
０ｎｍのＳｉＯ２３０４を減圧ＣＶＤ法で堆積した後、
実施例２に記載した方法でフッ素イオン注入を行ない、
１０ｎｍの多結晶Ｓｉ３０５（ａ）を形成する。次に、
減圧ＣＶＤ法で１００ｎｍの多結晶Ｓｉ３０９，３１０
，３１５、および２０ｎｍのＳｉＯ２３０７を堆積した
後、リソグラフィー技術により、ソース３０９，ドレイ
ン３１０３１０形成用のホトレジストパターン３０８を
形成し、ＢＦ２　イオンのイオン注入を行う。本実施例
においては、ソース３０９，ドレイン３１０のボロン濃
度を２×１０２０／ｃｍ２　とした。次に、８５０℃，
３０分の熱処理でボロンを活性化した後、希フッ酸水溶
液で上記ＳｉＯ２　３０７を除去する。続いて、アンモ
ニア水溶液（３０％ＮＨ４ＯＨ）で上記多結晶Ｓｉ３０
９，３１０，３１５のノンドープ領域３１５をエッチン
グする。

【００２７】アンモニア水溶液はＳｉＯ２　をエッチン
グしないので、下地の１０ｎｍの多結晶Ｓｉ３０５（ａ
）表面に成長している自然酸化膜でエッチングは終了す
る。また、アンモニア水溶液はボロンを高濃度に含んだ
Ｓｉ３０９，３１０も、ほとんどエッチングしないので
図３（ｃ）に示したように、チャネル領域だけが１０ｎ
ｍの多結晶Ｓｉ３０５（ａ）となる。続いて、実施例１
と同様にソース３０９，ドレイン３１０領域、およびＡ
ｌ配線３１４を形成した後、Ｈ２　アニールを行ない本
発明の多結晶ＳｉＭＩＳ　ＦＥＴの形成を終了した。

【００２８】図１２に、本実施例で作成した多結晶Ｓｉ
　ＭＩＳ　ＦＥＴと、従来の多結晶Ｓｉ　ＭＩＳＦＥＴ
　のドレイン電流−ゲート電圧特性の比較を示す。ゲー
ト電圧−３Ｖでドレイン電流を比較した場合、約１．６
　桁の改善が得られた。また、オフ電流は約１／６に減
少した。

【００２９】実施例４ 本発明の第４の実施例を図４を用いて説明する。熱酸化
法で形成した１００ｎｍのＳｉＯ２　４０２上に、リン
を含んだ多結晶Ｓｉ４０３から成る第１のゲート電極４
０３（ａ）を形成する。続いて、第１のゲート絶縁膜４
０４（ａ）となる２０ｎｍのＳｉＯ２　４０４（ａ）、
４０ｎｍの多結晶Ｓｉ４０５（ａ）、および２０ｎｍの
ＳｉＯ２　４０７を減圧ＣＶＤ法により堆積する。次に
、実施例１に記載した方法でフッ素イオン注入を行ない
、大粒径の多結晶Ｓｉ４０５（ａ）を形成する。続いて
、上記ＳｉＯ２　４０７をフッ酸水溶液で除去した後、
減圧ＣＶＤ法により第２のゲート絶縁膜４０４（ｂ）と
なる２０ｎｍのＳｉＯ２４０４（ｂ）、５０ｎｍのリン
を含んだ多結晶Ｓｉ４０３（ｂ）、および２０ｎｍのＳ
ｉＯ２　４０６を形成する。

【００３０】次に、リソグラフィーおよびドライエッチ
ング技術により上記ＳｉＯ２　４０６，多結晶Ｓｉ４０
３（ｂ）を加工して第２のゲート電極４０３（ｂ）を形
成する。次に、この第２のゲート電極４０３（ｂ）をマ
スクとしてソース４０９，ドレイン４１０となる領域に
ＢＦ２　イオンをイオン打込み法で注入する。本実施例
においてはソース４０９，ドレイン４１０のボロン濃度
を５×１０１９／ｃｍ３　とした。続いて、実施例１と
同様に、層間絶縁膜４１１，４１２、コンタクトホール
４１３、Ａｌ配線４１４形成後、Ｈ２　アニールを行な
い本発明の多結晶Ｓｉ　ＭＩＳＦＥＴ　の形成を終了し
た。

【００３１】図１３に、本実施例で作成した多結晶Ｓｉ
　ＭＩＳ　ＦＥＴと従来の多結晶Ｓｉ　ＭＩＳＦＥＴ　
のドレイン電流−ゲート電圧特性の比較を示す。ゲート
電圧−３Ｖでドレイン電流を比較した場合、約２桁の改
善が得られた。また、オフ電流は約１／５に減少した。

【００３２】実施例５ 次に、本発明を完全ＣＭＯＳ型のＳＲＡＭのメモリセル
に応用した実施例を説明する。図５は本実施例のＳＲＡ
Ｍの製造工程を示すための半導体装置の断面図、図６は
その等価回路、図７はその平面図である。本実施例では
、メモリセルを構成するインバータの負荷素子として多
結晶Ｓｉ　ｐチャネルＭＩＳ　ＦＥＴ６０１，６０２を
用いた。

【００３３】まず、ｎ型Ｓｉ基板５０１上に、ｐウェル
領域５０２および素子分離領域５０３を公知の技術を用
いて形成する。次に、熱酸化法を用いて、１０ｎｍのゲ
ート絶縁膜５０４を形成した後、駆動ＭＯＳ　ＦＥＴ　
６０３，６０４のゲート電極５０５（ａ）と転送ＭＯＳ
　ＦＥＴ６０５，６０６　の拡散層５０６とを接続する
ための接続孔５０７を形成する。次に、上記駆動ＭＯＳ
　ＦＥＴ　６０３，６０４のゲート電極５０５（ａ）　
および転送ＭＯＳ　ＦＥＴ６０５，６０６のゲート電極
５０５（ｂ）を構成するために、減圧ＣＶＤ法により２
００ｎｍのリンドープＳｉ５０５（ａ），５０５（ｂ）
、１５０ｎｍのＳｉＯ２　５０８を堆積する。続いて、
周知のホトリソグラフィーおよびドライエッチング技術
を用いて上記、リンドープＳｉ５０５（ａ），５０５（
ｂ）、ＳｉＯ２　５０８を加工しゲート電極５０５（ａ
），５０５（ｂ）とする。次に、ソース，ドレイン領域
の低濃度領域となる部分にリンをイオン注入した後、減
圧ＣＶＤ法により３００ｎｍのＳｉＯ２　５０９を堆積
する。続いて、ドライエッチング法により上記ＳｉＯ２
　５０９を異方的にエッチングして側壁絶縁膜５０９を
形成する。この後、ヒ素（Ａｓ）をドーズ量２×１０１
５／ｃｍ２　イオン注入し、窒素雰囲気中で９００℃，
１０分の熱処理を行ない、ソース，ドレイン領域となる
拡散層５０６の形成を終了する。

【００３４】次に、減圧ＣＶＤ法により層間絶縁膜５１
０となるＳｉＯ２　５１０を１５０ｎｍ堆積した後、多
結晶Ｓｉ　ｐチャネルＭＩＳＦＥＴ６０１，６０２のゲ
ート電極５１２（ａ），５１２（ｂ），７０１（ａ），
７０１（ｂ）と駆動ｎＭＯＳＦＥＴ６０３，６０４のゲ
ート電極５０５（ａ）とを接続するための接続孔５１１
を形成する。次に、減圧ＣＶＤ法によりリンドープＳｉ
５１２（ａ），５１２（ｂ）を堆積した後、リソグラフ
ィーおよびドライエッチング技術により上記リンドープ
Ｓｉ５１２（ａ），５１２（ｂ）を所定形状に加工して
、多結晶ＳｉｐチャネルＭＩＳ　ＦＥＴ６０１，６０２
のゲート電極５１２（ａ），５１２（ｂ），７０２（ａ
），７０２（ｂ）とする。

【００３５】次に、減圧ＣＶＤ法により、多結晶Ｓｉ　
ｐチャネルＭＩＳＦＥＴ６０１，６０２のゲート絶縁膜
５１３となるＳｉＯ２　５１３を２０ｎｍ堆積した後、
多結晶Ｓｉ　ｐチャネルＭＩＳ　ＦＥＴ６０１，６０２
のドレイン領域５（ｂ），７０３（ａ），７０３（ｂ）
と対向するインバータのゲート電極５１２（ａ），７０
２（ｂ），７０２（ａ）とを接続するための接続孔５１
４，７０４（ａ），７０４（ｂ）を形成する。次に、実
施例３に記載した方法で、多結晶Ｓｉ　ｐチャネルＭＩ
Ｓ　ＦＥＴ６０１，６０２のソース５（ａ），７０５（
ａ），７０５（ｂ）、ドレイン５（ｂ），７０３（ａ）
，７０３（ｂ）およびチャネル領域５（ｃ），７０６（
ａ），７０６（ｂ）を形成する。本実施例においては、
ソース領域５（ｃ），７０５（ａ），７０５（ｂ）と共
通電源配線５１５，７０７を同層で形成した。このよう
な構造にすることで、チャネル領域５（ｃ），７０６（
ａ），７０６（ｂ）の薄膜化に伴う配線抵抗の増大を防
止することが出来る。

【００３６】次に、減圧ＣＶＤ法でＳｉＯ２　５１６を
５０ｎｍ、常圧ＣＶＤ法でＢＰＳＧ５１７を３５０ｎｍ
堆積した後、窒素雰囲気中で９００℃，３０分の熱処理
を行なう。続いて、転送ＭＯＳ　ＦＥＴの拡散層５０６
と第１層配線５１９とを接続するための接続孔５１８を
形成した後、チタンナイトライド（ＴｉＮ），タングス
テン（Ｗ）を蒸着しリソグラフィーおよびドライエッチ
ング技術により所定形状に加工し第１層配線５１９とす
る。次に、常圧ＣＶＤ法によりＰＳＧ５２０を４００ｎ
ｍ堆積した後、第１層配線５１９と第２層配線５２２（
ａ），５２２（ｂ）とを接続させるための接続孔５２１
を形成する。

【００３７】この後、チタンナイトライド（ＴｉＮ）５
２２（ａ），アルミニウム（Ａｌ）５２２（ｂ）の蒸着
，加工を行ない、これを第２層配線５２２（ａ），５２
２（ｂ）とする。次に、水素雰囲気中で４５０℃，３０
分の熱処理を行なった後、最終保護膜としてプラズマＣ
ＶＤ法によりＳｉ３Ｎ４を１μｍ堆積し、所定形状に加
工する。最後に、窒素雰囲気中で４００℃，３０分の熱
処理を行ない、本発明の半導体装置の形成を終了する。

【００３８】本実施例により形成した、メモリセルの待
機時消費電流は、１ビット当り０．０１ｐＡと極めて小
さな値が得られた。また、オン電流は、０．１μＡ　と
大きい値が得られた。これにより、メモリセル内のハイ
ノード電位の安定性が増し、ソフトエラー率が大幅に減
少した。

【００３９】

【発明の効果】本発明によれば、ゲート絶縁膜の信頼性
を劣化させることなく、大粒径の多結晶Ｓｉを得ること
が出来るので、小さいオフ電流，大きいオン電流の下ゲ
ート構造ないしダブルゲート構造の多結晶Ｓｉ　ｐチャ
ネルＭＩＳＦＥＴが実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図である。

【図２】本発明の第２の実施例を示す断面図である。

【図３】本発明の第３の実施例を示す断面図である。

【図４】本発明の第４の実施例を示す断面図である。

【図５】本発明の第５の実施例を示す断面図である。

【図６】本発明の第５の実施例を示す等価回路である。

【図７】本発明の第５の実施例を示す平面図である。

【図８】絶縁耐圧とイオン注入量の関係を説明する特性
図である。

【図９】絶縁耐圧とイオン注入量の関係を説明する特性
図である。

【図１０】本発明の第１の実施例の電流−電圧特性を説
明する特性図である。

【図１１】本発明の第２の実施例の電流−電圧特性を説
明する特性図である。

【図１２】本発明の第３の実施例の電流−電圧特性を説
明する特性図である。

【図１３】本発明の第４の実施例の電流−電圧特性を説
明する特性図である。

【符号の説明】

１０１，２０１，３０１，４０１，５０１…単結晶Ｓｉ
、１０２，２０２，３０２，４０２…熱酸化膜、１０３
，２０３，３０３，４０３（ａ），５１２（ａ），５１
２（ｂ），７０２（ａ），７０２（ｂ）…ｐｏｌｙ　Ｓ
ｉ　ＭＩＳ　ＦＥＴ　の下ゲート電極、４０３（ｂ）…
ｐｏｌｙ　Ｓｉ　ＭＩＳ　ＦＥＴ　の上ゲート電極、１
０４，２０４，３０４，４０４（ａ），４０４（ｂ），
５１３…ｐｏｌｙ　Ｓｉ　ＭＩＳ　ＦＥＴ　のゲート絶
縁膜、１０５（ａ），２０５（ａ），３０５（ａ），４
０５　（ａ），５　（ｃ），７０６（ａ），７０６（ｂ
）…ｐｏｌｙ　Ｓｉ　ＭＩＳＦＥＴ　のチャネル領域、
１０９，１１０，２０９，２１０，３０９，３１０，４
０９，４１０，５（ａ），５（ｃ），７０３（ａ），７
０３（ｂ），７０５（ａ），７０５（ｂ）…ｐｏｌｙ　
Ｓｉ　ＭＩＳＦＥＴ　のソース，ドレイン領域、１１１
，１１２，２１１，２１２，３１１，３１２，４１１，
４１２…層間絶縁膜、１１４，２１４，３１４，４１４
…Ａｌ配線、５０２…ｐウェル領域、５０３…素子分離
領域、５０４…ゲート絶縁膜、５０５（ａ），５０５（
ｂ）…ゲート電極、５０８，５０９，５１０，５１６，
５１７，５２０…層間絶縁膜、５１９…第１層配線、５
２２（ａ），５２２（ｂ）…第２層配線、７０７…共通
電源配線、６０１，６０２…ｐｏｌｙ　Ｓｉ　ＭＩＳ　
ＦＥＴ　、６０３，６０４…駆動ＭＯＳ　ＦＥＴ、６０
５，６０６…転送ＭＯＳ　ＦＥＴ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】ゲート絶縁膜の少なくとも一部が、チャネ
   ルよりも先に形成された多結晶ＳｉＭＩＳ　ＦＥＴ　に
   おいて、上記チャネルに接したゲート絶縁膜中にフッ素
   が導入されていることを特徴とする半導体装置。
2. 【請求項２】請求項１に記載したゲート絶縁膜中のフッ
   素濃度が熱処理後において、７×１０１７／ｃｍ２から
   ２×１０２１／ｃｍ２の範囲であることを特徴とする特
   許請求の範囲第１項記載の半導体装置。
3. 【請求項３】請求項１に記載した多結晶Ｓｉ　ＭＩＳ　
   ＦＥＴのチャネルが、イオン打込み法で非晶質化したＳ
   ｉ膜を固相成長させた多結晶Ｓｉ膜であることを特徴と
   する特許請求の範囲第１項記載の半導体装置。
4. 【請求項４】請求項１に記載したフッ素の導入がイオン
   打込み法で行なわれ、かつ多結晶Ｓｉ　ＦＥＴのチャネ
   ルを通してゲート絶縁膜中ないしその近傍に、フッ素を
   導入することを特徴とする半導体装置の製造方法。
5. 【請求項５】請求項４に記載したフッ素のドーズ量が、
   １×１０１４／ｃｍ２　以上１×１０１６／ｃｍ２　以
   下であることを特徴とする特許請求の範囲第４項記載の
   半導体装置の製造方法。
6. 【請求項６】請求項５に記載したフッ素イオンの投影飛
   程が、ゲート絶縁膜とチャネル多結晶Ｓｉ界面から、ゲ
   ート絶縁膜とゲート電極界面の範囲になるようにするこ
   とを特徴とする特許請求の範囲第５項記載の半導体装置
   の製造方法。
7. 【請求項７】請求項４に記載した非晶質Ｓｉ膜の固相成
   長温度が、６００℃ないし７００℃であることを特徴と
   する特許請求の範囲第４項記載の半導体装置の製造方法
   。
8. 【請求項８】請求項１〜３に記載した多結晶Ｓｉ　ＭＩ
   Ｓ　ＦＥＴをスタティック型ランダムアクセスメモリの
   メモリセルの負荷素子としたことを特徴とする特許請求
   の範囲第１項〜３項記載の半導体装置。