JP2002100767A - 半導体素子 - Google Patents
半導体素子Info
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- JP2002100767A JP2002100767A JP2000290937A JP2000290937A JP2002100767A JP 2002100767 A JP2002100767 A JP 2002100767A JP 2000290937 A JP2000290937 A JP 2000290937A JP 2000290937 A JP2000290937 A JP 2000290937A JP 2002100767 A JP2002100767 A JP 2002100767A
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- dielectric
- lattice constant
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高誘電率であるとともに界面特性を良好に保
持することが可能なゲート絶縁膜を有するＭＯＳ電界効
果トランジスタを提供する。 【解決手段】 Ｓｉを主成分とする半導体基板（１）
と、前記半導体基板上に直接接合してエピタキシャル成
長されたペロブスカイト誘電体を含むゲート絶縁膜
（３）とを具備するＭＯＳ電界効果トランジスタであ
る。前記ペロブスカイト誘電体の格子定数は3.84Å＜ａ
＜3.88Åであることを特徴とする。前記ペロブスカイト
誘電体は、Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d（０．８≦
ｘ≦１．０、０≦ｙ≦０．５、ｄは酸素欠損を表わし、
０≦ｄ≦０．１である。）で表わされる組成を有するこ
とが好ましい。
持することが可能なゲート絶縁膜を有するＭＯＳ電界効
果トランジスタを提供する。 【解決手段】 Ｓｉを主成分とする半導体基板（１）
と、前記半導体基板上に直接接合してエピタキシャル成
長されたペロブスカイト誘電体を含むゲート絶縁膜
（３）とを具備するＭＯＳ電界効果トランジスタであ
る。前記ペロブスカイト誘電体の格子定数は3.84Å＜ａ
＜3.88Åであることを特徴とする。前記ペロブスカイト
誘電体は、Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d（０．８≦
ｘ≦１．０、０≦ｙ≦０．５、ｄは酸素欠損を表わし、
０≦ｄ≦０．１である。）で表わされる組成を有するこ
とが好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に高速かつ高集積化が可能なＭＯＳトランジスタ
に関する。
り、特に高速かつ高集積化が可能なＭＯＳトランジスタ
に関する。
【０００２】
【従来の技術】ＬＳＩの高速化・高集積化は、スケーリ
ング則によるＭＯＳデバイスの微細化によって進められ
てきた。これは、絶縁膜、ゲート長等のＭＯＳデバイス
の各部分を、高さ方向および横方向における寸法を同時
に縮小することで、微細化時に素子の特性を正常に保
ち、また性能を上げることを可能にしてきた。スケーリ
ング則によると、ＭＯＳトランジスタは微細化の一途を
たどっており、西暦２０００年以降の次世代ＭＯＳトラ
ンジスタにはＳｉＯ2ゲート絶縁膜は２ｎｍ以下の膜厚
が要求されている。しかしながら、この膜厚領域は直接
トンネル電流が流れ始める厚さであり、リーク電流の抑
制ができず、消費電力の増加等の問題を回避することが
できない。よって、ＳｉＯ2よりも誘電率が高い材料を
用いてゲート絶縁膜を形成し、シリコン酸化膜換算実効
膜厚を２ｎｍ以下に抑えつつ、物理膜厚を稼いでリーク
電流を抑えることが必要である。また、ＭＯＳトランジ
スタでは、リーク電流の抑制とともに、電界効果トラン
ジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔｉｖｅ−Ｔ
ｒａｎｓｉｓｔｏｒ）であるために、Ｓｉ界面特性が特
に重要である。よって、高誘電率であり、かつ界面特性
を良好に保持できる絶縁膜ゲートが必要となる。
ング則によるＭＯＳデバイスの微細化によって進められ
てきた。これは、絶縁膜、ゲート長等のＭＯＳデバイス
の各部分を、高さ方向および横方向における寸法を同時
に縮小することで、微細化時に素子の特性を正常に保
ち、また性能を上げることを可能にしてきた。スケーリ
ング則によると、ＭＯＳトランジスタは微細化の一途を
たどっており、西暦２０００年以降の次世代ＭＯＳトラ
ンジスタにはＳｉＯ2ゲート絶縁膜は２ｎｍ以下の膜厚
が要求されている。しかしながら、この膜厚領域は直接
トンネル電流が流れ始める厚さであり、リーク電流の抑
制ができず、消費電力の増加等の問題を回避することが
できない。よって、ＳｉＯ2よりも誘電率が高い材料を
用いてゲート絶縁膜を形成し、シリコン酸化膜換算実効
膜厚を２ｎｍ以下に抑えつつ、物理膜厚を稼いでリーク
電流を抑えることが必要である。また、ＭＯＳトランジ
スタでは、リーク電流の抑制とともに、電界効果トラン
ジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔｉｖｅ−Ｔ
ｒａｎｓｉｓｔｏｒ）であるために、Ｓｉ界面特性が特
に重要である。よって、高誘電率であり、かつ界面特性
を良好に保持できる絶縁膜ゲートが必要となる。
【０００３】近年、ゲート絶縁膜としてＳｉＯ2やシリ
コン窒化膜に代わり、誘電率がより大きい金属酸化物を
ゲート絶縁膜として用いる、いわゆる高誘電体（Ｈｉｇ
ｈ−Ｋ）ゲート絶縁膜の研究が盛んに行なわれている。
ペロブスカイト型酸化物誘電体は、誘電率が非常に高い
ことからこのような高誘電体ゲート絶縁膜材料として適
した材料といえる。しかしながら、この種のペロブスカ
イト誘電体を多結晶膜として用いる場合、結晶性が低
く、結晶欠陥が多いため誘電率が本来の値より低かった
り、リーク電流が大きいといった問題が発生している。
コン窒化膜に代わり、誘電率がより大きい金属酸化物を
ゲート絶縁膜として用いる、いわゆる高誘電体（Ｈｉｇ
ｈ−Ｋ）ゲート絶縁膜の研究が盛んに行なわれている。
ペロブスカイト型酸化物誘電体は、誘電率が非常に高い
ことからこのような高誘電体ゲート絶縁膜材料として適
した材料といえる。しかしながら、この種のペロブスカ
イト誘電体を多結晶膜として用いる場合、結晶性が低
く、結晶欠陥が多いため誘電率が本来の値より低かった
り、リーク電流が大きいといった問題が発生している。
【０００４】近年、分子線エピタキシ（ＭＢＥ）法を用
いて、ＳｒＴｉＯ3をＳｉ基板上にエピタキシャル成長
させたゲート絶縁膜が報告された。ここでは、シリコン
酸化膜の形成を抑制するために、ＳｒＴｉＯ3成膜に先
立って、Ｓｒシリサイドをサブモノレイヤ形成した後、
Ｓｉ上にＳｒＴｉＯ3の直接接合が実現されている。
（Ｒ．Ａ．ＭｃＫｅｅら、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔ
ｔ．８１，３０１４（１９９８））。
いて、ＳｒＴｉＯ3をＳｉ基板上にエピタキシャル成長
させたゲート絶縁膜が報告された。ここでは、シリコン
酸化膜の形成を抑制するために、ＳｒＴｉＯ3成膜に先
立って、Ｓｒシリサイドをサブモノレイヤ形成した後、
Ｓｉ上にＳｒＴｉＯ3の直接接合が実現されている。
（Ｒ．Ａ．ＭｃＫｅｅら、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔ
ｔ．８１，３０１４（１９９８））。
【０００５】このようなエピタキシャル成長したＳｒＴ
ｉＯ3膜は、結晶性が高く、粒界が存在しないことか
ら、極めて均質でかつリーク電流の低いゲート絶縁膜が
期待できる。なお、Ｓｉ上にエピタキシャル成長された
ＳｒＴｉＯ3膜においては、ＳｒＴｉＯ3は面内で４５度
回転した形で成長する。したがって、Ｓｉの格子定数に
対してペロブスカイト誘電体の格子定数の√２倍が一致
する場合に格子マッチングが最適である。しかしなが
ら、ＳｒＴｉＯ3の格子定数はこの最適マッチングの格
子定数よりやや大きく、これによりＳｒＴｉＯ3には格
子欠陥や転移が発生し、これに起因したリーク電流の増
大や界面電子トラップの発生やこれに起因するスレッシ
ョルド電圧のシフト、チャネルモビリティの低下が起こ
るという問題点があった。
ｉＯ3膜は、結晶性が高く、粒界が存在しないことか
ら、極めて均質でかつリーク電流の低いゲート絶縁膜が
期待できる。なお、Ｓｉ上にエピタキシャル成長された
ＳｒＴｉＯ3膜においては、ＳｒＴｉＯ3は面内で４５度
回転した形で成長する。したがって、Ｓｉの格子定数に
対してペロブスカイト誘電体の格子定数の√２倍が一致
する場合に格子マッチングが最適である。しかしなが
ら、ＳｒＴｉＯ3の格子定数はこの最適マッチングの格
子定数よりやや大きく、これによりＳｒＴｉＯ3には格
子欠陥や転移が発生し、これに起因したリーク電流の増
大や界面電子トラップの発生やこれに起因するスレッシ
ョルド電圧のシフト、チャネルモビリティの低下が起こ
るという問題点があった。
【０００６】
【発明が解決しようとする課題】上述したように、ＬＳ
Ｉの高集積化を目指し、性能を維持、向上させながら微
細化を進めるためには、高誘電率であり、かつ界面特性
を良好に保持できる絶縁膜ゲートが必要となる。しかし
ながら、Ｓｉ基板との界面にシリコン酸化膜を形成する
ことなく高誘電率を保ち、かつ良好な界面特性をもつゲ
ート絶縁膜は実現されていない。
Ｉの高集積化を目指し、性能を維持、向上させながら微
細化を進めるためには、高誘電率であり、かつ界面特性
を良好に保持できる絶縁膜ゲートが必要となる。しかし
ながら、Ｓｉ基板との界面にシリコン酸化膜を形成する
ことなく高誘電率を保ち、かつ良好な界面特性をもつゲ
ート絶縁膜は実現されていない。
【０００７】本発明は、このような問題点を解決するた
めになされたものであり、高誘電率であるとともに界面
特性を良好に保持することが可能なゲート絶縁膜を有す
るＭＯＳトランジスタを提供することを目的とする。
めになされたものであり、高誘電率であるとともに界面
特性を良好に保持することが可能なゲート絶縁膜を有す
るＭＯＳトランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、Ｓｉを主成分とする半導体基板と、前記
半導体基板上に直接接合してエピタキシャル成長された
ペロブスカイト誘電体を含むゲート絶縁膜とを具備し、
前記ペロブスカイト誘電体の格子定数は３．８４Å＜ａ
＜３．８８Åであることを特徴とするＭＯＳ電界効果ト
ランジスタを提供する。
に、本発明は、Ｓｉを主成分とする半導体基板と、前記
半導体基板上に直接接合してエピタキシャル成長された
ペロブスカイト誘電体を含むゲート絶縁膜とを具備し、
前記ペロブスカイト誘電体の格子定数は３．８４Å＜ａ
＜３．８８Åであることを特徴とするＭＯＳ電界効果ト
ランジスタを提供する。
【０００９】前記ペロブスカイト誘電体は、以下で表わ
される組成を有することが好ましい。
される組成を有することが好ましい。
【００１０】Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d （ここで、０．８≦ｘ≦１．０、０≦ｙ≦０．５、ｄは
酸素欠損を表わし、０≦ｄ≦０．１である。） また本発明は、Ｓｉを主成分とする半導体基板と、前記
半導体基板上に順次エピタキシャル成長された第一およ
び第二のペロブスカイト誘電体からなる中間層およびゲ
ート絶縁膜とを具備し、前記中間層を構成する第一のペ
ロブスカイト誘電体の格子定数は３．８４Å＜ａ＜３．
８８Åであり、前記ゲート絶縁膜を構成する第二のペロ
ブスカイト誘電体の格子定数は、前記第一のペロブスカ
イト誘電体の格子定数より大きいことを特徴とするＭＯ
Ｓ電界効果トランジスタを提供する。
酸素欠損を表わし、０≦ｄ≦０．１である。） また本発明は、Ｓｉを主成分とする半導体基板と、前記
半導体基板上に順次エピタキシャル成長された第一およ
び第二のペロブスカイト誘電体からなる中間層およびゲ
ート絶縁膜とを具備し、前記中間層を構成する第一のペ
ロブスカイト誘電体の格子定数は３．８４Å＜ａ＜３．
８８Åであり、前記ゲート絶縁膜を構成する第二のペロ
ブスカイト誘電体の格子定数は、前記第一のペロブスカ
イト誘電体の格子定数より大きいことを特徴とするＭＯ
Ｓ電界効果トランジスタを提供する。
【００１１】本発明者らは、半導体基板上に直接接合し
てエピタキシャル成長させた特定の格子定数を有するペ
ロブスカイト誘電体層は、高誘電率であるとともに、界
面特性を良好に保持することができるゲート絶縁膜とな
り得ることを見出して、本発明をなすに至ったものであ
る。
てエピタキシャル成長させた特定の格子定数を有するペ
ロブスカイト誘電体層は、高誘電率であるとともに、界
面特性を良好に保持することができるゲート絶縁膜とな
り得ることを見出して、本発明をなすに至ったものであ
る。
【００１２】ここで示した格子定数は、立方晶で表示し
た室温の値であるが、このペロブスカイト結晶が正方晶
あるいは斜方晶の場合には、擬立方晶として換算した際
に、この値に相当する格子定数あるいは単位胞体積を有
するペロブスカイト誘電体であればよい。
た室温の値であるが、このペロブスカイト結晶が正方晶
あるいは斜方晶の場合には、擬立方晶として換算した際
に、この値に相当する格子定数あるいは単位胞体積を有
するペロブスカイト誘電体であればよい。
【００１３】また、Ｓｉを主成分とする半導体基板上に
こうした格子定数を有するペロブスカイト誘電体をＳｉ
Ｏ2層なしに直接形成するために、基板上にサブモノレ
イヤから１，２モノレイヤー程度のアルカリ土類シリサ
イドあるいは希土類シリサイド等を形成した後、ペロブ
スカイト誘電体を堆積してもよい。
こうした格子定数を有するペロブスカイト誘電体をＳｉ
Ｏ2層なしに直接形成するために、基板上にサブモノレ
イヤから１，２モノレイヤー程度のアルカリ土類シリサ
イドあるいは希土類シリサイド等を形成した後、ペロブ
スカイト誘電体を堆積してもよい。
【００１４】さらに、３．８４Å＜ａ＜３．８８Åの格
子定数を有する第一のペロブスカイト誘電体層を中間層
として半導体基板上にエピタキシャル成長させ、この中
間層の上により大きな格子定数を有する第二のペロブス
カイト誘電体を堆積してゲート絶縁膜を形成した場合に
は、Ｓｉ界面近傍の格子欠陥を低減することも可能であ
る。
子定数を有する第一のペロブスカイト誘電体層を中間層
として半導体基板上にエピタキシャル成長させ、この中
間層の上により大きな格子定数を有する第二のペロブス
カイト誘電体を堆積してゲート絶縁膜を形成した場合に
は、Ｓｉ界面近傍の格子欠陥を低減することも可能であ
る。
【００１５】本発明のような特定のペロブスカイト誘電
体を含むゲート絶縁膜を形成することによって、Ｓｉと
格子整合の良好な誘電体／Ｓｉ直接接合が得られ、ミス
マッチの低減により界面欠陥の低減か可能となり、界面
特性の良好なゲート絶縁膜が実現できる。
体を含むゲート絶縁膜を形成することによって、Ｓｉと
格子整合の良好な誘電体／Ｓｉ直接接合が得られ、ミス
マッチの低減により界面欠陥の低減か可能となり、界面
特性の良好なゲート絶縁膜が実現できる。
【００１６】なお、サブ１００ｎｍ領域において、超高
速ロジックＵＬＳＩの実現には、そのＣＭＯＳ回路の高
速化が必須である。そのためには、ＭＯＳＦＥＴのキャ
リア移動度の向上、およびその寄生素子（ソース／ドレ
イン抵抗、接合容量等）の低減化を両立することが重要
となる。したがって、薄膜ＳＯＩ素子構造は、チャネル
に高濃度不純物が不要（ＳＯＩ層の薄膜化によって短チ
ャネル効果を抑制）のため、キャリアの高移動度が実現
でき（キャリアの不純物とのクーロン散乱の抑制）、ま
た厚い埋め込み酸化膜構造によるソース／ドレイン接合
の低容量化が達成できるため、非常に有望な素子構造で
ある。
速ロジックＵＬＳＩの実現には、そのＣＭＯＳ回路の高
速化が必須である。そのためには、ＭＯＳＦＥＴのキャ
リア移動度の向上、およびその寄生素子（ソース／ドレ
イン抵抗、接合容量等）の低減化を両立することが重要
となる。したがって、薄膜ＳＯＩ素子構造は、チャネル
に高濃度不純物が不要（ＳＯＩ層の薄膜化によって短チ
ャネル効果を抑制）のため、キャリアの高移動度が実現
でき（キャリアの不純物とのクーロン散乱の抑制）、ま
た厚い埋め込み酸化膜構造によるソース／ドレイン接合
の低容量化が達成できるため、非常に有望な素子構造で
ある。
【００１７】本発明におけるゲート絶縁膜は、通常のＳ
ｉ基板上に形成されたＭＯＳトランジスタと同様、この
ようなＳＯＩ基板上に作製されたＭＯＳトランジスタに
適用することももちろん可能である。
ｉ基板上に形成されたＭＯＳトランジスタと同様、この
ようなＳＯＩ基板上に作製されたＭＯＳトランジスタに
適用することももちろん可能である。
【００１８】さらに最近、ＣＭＯＳ回路の高速化のた
め、ＳＯＩ基板のＳｉ層に応力ひずみを加えることによ
って、キャリア移動度の向上が実現できる。このひずみ
Ｓｉにおいては、格子定数の大きなＳｉＧｅ層上にＳｉ
層を堆積してＳｉ層に基板面内方向の引っ張り応力を与
え、面内方向の格子定数を延伸させる。その結果とし
て、Ｓｉのバンド構造が変調され、キャリアのサブバン
ド間の散乱が減少するとともに、その実効質量も低減す
ることを利用したものである。これにより、ひずみＳｉ
層中ではキャリア移動度の向上が実現できるわけであ
る。
め、ＳＯＩ基板のＳｉ層に応力ひずみを加えることによ
って、キャリア移動度の向上が実現できる。このひずみ
Ｓｉにおいては、格子定数の大きなＳｉＧｅ層上にＳｉ
層を堆積してＳｉ層に基板面内方向の引っ張り応力を与
え、面内方向の格子定数を延伸させる。その結果とし
て、Ｓｉのバンド構造が変調され、キャリアのサブバン
ド間の散乱が減少するとともに、その実効質量も低減す
ることを利用したものである。これにより、ひずみＳｉ
層中ではキャリア移動度の向上が実現できるわけであ
る。
【００１９】本発明におけるゲート絶縁膜は、このよう
なひずみシリコンＳＯＩ基板上に作製されたＭＯＳトラ
ンジスタに適用することも、もちろん可能である。この
際には、ＭＯＳトランジスタを形成するＳｉ層の面内格
子定数が通常のバルクＳｉに比べて大きな値を有してい
るため、ゲート絶縁膜に用いるエピタキシャル絶縁膜の
格子定数もひずみＳｉのそれに合わせて調整することが
必要になる。
なひずみシリコンＳＯＩ基板上に作製されたＭＯＳトラ
ンジスタに適用することも、もちろん可能である。この
際には、ＭＯＳトランジスタを形成するＳｉ層の面内格
子定数が通常のバルクＳｉに比べて大きな値を有してい
るため、ゲート絶縁膜に用いるエピタキシャル絶縁膜の
格子定数もひずみＳｉのそれに合わせて調整することが
必要になる。
【００２０】
【発明の実施の形態】以下、図面を参照しつつ、本発明
を具体的に説明する。
を具体的に説明する。
【００２１】図１は、本発明の基本的な実施例に係るｎ
チャネルＭＯＳトランジスタの一例の断面構造を示した
図である。図示するように、ｐ型シリコン基板1中には
素子分離領域２が離間して形成され、ｎ型不純物が導入
された拡散層（ソース・ドレイン領域）５がそれぞれに
隣接して設けられている。また、基板１上にはゲート絶
縁膜３を介してゲート電極４が形成され、ゲート電極４
の側壁には、例えばＣＶＤシリコン窒化膜などからなる
絶縁膜６が設けられている。
チャネルＭＯＳトランジスタの一例の断面構造を示した
図である。図示するように、ｐ型シリコン基板1中には
素子分離領域２が離間して形成され、ｎ型不純物が導入
された拡散層（ソース・ドレイン領域）５がそれぞれに
隣接して設けられている。また、基板１上にはゲート絶
縁膜３を介してゲート電極４が形成され、ゲート電極４
の側壁には、例えばＣＶＤシリコン窒化膜などからなる
絶縁膜６が設けられている。
【００２２】ゲート電極４、側壁絶縁膜６および素子分
離領域２の上には、例えばＣＶＤシリコン酸化膜などか
らなる層間絶縁膜７が形成され、この層間絶縁膜７に設
けられたコンタクト孔を介して、ゲート電極４およびソ
ース・ドレイン領域５にＡｌ配線８が接続されている。
離領域２の上には、例えばＣＶＤシリコン酸化膜などか
らなる層間絶縁膜７が形成され、この層間絶縁膜７に設
けられたコンタクト孔を介して、ゲート電極４およびソ
ース・ドレイン領域５にＡｌ配線８が接続されている。
【００２３】（実施例１）ここで、図２を参照して、本
発明におけるゲート絶縁膜の製造方法の一例について詳
細に説明する。
発明におけるゲート絶縁膜の製造方法の一例について詳
細に説明する。
【００２４】まず、面方位（１００）、比抵抗４〜６Ω
ｃｍのｐ型シリコン基板１１上に、反応性イオンエッチ
ングにより、素子分離のための溝を形成する。続いて、
例えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図２
（ａ）に示すように素子分離領域１２を形成する。
ｃｍのｐ型シリコン基板１１上に、反応性イオンエッチ
ングにより、素子分離のための溝を形成する。続いて、
例えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図２
（ａ）に示すように素子分離領域１２を形成する。
【００２５】一例として、ＭＢＥ法を用いてゲート絶縁
膜を形成する場合について説明する。
膜を形成する場合について説明する。
【００２６】Ｓｉ基板１１は、希フッ酸でウェット処理
を行なって表面を水素でターミネイトした後、ＭＢＥ装
置に導入する。基板温度を３００℃とし、金属Ｓｒを蒸
発源として用いてＳｉ基板上にＳｒを１モノレイヤ蒸着
する。その後、Ｓｉ基板温度を６００℃に昇温すること
によって、１モノレイヤのＳｒシリサイド（ＳｉＳ
ｒ 2）１３を形成し、Ｓｉ表面をターミネイトする。こ
の後、ＳｉならびにＳｉＳｒ2モノレイヤー膜と格子定
数がマッチしたペロブスカイト誘電体Ｓｒ0.2Ｃａ0. 8Ｔ
ｉＯ3膜１４を１００Å堆積して、図２（ｂ）に示すよ
うな構造を得る。
を行なって表面を水素でターミネイトした後、ＭＢＥ装
置に導入する。基板温度を３００℃とし、金属Ｓｒを蒸
発源として用いてＳｉ基板上にＳｒを１モノレイヤ蒸着
する。その後、Ｓｉ基板温度を６００℃に昇温すること
によって、１モノレイヤのＳｒシリサイド（ＳｉＳ
ｒ 2）１３を形成し、Ｓｉ表面をターミネイトする。こ
の後、ＳｉならびにＳｉＳｒ2モノレイヤー膜と格子定
数がマッチしたペロブスカイト誘電体Ｓｒ0.2Ｃａ0. 8Ｔ
ｉＯ3膜１４を１００Å堆積して、図２（ｂ）に示すよ
うな構造を得る。
【００２７】なお、Ｓｉの格子定数は５．４３Åであ
り、ここで形成されたＳｉＳｒ2およびＳｒ0.2Ｃａ0.8
ＴｉＯ3の格子定数は、それぞれ３．８５Åおよび３．
８５Åである。
り、ここで形成されたＳｉＳｒ2およびＳｒ0.2Ｃａ0.8
ＴｉＯ3の格子定数は、それぞれ３．８５Åおよび３．
８５Åである。
【００２８】本実施例においては、Ｓｉあるいはその上
に極薄く形成したＳｉと同一の格子定数を有するシリサ
イド膜と格子マッチングの良好なペロブスカイト誘電体
を堆積してゲート絶縁膜を形成している。これによっ
て、界面準位が少なく移動度が大きく、ゲートリークが
少ないといった特性の優れたトランジスタを得ることが
できる。
に極薄く形成したＳｉと同一の格子定数を有するシリサ
イド膜と格子マッチングの良好なペロブスカイト誘電体
を堆積してゲート絶縁膜を形成している。これによっ
て、界面準位が少なく移動度が大きく、ゲートリークが
少ないといった特性の優れたトランジスタを得ることが
できる。
【００２９】上述したような製造方法を用いることによ
り、Ｓｉ基板との界面にシリコン酸化膜が形成されるの
を回避して、ゲート絶縁膜を作製することが可能となっ
た。本実施例で作製したゲート絶縁膜のシリコン酸化膜
換算実効膜厚は、１ｎｍを達成することができた。
り、Ｓｉ基板との界面にシリコン酸化膜が形成されるの
を回避して、ゲート絶縁膜を作製することが可能となっ
た。本実施例で作製したゲート絶縁膜のシリコン酸化膜
換算実効膜厚は、１ｎｍを達成することができた。
【００３０】一方、ＳｒシリサイドでＳｉ表面をターミ
ネイトすることなく、Ｓｒ0.2Ｃａ0 .8ＴｉＯ3を成膜し
た場合には、界面にシリコン酸化膜が２．５ｎｍ形成さ
れてしまい、基板上に直接接合してＳｒ0.2Ｃａ0.8Ｔｉ
Ｏ3をエピタキシャル成長することができなかった。こ
の場合、シリコン酸化膜換算実効膜厚は３ｎｍ以上とな
り、次世代ＬＳＩに代表される２ｎｍ以下の換算膜厚を
実現することは不可能であった。
ネイトすることなく、Ｓｒ0.2Ｃａ0 .8ＴｉＯ3を成膜し
た場合には、界面にシリコン酸化膜が２．５ｎｍ形成さ
れてしまい、基板上に直接接合してＳｒ0.2Ｃａ0.8Ｔｉ
Ｏ3をエピタキシャル成長することができなかった。こ
の場合、シリコン酸化膜換算実効膜厚は３ｎｍ以上とな
り、次世代ＬＳＩに代表される２ｎｍ以下の換算膜厚を
実現することは不可能であった。
【００３１】図２（ｂ）に示されるようにゲート絶縁膜
を形成した後には、以下のような手法によって、図１に
示されるＭＯＳデバイスを作製することができる。
を形成した後には、以下のような手法によって、図１に
示されるＭＯＳデバイスを作製することができる。
【００３２】まず、化学気相成長法によってポリシリコ
ン膜を全面に堆積し、このポリシリコン膜をパターニン
グしてゲート電極４を形成する。続いて、例えば４５０
℃、圧力１０ｍＴｏｒｒ〜１気圧の条件下において、窒
素ガスで希釈したＳｉＨ4ガスとＮＨ3ガスとの混合ガス
を用いて、例えば５〜２００ｎｍのＣＶＤシリコン窒化
膜を堆積して側壁絶縁膜６を形成する。
ン膜を全面に堆積し、このポリシリコン膜をパターニン
グしてゲート電極４を形成する。続いて、例えば４５０
℃、圧力１０ｍＴｏｒｒ〜１気圧の条件下において、窒
素ガスで希釈したＳｉＨ4ガスとＮＨ3ガスとの混合ガス
を用いて、例えば５〜２００ｎｍのＣＶＤシリコン窒化
膜を堆積して側壁絶縁膜６を形成する。
【００３３】以後の工程は、通常のＭＯＳトランジスタ
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注
入を行なってソース領域・ドレイン領域５を形成する。
続いて、化学気相成長法によって全面にＣＶＤシリコン
酸化膜を堆積して層間絶縁膜７を形成し、この層間絶縁
膜にコンタクト孔を開口する。続いて、スパッタ法によ
って全面にＡｌ膜を堆積し、このＡｌ膜を反応性イオン
エッチングによってパターニングして配線８を形成する
ことにより、図１に示したようなゲート絶縁膜を有する
ＭＯＳトランジスタが完成する。
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注
入を行なってソース領域・ドレイン領域５を形成する。
続いて、化学気相成長法によって全面にＣＶＤシリコン
酸化膜を堆積して層間絶縁膜７を形成し、この層間絶縁
膜にコンタクト孔を開口する。続いて、スパッタ法によ
って全面にＡｌ膜を堆積し、このＡｌ膜を反応性イオン
エッチングによってパターニングして配線８を形成する
ことにより、図１に示したようなゲート絶縁膜を有する
ＭＯＳトランジスタが完成する。
【００３４】こうして作製された本発明のＭＯＳトラン
ジスタは、界面準位が少なく、かつ反転層のモビリティ
が高いことに起因して、良好な特性が得られていること
が確認された。
ジスタは、界面準位が少なく、かつ反転層のモビリティ
が高いことに起因して、良好な特性が得られていること
が確認された。
【００３５】（実施例２）図３を参照して、本発明にお
けるゲート絶縁膜の製造方法の他の例について説明す
る。
けるゲート絶縁膜の製造方法の他の例について説明す
る。
【００３６】まず、面方位（１００）、比抵抗４〜６Ω
ｃｍのｐ型シリコン基板２１上に、反応性イオンエッチ
ングにより素子分離のための溝を形成する。続いて、例
えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図３
（ａ）に示すように素子分離領域２２を形成する。
ｃｍのｐ型シリコン基板２１上に、反応性イオンエッチ
ングにより素子分離のための溝を形成する。続いて、例
えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図３
（ａ）に示すように素子分離領域２２を形成する。
【００３７】一例として、ＭＢＥ法を用いてゲート絶縁
膜を形成する場合について説明する。
膜を形成する場合について説明する。
【００３８】Ｓｉ基板２１は、希フッ酸でウェット処理
を行なって表面を水素でターミネイトした後、ＭＢＥ装
置に導入する。基板温度を３００℃とし、金属Ｌａを蒸
発源として用いてＳｉ基板上にＬａを１モノレイヤ蒸着
する。その後、Ｓｉ基板温度を６００℃に昇温すること
によって、１モノレイヤのＬａシリサイド（ＬａＳ
ｉ 2）２３を形成し、Ｓｉ表面をターミネイトする。こ
の後、ＭＢＥ装置を用いて、第一のペロブスカイト誘電
体としてＣａ0.8Ｓｒ0.2ＴｉＯ3膜を１５Å堆積して、
格子定数調整用のバッファー層２４を形成する。この上
に、さらに、第二のペロブスカイト誘電体としてＳｒＺ
ｒＯ3層２５を堆積して、図３（ｂ）に示すようなゲー
ト絶縁膜を形成した。
を行なって表面を水素でターミネイトした後、ＭＢＥ装
置に導入する。基板温度を３００℃とし、金属Ｌａを蒸
発源として用いてＳｉ基板上にＬａを１モノレイヤ蒸着
する。その後、Ｓｉ基板温度を６００℃に昇温すること
によって、１モノレイヤのＬａシリサイド（ＬａＳ
ｉ 2）２３を形成し、Ｓｉ表面をターミネイトする。こ
の後、ＭＢＥ装置を用いて、第一のペロブスカイト誘電
体としてＣａ0.8Ｓｒ0.2ＴｉＯ3膜を１５Å堆積して、
格子定数調整用のバッファー層２４を形成する。この上
に、さらに、第二のペロブスカイト誘電体としてＳｒＺ
ｒＯ3層２５を堆積して、図３（ｂ）に示すようなゲー
ト絶縁膜を形成した。
【００３９】ここで形成されたＬａＳｉ2、Ｃａ0.8Ｓｒ
0.2ＴｉＯ3およびＳｒＺｒＯ3の格子定数は、それぞれ
５．４３Å、３．８５Åおよび４．１０Åである。
0.2ＴｉＯ3およびＳｒＺｒＯ3の格子定数は、それぞれ
５．４３Å、３．８５Åおよび４．１０Åである。
【００４０】ＳｒＺｒＯ3誘電体は、このように格子定
数が大きいので、通常はＳｉ上に直接エピタキシャル成
長するのが困難であるが、上述したような方法を用いる
ことによって、ＳｒＺｒＯ3誘電体をゲート絶縁膜とし
て用いるゲートスタックを形成することが可能となっ
た。
数が大きいので、通常はＳｉ上に直接エピタキシャル成
長するのが困難であるが、上述したような方法を用いる
ことによって、ＳｒＺｒＯ3誘電体をゲート絶縁膜とし
て用いるゲートスタックを形成することが可能となっ
た。
【００４１】本実施例で作製したゲート絶縁膜のシリコ
ン酸化膜換算実効膜厚は、０．４ｎｍを達成することが
できた。また、Ｇａ0.8Ｓｒ0.2ＴｉＯ3のバンドギャッ
プが３．３ｅＶであるのに対し、ＳｒＺｒＯ3は６ｅＶ
と大きなバンドギャップを有しているので、これを用い
ることによって、リーク電流が１．０Ｖ印加時に１０×
-4Ａ／ｃｍ2と極めて低いことが明らかになった。
ン酸化膜換算実効膜厚は、０．４ｎｍを達成することが
できた。また、Ｇａ0.8Ｓｒ0.2ＴｉＯ3のバンドギャッ
プが３．３ｅＶであるのに対し、ＳｒＺｒＯ3は６ｅＶ
と大きなバンドギャップを有しているので、これを用い
ることによって、リーク電流が１．０Ｖ印加時に１０×
-4Ａ／ｃｍ2と極めて低いことが明らかになった。
【００４２】本実施例によるゲート絶縁膜を形成した
後、実施例１と同様の手法により、図１に示したＭＯＳ
トランジスタを作製した。得られたＭＯＳトランジスタ
は、界面準位が少なく、かつ、反転層のモビリティが高
いことに起因して、良好な特性が得られていることが確
認された。
後、実施例１と同様の手法により、図１に示したＭＯＳ
トランジスタを作製した。得られたＭＯＳトランジスタ
は、界面準位が少なく、かつ、反転層のモビリティが高
いことに起因して、良好な特性が得られていることが確
認された。
【００４３】（実施例３）前述の実施例２では、バッフ
ァー層としてＣａ0.8Ｓｒ0.2ＴｉＯ3を用いて、誘電体
層としてＳｒＺｒＯ3を用いたが、これらに限定される
ものではない。バッファー層のためのペロブスカイト
は、３．８４Å＜ａ＜３．８８Åの格子定数を有するこ
とが必要であり、また誘電体層の格子定数はこれより大
きいことが必要であるので、こうした格子定数を有する
任意のＡＢＯ3ペロブスカイト（ＡはＳｒ，Ｃａより選
ばれる少なくとも一種、ＢはＴｉ、Ｚｒから選ばれる少
なくとも一種）を、バッファー層や誘電体層として用い
ることができる。
ァー層としてＣａ0.8Ｓｒ0.2ＴｉＯ3を用いて、誘電体
層としてＳｒＺｒＯ3を用いたが、これらに限定される
ものではない。バッファー層のためのペロブスカイト
は、３．８４Å＜ａ＜３．８８Åの格子定数を有するこ
とが必要であり、また誘電体層の格子定数はこれより大
きいことが必要であるので、こうした格子定数を有する
任意のＡＢＯ3ペロブスカイト（ＡはＳｒ，Ｃａより選
ばれる少なくとも一種、ＢはＴｉ、Ｚｒから選ばれる少
なくとも一種）を、バッファー層や誘電体層として用い
ることができる。
【００４４】図４には、バッファー層ならびに誘電体層
に適した組成を示す。図４中、Ｒ１で示される領域は、
Ｓｉと格子整合する組成領域であり、Ｒ２で示される領
域は、バッファー層として適する組成領域であり、Ｒ３
で示される領域は、誘電体層として適する組成領域であ
る。領域Ｒ１に含まれるものとしては、例えばＳｒ0. 1
Ｇａ0.9Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げられ、領域Ｒ２に含
まれるものとしては、例えばＳｒ0.1Ｇａ0.9Ｔｉ0.3Ｚ
ｒ0.7Ｏ3等が挙げられ、領域Ｒ３に含まれるものとして
は、例えばＳｒ0.2Ｇａ0.8Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げ
られる。
に適した組成を示す。図４中、Ｒ１で示される領域は、
Ｓｉと格子整合する組成領域であり、Ｒ２で示される領
域は、バッファー層として適する組成領域であり、Ｒ３
で示される領域は、誘電体層として適する組成領域であ
る。領域Ｒ１に含まれるものとしては、例えばＳｒ0. 1
Ｇａ0.9Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げられ、領域Ｒ２に含
まれるものとしては、例えばＳｒ0.1Ｇａ0.9Ｔｉ0.3Ｚ
ｒ0.7Ｏ3等が挙げられ、領域Ｒ３に含まれるものとして
は、例えばＳｒ0.2Ｇａ0.8Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げ
られる。
【００４５】このようにバッファー層を介して、格子定
数がより大きなペロブスカイト誘電体Ｂａ1-xＳｒxＴｉ
Ｏ3をエピタキシャル成長した場合、その当該誘電体
は、バッファー層との格子ミスマッチにより膜垂直方向
に延伸した格子ひずみを生じて、強誘電体特性を示すこ
とが確認された。このようなゲートスタックを用いるこ
とにより、不揮発性メモリ特性を有する強誘電体ゲート
電界効果トランジスタ（ＭＦＩＳＦＥＴ）を容易に作製
することができる。
数がより大きなペロブスカイト誘電体Ｂａ1-xＳｒxＴｉ
Ｏ3をエピタキシャル成長した場合、その当該誘電体
は、バッファー層との格子ミスマッチにより膜垂直方向
に延伸した格子ひずみを生じて、強誘電体特性を示すこ
とが確認された。このようなゲートスタックを用いるこ
とにより、不揮発性メモリ特性を有する強誘電体ゲート
電界効果トランジスタ（ＭＦＩＳＦＥＴ）を容易に作製
することができる。
【００４６】ここで用いられるペロブスカイト誘電体Ｂ
ａ1-xＳｒxＴｉＯ3におけるｘとしては、良好な強誘電
体特性を得るために０以上０．６以下の値を選択するこ
とが好ましい。また、この誘電体をバッファー層上に堆
積する際には、ある程度の成膜粒子エネルギーを有する
スパッタ法等により成膜することが望ましい。
ａ1-xＳｒxＴｉＯ3におけるｘとしては、良好な強誘電
体特性を得るために０以上０．６以下の値を選択するこ
とが好ましい。また、この誘電体をバッファー層上に堆
積する際には、ある程度の成膜粒子エネルギーを有する
スパッタ法等により成膜することが望ましい。
【００４７】さらに、バッファー層を介して堆積する誘
電体層の格子定数を適切に選定して、基板Ｓｉに引っ張
り応力を与えることによって、Ｓｉ価電子帯、伝導帯の
縮退を解き、電子有効質量を低減して移動度を上げて動
作速度を改善したＭＯＳＦＥＴを作製することも可能で
ある。特に、ゲート電極として熱膨張率が小さなインバ
ー合金等を用いた場合には、熱応力の効果も加わって、
さらに有効な移動度向上の効果を得ることができる。
電体層の格子定数を適切に選定して、基板Ｓｉに引っ張
り応力を与えることによって、Ｓｉ価電子帯、伝導帯の
縮退を解き、電子有効質量を低減して移動度を上げて動
作速度を改善したＭＯＳＦＥＴを作製することも可能で
ある。特に、ゲート電極として熱膨張率が小さなインバ
ー合金等を用いた場合には、熱応力の効果も加わって、
さらに有効な移動度向上の効果を得ることができる。
【００４８】（実施例４）ひずみＳｉを最上面に有する
ひずみＳｉ−ＳＯＩ上に、本発明のゲート絶縁膜を用い
て作製したＭＯＳトランジスタの例を説明する。
ひずみＳｉ−ＳＯＩ上に、本発明のゲート絶縁膜を用い
て作製したＭＯＳトランジスタの例を説明する。
【００４９】まず、ＵＨＶ−ＣＶＤ法（Ｕｌｔｒａ−Ｈ
ｉｇｈ−Ｖａｃｕｕｍ Ｃｈeｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）により、Ｓｉ基板上にＳｉＧ
ｅバッファー層と、第一の応力緩和ＳｉＧｅ層とを形成
する。次いで、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ−ｂ
ｙ−Ｉｍｐｌａｎｔｅｄ−Ｏｘｙｇｅｎ）法により、酸
素注入（ドーズ量４×１０17ｃｍ-2）、およびその後の
高温アニール（１３５０℃）を６時間行なって、第一Ｓ
ｉＧｅ層中に埋め込み酸化膜を形成する。その後、第一
ＳｉＧｅ層を多少エッチングした後、第二ＳｉＧｅ層と
Ｓｉ層とをＵＨＶ−ＣＶＤ法により再成長することによ
って、ひずみＳＯＩ基板が作製される。ｎおよびｐチャ
ネルＭＯＳＦＥＴを、通常の熱酸化（８００℃）による
ゲート絶縁膜（９ｎｍ）形成と、通常のイオン注入法に
よるソース／ドレイン拡散層形成とにより作製した。こ
のときの最上面ひずみＳｉ層の面内格子定数は、通常の
Ｓｉに比べて延伸したａ＝５．４８Åである。
ｉｇｈ−Ｖａｃｕｕｍ Ｃｈeｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）により、Ｓｉ基板上にＳｉＧ
ｅバッファー層と、第一の応力緩和ＳｉＧｅ層とを形成
する。次いで、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ−ｂ
ｙ−Ｉｍｐｌａｎｔｅｄ−Ｏｘｙｇｅｎ）法により、酸
素注入（ドーズ量４×１０17ｃｍ-2）、およびその後の
高温アニール（１３５０℃）を６時間行なって、第一Ｓ
ｉＧｅ層中に埋め込み酸化膜を形成する。その後、第一
ＳｉＧｅ層を多少エッチングした後、第二ＳｉＧｅ層と
Ｓｉ層とをＵＨＶ−ＣＶＤ法により再成長することによ
って、ひずみＳＯＩ基板が作製される。ｎおよびｐチャ
ネルＭＯＳＦＥＴを、通常の熱酸化（８００℃）による
ゲート絶縁膜（９ｎｍ）形成と、通常のイオン注入法に
よるソース／ドレイン拡散層形成とにより作製した。こ
のときの最上面ひずみＳｉ層の面内格子定数は、通常の
Ｓｉに比べて延伸したａ＝５．４８Åである。
【００５０】この後、かかるひずみシリコンＳＯＩ基板
上に、反応性イオンエッチングにより、素子分離のため
の溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋
め込むことにより素子分離領域を形成する。ここで一例
として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合
について説明する。ひずみＳｉＳＯＩ表面を、希フッ酸
でウェット処理して表面を水素でターミネイトした後、
この基板をＭＢＥ装置に導入する。基板温度を３００℃
とし、金属Ｓｒを蒸発源として用いて、Ｓｉ基板上にＳ
ｒを０．５モノレイヤー蒸着する。次いで、Ｓｉ基板温
度を６００℃に昇温することによって、１モノレイヤの
Ｓｒシリサイド（ＳｒＳｉ2）を形成し、Ｓｉ表面をタ
ーミネイトする。この後、ＳｉならびにＳｉＳｒ2モノ
レイヤー層と格子定数がマッチしたペロブスカイト誘電
体Ｓｒ0.5Ｃａ0.5ＴｉＯ3を１００Å堆積する。
上に、反応性イオンエッチングにより、素子分離のため
の溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋
め込むことにより素子分離領域を形成する。ここで一例
として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合
について説明する。ひずみＳｉＳＯＩ表面を、希フッ酸
でウェット処理して表面を水素でターミネイトした後、
この基板をＭＢＥ装置に導入する。基板温度を３００℃
とし、金属Ｓｒを蒸発源として用いて、Ｓｉ基板上にＳ
ｒを０．５モノレイヤー蒸着する。次いで、Ｓｉ基板温
度を６００℃に昇温することによって、１モノレイヤの
Ｓｒシリサイド（ＳｒＳｉ2）を形成し、Ｓｉ表面をタ
ーミネイトする。この後、ＳｉならびにＳｉＳｒ2モノ
レイヤー層と格子定数がマッチしたペロブスカイト誘電
体Ｓｒ0.5Ｃａ0.5ＴｉＯ3を１００Å堆積する。
【００５１】なお、歪みＳｉの格子定数は５．４８Åで
あり、ここで形成されたＳｉＳｒ2およびＳｒ0.5Ｃａ
0.5ＴｉＯ3の格子定数は、それぞれ５．４８Åおよび
５．８９Åである。
あり、ここで形成されたＳｉＳｒ2およびＳｒ0.5Ｃａ
0.5ＴｉＯ3の格子定数は、それぞれ５．４８Åおよび
５．８９Åである。
【００５２】本実施例においては、ひずみＳｉあるいは
その上に極薄く形成したひずみＳｉと同一の格子定数を
有するシリサイド層と格子マッチングの良好なペロブス
カイト誘電体を堆積して、ゲート絶縁膜を形成してい
る。これによって、界面準位が少なく、移動度が大き
く、ゲートリークが少ないといった特性の優れたトラン
ジスタを得ることができる。
その上に極薄く形成したひずみＳｉと同一の格子定数を
有するシリサイド層と格子マッチングの良好なペロブス
カイト誘電体を堆積して、ゲート絶縁膜を形成してい
る。これによって、界面準位が少なく、移動度が大き
く、ゲートリークが少ないといった特性の優れたトラン
ジスタを得ることができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、高
誘電率であるとともに界面特性を良好に保持することが
可能なゲート絶縁膜を有するＭＯＳトランジスタが提供
される。本発明を用いることによって、ＬＳＩの性能を
維持しつつ、さらなる微細化を図ることが可能となり、
その工業的価値は絶大である。
誘電率であるとともに界面特性を良好に保持することが
可能なゲート絶縁膜を有するＭＯＳトランジスタが提供
される。本発明を用いることによって、ＬＳＩの性能を
維持しつつ、さらなる微細化を図ることが可能となり、
その工業的価値は絶大である。
【図１】本発明に係るＭＯＳトランジスタの一例の構成
を表わす概略図。
を表わす概略図。
【図２】本発明におけるゲート絶縁膜の製造方法の一例
を表わす工程断面図。
を表わす工程断面図。
【図３】本発明におけるゲート絶縁膜の製造方法の他の
例を表わす工程断面図。
例を表わす工程断面図。
【図４】本発明におけるバッファー層および誘電体層に
適した組成を説明する図。
適した組成を説明する図。
【符号の説明】 １…シリコン基板 ２…素子分離領域 ３…ゲート絶縁膜 ４…ゲート電極 ５…拡散層（ソース・ドレイン領域） ６…ＣＶＤシリコン窒化膜 ７…層間絶縁膜 ８…Ａｌ配線 １１…シリコン基板 １２…素子分離領域 １３…シリサイド １４…高誘電体 ２１…シリコン基板 ２２…素子分離領域 ２３…シリサイド ２４…バッファー層 ２５…高誘電体 Ｒ１…Ｓｉと格子整合する組成領域 Ｒ２…バッファー層として適する組成領域 Ｒ３…誘電体層として適する組成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｂ (72)発明者 山口 豪 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F040 DA01 DA06 DA14 DC01 EB12 EC07 ED01 ED02 ED03 ED07 EK05 EL06 FA07 FC05 FC19 5F058 BA11 BA20 BD01 BD05 BD18 BF04 BF20 BJ01 5F103 AA04 DD30 GG01 HH03 LL07 LL14 PP01 RR05 5F110 BB04 CC02 DD05 DD13 FF01 FF06 FF09 FF27 GG01 GG02 GG19 HJ01 HJ04 HJ13 HL03 HL23 NN02 NN23 NN35 NN62 NN65
Claims (3)
- 【請求項１】 Ｓｉを主成分とする半導体基板と、前記
半導体基板上に直接接合してエピタキシャル成長された
ペロブスカイト誘電体を含むゲート絶縁膜とを具備し、 前記ペロブスカイト誘電体の格子定数は３．８４Å＜ａ
＜３．８８Åであることを特徴とするＭＯＳ電界効果ト
ランジスタ。 - 【請求項２】 前記ペロブスカイト誘電体は、以下で表
わされる組成を有することを特徴とする請求項１に記載
のＭＯＳ電界効果トランジスタ。 Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d （ここで、０．８≦ｘ≦１．０、０≦ｙ≦０．５、ｄは
酸素欠損を表わし、０≦ｄ≦０．１である。） - 【請求項３】 Ｓｉを主成分とする半導体基板と、 前記半導体基板上に順次エピタキシャル成長された第一
および第二のペロブスカイト誘電体からなる中間層およ
びゲート絶縁膜とを具備し、 前記中間層を構成する第一のペロブスカイト誘電体の格
子定数は３．８４Å＜ａ＜３．８８Åであり、前記ゲー
ト絶縁膜を構成する第二のペロブスカイト誘電体の格子
定数は、前記第一のペロブスカイト誘電体の格子定数よ
り大きいことを特徴とするＭＯＳ電界効果トランジス
タ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290937A JP3875477B2 (ja) | 2000-09-25 | 2000-09-25 | 半導体素子 |
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|---|---|---|---|
| JP2000290937A JP3875477B2 (ja) | 2000-09-25 | 2000-09-25 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100767A true JP2002100767A (ja) | 2002-04-05 |
| JP3875477B2 JP3875477B2 (ja) | 2007-01-31 |
Family
ID=18774093
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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|---|---|---|---|---|
| US7026693B2 (en) | 2002-09-30 | 2006-04-11 | Kabushiki Kaisha Toshiba | Insulating film and electronic device |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
| JP2008524866A (ja) * | 2004-12-21 | 2008-07-10 | エヌエックスピー ビー ヴィ | 超常誘電性ゲート絶縁体を有する半導体デバイス |
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| US20210134699A1 (en) * | 2019-11-01 | 2021-05-06 | Qorvo Us, Inc. | Rf devices with nanotube particles for enhanced performance and methods of forming the same |
| US20210296199A1 (en) | 2018-11-29 | 2021-09-23 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
| US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
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| US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
-
2000
- 2000-09-25 JP JP2000290937A patent/JP3875477B2/ja not_active Expired - Fee Related
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